JPH09500463A - デバイスにおける電力制御方法及びその装置 - Google Patents

Abstract

(57)【要約】 本発明は、ＣＭＯＳ回路に入力されるクロックをイネーブル／ディスエーブルすることによってＣＭＯＳ回路の電力消費量を最小にするための電力制御回路に関する。位相ロック・ループ（ＰＬＬ）又は遅延ロック・ループ（ＤＬＬ）は、構成部品の容量性負荷及び構成部品負荷に匹敵するダミー負荷を駆動する。構成部品に入力されるクロックを制御するために待機ラッチが設けられる。待機状態では、クロック信号は構成部品には提供されないが、ＰＬＬ／ＤＬＬは引続き動作してダミー負荷を駆動する。こうして、回路の電力をオンにすることが望まれるときには、待機ラッチがリセットされ、クロック信号が構成部品に提供され、これによって僅かな待ち時間で構成部品がオンに切り替わる。

Description

【発明の詳細な説明】 デバイスにおける電力制御方法及びその装置発明の背景 １． 発明の分野 本発明は、ＣＭＯＳデバイスにおける電力の制御に関する。さらに詳細には、 本発明はＣＭＯＳデバイスにおける同期クロックの制御に関する。 ２． 技術の背景 プロセッサやメモリ素子などの多くの固体構成部品は、電力に敏感な応用例に 利用されるときは、ＣＭＯＳ回路によって実施されている。能動的にクロックさ れないときはほとんど電力を消耗しないので、ＣＭＯＳ回路は低電力動作に対し て望ましい。これはシステムを自然の低電力状態とする。電力は、クロックをデ ィスエーブルすることによって簡単に制御される。 第１図に、システム・クロックによって制御されるＣＭＯＳ構成部品のブロッ ク図の例を示す。外部クロック・ソース１０がシステム・クロック２０を発生さ せる。ＣＭＯＳ構成部品３０によるクロック信号１０へのアクセスは、プロセッ サ又はコントローラ５０によって発生するクロック・イネーブル信号４０によっ て制御される。プロセッサ５０によって、クロック・ソース１０を急速にイネー ブルさせたりディスエーブルさせたりして、これに相応じてＣＭＯＳ構成部品３ ０をオフにすることができる。クロック信号は、論理回路及びメモリ回路６０に よって存在する容量性負荷を駆動するために、ＣＭＯＳ構成部品３０のクロック ・バッファ５５によってバッファされる。しかしながら高性能ＣＭＯＳデバイス では、クロック・ソースを簡単にオフにすることが不可能な場合もある。例えば 、ＣＭＯＳデバイスが位相ロック・ループ（ＰＬＬ）回路又は遅延ロック・ルー プ（ＤＬＬ）回路を使用して、受信した外部クロック信号から合成クロックを生 成 するときには、ＰＬＬ／ＤＬＬは、外部クロックに再ロックするために数１００ 又は数１０００程度のクロック・サイクルの長い時間間隔を必要とする。このた め、ＰＬＬ／ＤＬＬがパワーダウンされると、これは外部クロックに非同期とな る。従ってパワーダウン及びパワーアップの各プロセスは、回路がロックされ、 同期され、動作状態になる前に、多くのクロック・サイクルを必要とし、待ち時 間が必要なためパワーダウン動作を望ましくないものにする。 発明の概要 従って本発明の目的は、適度の待ち時間で高速ＣＭＯＳデバイスの電力を制御 する電力制御回路を提供することである。 ＣＭＯＳ構成部品では、位相ロック・ループ（ＰＬＬ）回路又は遅延ロック・ ループ（ＤＬＬ）回路などのタイミング発生器回路は、外部クロックを受信し、 構成部品における大きな容量性負荷を駆動するために第１バッファに結合された 内部クロックを合成する。タイミング発生器回路に結合された個々のバッファは 、ダミー・クロック負荷を駆動する。バッファと負荷は、タイミング遅延が同じ になるように設計されている。タイミング発生器は受信された外部クロック信号 によって制御され、タイミング発生器によって発生したクロック信号は外部クロ ック信号と比較され、二つのクロックが一致しない場合には、一致するまでタイ ミング発生器が調節される。この同期化プロセスは連続的であり、外部クロック ・ソースの継続的存在に依存する。第１バッファ及び構成部品メモリ及び論理回 路へのクロック入力を制御するために、待機ラッチが設けられている。初期状態 では、メモリ及び論理回路へのクロック・バッファはディスエーブルされている 。しかしこの状態において、タイミング発生器は動作し続け、ダミー・クロック 負荷を駆動する。こうして、回路をパワー・オンすることが望ましいときには、 待機ラッチはリセットされ、メモリ及び論理回路用のクロック・バッファはイネ ーブルされ、これによって、僅かな待ち時間で構成部品を駆動するためにクロッ ク信号を提供する。 タイミング発生器は待機状態のままであるので、タイミング発生器は、その合 成クロックを外部クロックに再ロックする必要はない。注意深い設計によって、 タイミング発生器とダミー・クロック負荷に起因する消耗を、フルに活動化され たときの全構成部品の電力の１／１０ないし１／１００に保つことができ、これ によって、回路においてパワーダウン・モードとパワー・オン・モードとの間で 切り替えるとき、待ち時間が最小になるとともにパワーダウン時の節電が維持さ れる。 図面の簡単な説明 本発明の目的、特徴、及び利点は、当業者には下記の詳細な説明によって明ら かになろう。 第１図は、外部クロック・ソースによって駆動されるＣＭＯＳ構成部品の従来 技術によるブロック図である。 第２図は、本発明の一実施形態のブロック図である。 第３図は、構成部品が完全にパワーダウンされた、本発明の代替実施形態のブ ロック図である。 第４図は、待機モードとパワーダウン・モードとにおける電力制御のためのプ ロセス・フローの例示的流れ図である。 第５図は、本発明の他の代替実施形態のブロック図である。 発明の詳細な説明 以下の記載において、説明を目的として、本発明を完全に理解できるように多 くの詳細を述べる。しかし、本発明を実現するためにはこれら特定の詳細を必要 としないことは、当業者には明らかになろう。他の例では、本発明が不必要にわ かりにくくならないように、周知の電気構成品や回路をブロック図の形で示す。 本発明をＣＭＯＳデバイスを参照して説明することにする。しかし本発明は、他 の形式のデバイスにも容易に適用される。 第２図は、ＣＭＯＳ構成部品１１０が最小の待ち時間でパワーダウンされるこ とを可能にする待機モードを示すブロック図である。位相ロック・ループ回路や 遅延ロック・ループ回路などのタイミング発生器回路１２０は、外部クロック信 号から内部クロック信号、すなわちメモリ及び論理回路１３０などの大型容量性 負荷１２５を駆動するバッファ１３５に入力する内部クロック信号を合成する。 構成部品によって異なるが、メモリ及び論理回路１３０のメモリは、レジスタ並 びに他のメモリ構成部品を含むことができる。 個別バッファ１４０はダミー・クロック負荷１５０を駆動する。２つのバッフ ァ１３５、１４０および２つの負荷１２５、１５０は、遅延が同じになるように 設計されている。負荷を同じにすることもできるが、ダミー・クロック負荷１５ ０及びバッファ１４０は、バッファ１３５及びクロック負荷１２５と同じ遅延を 維持するとともに電力消費を最小にするためにスケールダウンすることが好まし い。 バッファ１４０によって出力されるクロック信号は、バッファ１４５を介して 、バッファ１６５を通じてシステム・クロック１７０から受信される生のクロッ ク信号１６０と比較される。バッファ１４５及び１６５は、同じようなタイミン グをもたらすために一致した遅延を備えている。システム・クロックはプロセッ サ又はコントローラ１８０によって発生する。別法として、システム・クロック を他の構成部品によって発生させることもできる。２つのクロック信号が一致し ない場合には、バッファ１４５の出力が生クロック信号１６０に一致するまでタ イミング発生器が調節される。こうして、バッファ１３５及び１４０はシステム ・クロック１７０に一致する。このプロセスはロッキング又は同期化と呼ばれ、 一般的には１ミリ秒ないし１００ミリ秒程度の長い期間をとる。クロック期間は 一般的には４〜３０ナノ秒であるので、同期化のために受ける待ち時間は大きい ことに注目すべきである。同期化における残りのプロセスは連続的に行われるプ ロセスであり、システム・クロック１７０の連続的存在に依存する。 電力消費量を節約するために、構成部品のすべて又は一部分を使用しないとき にはディスエーブルしておくことが望ましい。しかし、システム・クロック１７ ０などの外部クロック・ソースを、大きな待ち時間という犠牲を払わずに、動作 の間で簡単にディスエーブルすることは不可能である。前述の待機モードは、外 部クロックとの同期を維持しながら電力消費量を減少させることができる。ダミ ー・クロック負荷１５０を駆動し、さらにシステム・クロック１７０との同期の ためにタイミング発生器１２０にフィードバックするループを維持しながら、構 成部品１３０のメモリ及び論理部分の全部又は一部に入力されるクロックをディ スエーブルするための論理回路が設けられている。 第２図に示す実施形態では、ＳＲラッチ１９０は電力制御信号２００と再入待 機信号２１０を入力として受信する。待機ラッチ１９０の出力はＡＮＤゲート１ ３５に入力される。このＡＮＤゲート１３５はまたタイミング発生器１２０の出 力を入力として受信する。再入待機信号２１０が一時的に高状態にパルスされる 低である。構成部品１３０のメモリ及び論理回路のクロック・バッファとして機 能するＡＮＤゲート１３５は、構成部品メモリ及び論理回路１３０を駆動するク は待機状態になる。電力制御信号２００が続いて高レベルパルスになると、待機 ５を通じてクロック信号を出力することによってメモリ及び論理回路１３０のた めにクロック・バッファをイネーブルする。さらにまた、構成部品が活動化され ていた動作を終了すると、構成部品は再入待機信号２１０を高レベルとすること によって待機モードに再び入ることができ、待機ラッチのＱ出力を高レベルにセ ットさせる。 タイミング発生器１２０は、ダミー負荷を駆動するループを介してロックされ た状態に維持されているので、待機モードからフル動作モードすなわち活動モー ドに出るには、単に一つのラッチ遅延と一つのバッファ遅延を要するだけである 。待機モードへの再入は同様に速い。これは、ダミー・クロック負荷１５０を有 するフィードバック・ループが待機モードのままであるので、タイミング発生器 はその合成クロックをシステム・クロック１７０に再ロックする必要がないこと からである。待機モードは電力消費量を完全にはなくさないが、注意深い設計に よって、待機モード中の消耗量を完全に動作しているときの構成部品電力の１／ １０ないし１／１００に保つことができる。 ＣＭＯＳ構成部品はまた直流源を有することができる。一般的には、これらの 電流源はディジタル信号によって容易にオン・オフ切替えを行うことができる。 電力制御装置に待ち時間を加えることなく、電力レベルをできるだけ低く駆動す るように直流電力消耗源をイネーブル及びディスエーブルするために待機ラッチ １９０を利用することもできる。このような電源はいずれも、フィードバック・ ループが妨害されない限りはディスエーブルすることができる。これは第２図に 示されている。ゲート２５５がイネーブル信号２２０を駆動して、直流源２３０ のイネーブル及びディスエーブルを行う。 一代替実施形態では、メモリ及び論理構成部品１３０は複数のクロック負荷を 含むことができ、これらの各々はメモリ及び論理構成部品１３０の各部分に対応 する。この実施形態では、各ブロック負荷を個別にまたはまとめて制御して、そ れに応じてメモリ及び論理１３０の異なる部分をパワーダウンさせることができ る。この実施形態では、各クロック負荷へのクロック信号は、個々のラッチとバ ッファを使用してイネーブル／ディスエーブルされ、クロック負荷とバッファを 通る遅延の大きさは、タイミングが同じになるようにダミー・クロック負荷とバ ッファに比例する。 待機モードにおいて得られる電力節約をさらに改善することができる。別法と して、ここではパワーダウン・モードと呼ぶ第２の低電力モードを準備する。第 ３図では、パワーダウン・モードのとき、バッファ３３５を通るタイミング発生 器３５３へのタイミング発生器フィードバック・ループは、ループによって消耗 された電力をさらに除くことによってディスエーブルされる。パワーダウン・モ ードに入るためのパワーダウン信号３８０は、構成部品３６０のメモリ及び論理 部分によって発生される。エントリ待ち時間は、待機モードへのエントリ入力待 ち時間と類似している。別法として、外部信号を、パワーダウン・モードを入力 するための信号源として使用することもできる。この状況ではパワーダウン・モ ードに活動モード又は待機モードから直接入ることができる。「N^*Clockcycle」 より大きなパルスが電力制御信号線３４０上で検出されたとき、パワーダウン・ モードから出る。別法として、専用信号線を利用してパワーダウン・モードから 出るための信号をアサートすることもできる。システム・クロック３０８から誘 導されたカウンタ・クロック３０５で動作するｎビット・カウンタ（２ⁿ＞Ｎ） ３００によって、パルス幅が測定されることが好ましい。内部カウンタ・クロッ ク３０５と外部システム・クロック３０８との間に歪みが存在する可能性がある ので、望むならば構成部品がパワーダウン・モードから確実に出るように、「N^* Clockcycle」に何らかのマージンを加えることが好ましい。 パワーダウン・ラッチ３２０への信号３８０をアサートすることによってパワ ーダウン・モードに入る。パワーダウン・ラッチ３２０の出力は、ＡＮＤゲート ３２５への入力３２７によって構成部品３６０へのタイミング発生器３５３から の入力をディスエーブルし、さらにＡＮＤゲート３３５を通じてフィードバック ・ループ３３０をディスエーブルにする。さらにまた、位相ロック・ループ３３ ８への直流源もディスエーブルされる。次いでパワーダウン・ラッチがクリアさ れると、ダミー・クロック負荷３４３用のクロック・バッファ３３５は再イネー ブルされ、位相ロック・ループ３３８は、合成クロックをシステム・クロック信 号３０８に再ロックするプロセスを開始することができるようになる。 パワーダウン・ラッチ３２０のクリアはまた、直流源３４８を再イネーブルし 、また待機モード中の電力消耗を助長することもある位相ロック・ループ３３８ も再イネーブルする。電力制御線３４０上に立ち上がりエッジが現れると待機モ ードから出、また電力制御線３４０上に最小幅Ｎのパルスが現れるとパワーダウ ン・モードから出るので、プロセッサ又はコントローラ３９０はいくつかの構成 部品がパワーダウン・モードに置かれ、一方、他の構成部品は活動モードと待機 モードとの間で切り替えられるようにする。この柔軟性が達成されるのは、電力 制御回路が各構成部品中に置かれているからである。 電力制御回路が待機モード又はパワーダウン・モードのいずれかを使用する柔 軟性を有することが好ましい。これは、第４図の流れ図で図示されている。第４ 図は、待機モード及びパワーダウン・モードを制御するための例示的なプロセス ・フローを示す。しかし、図示されたプロセスの他の変形例も使用できることは 容易に理解されよう。 構成部品の電力制御装置は「N^*Clockcycle」の単一パワーダウンしきい値に限 定されないことに留意すべきである。いくつかのしきい値を定義することもでき る。電力制御信号とｎビット・カウンタが使用する内部カウンタ・クロックとの 間の歪みを補償するのに十分な量だけしきい値を分離するよう注意すべきである 。複数のしきい値によって、いくつかのレベルの低電力動作が可能になる。代替 実施形態で一例を下記に説明する。 第５図のブロック図によって図示される一代替実施形態では、タイミング発生 器４１０は、ダミー・クロック負荷４３０へのフィードバック・ループ４２０及 びその直流源４４０の周期的な除去を許容できるように設計されている。これが 可能なのは、例えば同期化情報がコンデンサ（図示せず）上のアナログ電圧とし て維持される場合である。漏えい電流が電圧を過度にドリフトさせる前に電圧が 更新される限り、タイミング発生器４１０は、フィードバック・ループ及び直流 源の周期的な除去を許容することができる。従って、２しきい値カウンタ／比較 器回路が利用される。ｎビット・カウンタ４５０は、内部カウンタ・クロック４ ４５で自由に動作し、この内部カウンタ・クロック４４５は連続的に２つのしき い値Ｍ及びＮと比較される（ただし２ⁿ＞Ｍ＞Ｎ）。Ｎの数値が検出されると、 イネーブル・ループ・ラッチ４５５がセットされ、フィードバック・ループ４２ ０と電流源４４０をオンに切り替える。次いでＭの数値が検出されると、イネー ブル・ループ・ラッチ４５５がクリアされ、カウンタがクリアされて、タイミン グ発生器４１０をディスエーブルする。従って電力消耗量は待機電力モードで消 費される電力の（Ｍ−Ｎ）／Ｍに等しい。ＭとＮの数値カウントは、パワーダウ ンの許容に従って、同期化された情報をなお保持しながら、タイミング発生器４ １０をオン及びオフに切り替えられるようにする。 第５図に示す実施形態では、しきい値カウンタ／比較器回路は、回路動作モー ド中にオン／オフ状態の間を間断なく周期的に循環する。ただし別法として、同 期化情報を維持しながらタイミング発生器を周期的にオン／オフに切り替えるた めに、外部電力制御信号によって、ループをトリガすることもできる。さらにま た、回路中の電力消費量を制御するための変更プロセスを提供するために、３つ 以上のしきい値を利用することもできることは、容易に理解されよう。 本発明を好ましい実施形態に関連して説明した。当業者には、先の説明に照ら して多くの代替案、変更、変形例、及び使用が明白になろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，Ｓ Ｋ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ (72)発明者 ディロン，ジョン・ビイ アメリカ合衆国 94306 カリフォルニア 州・パロアルト・モンロー ドライブ・ 177 (72)発明者 グリフィン，マシュウ・エム アメリカ合衆国 94040 カリフォルニア 州・マウンテンビュー・アプリコット レ イン・360 (72)発明者 バース，リチャード・エム アメリカ合衆国 94306 カリフォルニア 州・パロアルト・ロス ルーブルス・787 (72)発明者 ホロヴィッツ，マーク・エイ アメリカ合衆国 94306 カリフォルニア 州・パロアルト・コロンビア ストリー ト・2024

Claims (1)

1. 【特許請求の範囲】 １． クロック信号によって駆動されるとき電力を消費するメモリ及び論理を含 み、外部クロック信号を受け取り、使用中でないとき電力消費量を減少させる回 路を含む構成部品において、前記の回路が、 外部クロックを受け取り、外部クロックに同期した内部クロック信号を発生さ せるタイミング発生器と、 待機信号とクロック信号とを入力として受け取る少なくとも１つの第１論理ゲ ート手段と、 外部クロック信号を受け取り、構成部品のメモリ及び論理の少なくとも１つの クロック負荷に比例するダミー・クロック負荷を駆動するフィードバック・ルー プであって、タイミング発生器に結合されて、タイミング発生器を動作させるた めに必要な内部クロック信号のフィードバックを与えるフィードバック・ループ と、 構成部品の少なくとも一部分の電力を減少させるために、第１状態の第１電力 制御信号を入力として受け取り、電力制御信号を受け取ると第１論理ゲート手段 に入力される待機信号を発生させ、それによってクロック信号が構成部品のメモ リ及び論理の少なくとも一部分に入力されないようにし、メモリ及び論理の少な くとも一部分の動作を遮断し、それによってメモリ及び論理によって消費される 電力を遮断し、第２電力制御信号を受け取ると第２状態の待機信号を発生させ、 クロック信号をイネーブルして動作すべきメモリ及び論理を駆動させることがで きる少なくとも一つの待機ラッチとを含み、 フィードバック・ループがダミー・クロック負荷を駆動することでタイミング 発生器の動作が待機モードに影響されず、その結果待機モードの切替えを行う際 に受ける待ち時間が最小となる構成部品。 ２． 構成部品のメモリ及び論理によってアサートされ、かつ第１論理ゲート手 段の入力側に結合された再入待機信号をさらに含み、その結果、再入待機信号が アサートされたとき、メモリ及び論理の少なくとも一部分の動作が、構成部品の メモリ及び論理の少なくとも一部分に入力されるクロックを禁止することによっ て遮断されることを特徴とする請求項１に記載の構成部品。 ３． 待機モードにあるとき、待機ラッチによって発生した待機信号が構成部品 中の直流源に結合されてそれをディスエーブルすることを特徴とする請求項１に 記載の構成部品。 ４． タイミング発生器が位相ロック・ループを含むことを特徴とする請求項１ に記載の構成部品。 ５． タイミング発生器が遅延ロック・ループを含むことを特徴とする請求項１ に記載の構成部品。 ６． パワーダウン・モードを発生させる手段をさらに含み、この手段が、 第３電力制御信号を入力として受け取り、第３電力制御信号を受け取るとフィ ードバック・ループの動作をディスエーブルし、その結果クロック信号がタイミ ング発生器によって発生しないようにするパワーダウン・ラッチと、 第４電力制御信号を受け取るように結合され、かつ第４電力制御信号を受け取 ったとき、リセット信号がパワーダウン・ラッチ上でアサートされ、パワーダウ ン・ラッチがフィードバック・ループをイネーブルして、内部クロック信号の発 生を開始させるようにパワーダウン・ラッチに結合された制御手段とを含む、 請求項１に記載の構成部品。 ７． 第４電力制御信号がパルス幅Ｎの信号であり、 制御手段が、電力制御信号のパルス幅Ｎをカウントするカウンタを含み、その 結果、パルス幅Ｎの電力制御信号を受け取ったとき、リセット信号がパワーダウ ン・ラッチ上でアサートされるようになっていることを特徴とする請求項６に記 載の構成部品。 ８． 第３パワーダウン信号が構成部品によってアサートされることを特徴とす る請求項６に記載の構成部品。 ９． 第３パワーダウン信号が外部源によってアサートされることを特徴とする 請求項６に記載の構成部品。 １０． 低待ち時間パワーダウン・モードを発生させる手段をさらに含み、この 手段が、 第５電力制御信号と第６電力制御信号とを受け取るように結合され、第５電力 制御信号を受け取るとパワーダウン信号を出してタイミング発生器をパワーダウ ンさせ、第６電力制御信号を受け取るとリセット信号を出してタイミング発生器 の動作を再開させる制御手段と、 パワーダウン及びリセット信号を入力として受け取り、パワーダウン信号を受 け取ると、フィードバック・ループの動作をディスエーブルし、その結果、クロ ック信号がタイミング発生器によって発生しないようにし、リセット信号を受け 取ると、フィードバック・ループ及びタイミング発生器をイネーブルして内部ク ロック信号の発生を開始させる低待ち時間パワーダウン・ラッチとを含み、 第５及び第６電力制御信号をアサートしてタイミング発生器を周期的に再始動 することができる 請求項１に記載の構成部品。 １１． 第５電力制御信号が「N^*Clockcycle」の後にパルスする信号を含み、第 ６電力制御信号が「M^*Clockcycle」の後にパルスする信号を含み、ここでＭはＮ より大きく、前記制御手段が、 クロック・サイクルをカウントし、「M^*Clockcycle」の後にクリアされるカウ ンタと、 カウンタによってカウントされたクロック・サイクル数をＭとＮの所定の値と 比較し、カウント数がＮであるときはパワーダウン信号を発生させ、カウント数 がＭであるときはリセット信号を発生させる、比較器とを含む 請求項１０に記載の構成部品。 １２． 同期情報が維持される期間だけタイミング発生器が遮断されるように、 ＭとＮの値が選択され、その結果、タイミング発生器が内部クロック信号の発生 を開始すると、信号が外部クロックに同期化されることを特徴とする請求項１１ に記載の構成部品。 １３． 構成部品がＣＭＯＳデバイスであることを特徴とする請求項１に記載の 構成部品。 １４． メモリ及び論理の各部分に対応する複数のクロック負荷を含み、各負荷 が第１論理ゲート手段を通じて待機ラッチに結合され、メモリ及び論理の各部分 へのクロック入力をディスエーブルして、メモリ及び論理の特定部分の動作を遮 断することができることを特徴とする請求項１に記載の構成部品。 １５． ダミー・クロック負荷がメモリ及び論理のスケーリングされた負荷であ り、その結果、内部クロック信号フィードバックを維持しながら、ダミー・クロ ック負荷を駆動するタイミング発生器手段によって電力消費量が最小になること を特徴とする請求項１に記載の構成部品。 １６． クロック信号によって駆動されるとき電力を消費するメモリ及び論理を 含み、外部クロック信号を受け取り、構成部品の電力消費量を減少させる回路を 含む構成部品において、前記回路が、 入力電流によって駆動され、外部クロック信号を受け取り、外部クロックに同 期した内部クロック信号を発生させるタイミング発生器手段と、 内部クロック信号を入力として受け取る第１論理ゲート手段と、 外部クロック信号を受け取り、構成部品のメモリ及び論理の少なくとも１つの クロック負荷に比例するダミー・クロック負荷を駆動し、タイミング発生器手段 に結合されて、タイミング発生器手段を動作するために必要な内部クロック信号 のフィードバックを与えるフィードバック・ループと、 第１電力制御信号を入力として受け取り、第１電力制御信号を受け取るとフィ ードバック・ループの動作をディスエーブルし、その結果内部クロック信号がタ イミング発生器によって発生しないようにするパワーダウン・ラッチと、 第２電力制御信号を受け取るように結合され、第２電力制御信号を受け取った とき、リセット信号がパワーダウン・ラッチ上でアサートされて、フィードバッ ク・ループをイネーブルし、タイミング発生器が内部クロック信号の発生を開始 できるようにパワーダウン・ラッチに結合された制御手段と を含む構成部品。 １７． パワーダウン・ラッチの出力が入力パワーダウン信号を含み、第１論理 ゲート手段がさらに入力パワーダウン信号を入力として受け取り、その結果、前 記のパワーダウン・ラッチが第１電力制御信号を受け取ったとき、入力パワーダ ウン・モード信号が第１論理ゲート手段に入力されて、クロック信号が構成部品 のメモリ及び論理の少なくとも一部分に入力されることを阻止し、これによって メモリ及び論理の少なくとも一部分の動作をただちに遮断することを特徴とする 請求項１６に記載の構成部品。 １８． 第１パワーダウン信号が外部で発生する信号であることを特徴とする請 求項１６に記載の構成部品。 １９． 第１パワーダウン信号が構成部品によって発生することを特徴とする請 求の範囲第１６に記載の構成部品。 ２０． パワーダウン・ラッチが第１電力制御信号を受け取ったとき、タイミン グ発生器に入力される直流源がディスエーブルされることを特徴とする請求項１ ６に記載の構成部品。 ２１． パワーダウン・ラッチが第１電力制御信号を受け取ったとき、構成部品 中の直流源がディスエーブルされることを特徴とする請求項１６に記載の構成部 品。 ２２． 第２パワーダウン信号がパルス幅Ｎの信号であり、 制御手段が、受け取った電力制御信号のパルス幅をカウントするカウンタを含 み、その結果、パルス幅Ｎの電力制御信号を受け取ったとき、リセット信号がパ ワーダウン・ラッチ上でアサートされることを特徴とする請求項１６に記載の構 成部品。 ２３． クロック信号によって駆動されるとき電力を消費するメモリ及び論理を 含み、外部クロック信号を受け取り、構成部品の電力消費量を減少させる回路を 含む構成部品において、前記回路が、 入力電流によって駆動され、外部クロック信号を受け取り、外部クロックに同 期した内部クロック信号を発生させるタイミング発生器手段と、 内部クロック信号を入力として受け取る第１論理ゲート手段と、 外部クロック信号を受け取り、構成部品のメモリ及び論理の少なくとも１つの クロック負荷に比例するダミー・クロック負荷を駆動し、タイミング発生器手段 に結合されて、タイミング発生器手段を操作するのに必要な内部クロック信号の フィードバックを与えるフィードバック・ループと、 パワーダウン及びリセット信号を入力として受け取り、パワーダウン信号を受 け取ると、フィードバック・ループの動作を禁止し、その結果、クロック信号が タイミング発生器によって発生しないようにし、リセット信号を受け取ると、フ ィードバック・ループ及びタイミング発生器が内部クロック信号の発生を開始で きるようにする低待ち時間パワーダウン・ラッチと、 第１電力制御信号と第２電力制御信号とを受け取るように結合され、第１電力 制御信号を受け取るとパワーダウン信号を出してタイミング発生器をパワーダウ ンさせ、第２電力制御信号を受け取るとリセット信号を出してタイミング発生器 の動作を再開させる制御手段と を含み、第１電力制御信号及び第２電力制御信号をアサートして、タイミング発 生器手段を周期的に再始動することができる構成部品。 ２４． 第１電力制御信号がN^*Clockcycleの後にパルスする信号を含み、第２電 力制御信号がM^*Clockcycleの後にパルスする信号を含み、ここでＭはＮより大き く、前記制御手段が、 クロック・サイクルをカウントし、M^*Clockcycleの後にクリアされるカウンタ と、 カウンタによってカウントされたクロック・サイクル数をＭとＮの所定の値と 比較し、カウント数がＮであるときはパワーダウン信号を発生させ、カウント数 がＭであるときはリセット信号を発生させる比較器と を含む請求項２３に記載の構成部品。 ２５． 同期情報が維持される期間だけタイミング発生器が遮断されるように、 ＭとＮの値が選択され、その結果、タイミング発生器が内部クロック信号の発生 を開始すると、信号が外部クロックに同期化されることを特徴とする請求項２４ に記載の構成部品。 ２６． クロック信号によって駆動されるとき電力を消費するメモリ及び論理を 含み、外部クロック信号を受け取る構成部品が使用されないときその構成部品の 電力消費量を減少させる方法において、 外部クロック信号を受け取り、その外部クロックに同期した、構成部品を駆動 する内部クロック信号を発生させるステップと、 内部クロック信号をフィードバックし、構成部品のメモリ及び論理の少なくと も１つのクロック負荷に比例するダミー・クロック負荷を駆動し、内部クロック 信号を外部クロック信号と同期した状態に維持するためにフィードバック情報を 与えるステップと、 構成部品の少なくとも一部分の電力を減少させるために、第１状態の第１電力 制御信号を出すステップと、 第１電力制御信号が出されたとき、内部クロック信号が構成部品のメモリ及び 論理の少なくとも一部分を駆動しないように阻止するが、内部クロック信号は外 部クロック信号に基づいて発生し続けてフィードバックされ続け、ダミー・クロ ック負荷を駆動するステップと、 第２電力制御信号が出されたとき、内部クロック信号をイネーブルして、構成 部品のメモリ及び論理の少なくとも一部分を駆動できるようにするステップとを 含み、 構成部品の電力消費量が制御される際に、待ち時間が最小となることを特徴と する方法。 ２７． 第１電力制御信号が出されたとき直流源をディスエーブルして、電力消 費量をさらに減少させ、第２電力制御信号が出されたとき前記の直流源を再イネ ーブルするステップをさらに含む請求項２６に記載の方法。 ２８． 第３電力制御信号を出すステップと、 第３電力制御信号が出されたとき、ダミー・クロック負荷を駆動する内部クロ ック信号のフィードバックを阻止することによって内部クロック信号の発生を阻 止し、これによって電力消費量をさらに最小にするステップと、 第４電力制御信号を受け取ったとき、内部クロック信号のフィードバックをイ ネーブルして、ダミー・クロック負荷を駆動できるようにするステップを さらに含む請求項２６に記載の方法。 ２９． 第４電力制御信号がパルス幅Ｎの信号を含み、受け取った電力制御信号 のパルス幅をカウントして、第４電力制御信号がいつ出されるかを決定するステ ップをさらに含む請求項２８に記載の方法。 ３０． 第５電力制御信号と第６電力制御信号を周期的に出すステップと、 第５電力制御信号が出されたとき、ダミー・クロック負荷を駆動する内部クロ ック信号のフィードバックを阻止することによって内部クロック信号の発生を阻 止し、これによって電力消費量をさらに最小にするステップと、 第６電力制御信号が出されたとき、内部クロック信号のフィードバックをイネ ーブルして、ダミー・クロック負荷を駆動できるようにするステップをさらに含 み、 外部クロック信号との同期関係を維持するために、内部クロックが周期的に発 生されることを特徴とする請求項２６に記載の方法。 ３１． 第５電力制御信号がN^*Clockcycleの後にパルスする信号を含み、第６電 力制御信号がM^*Clockcycleの後にパルスする信号を含み、ここでＭはＮより大き く、 パルス信号間のクロック・サイクル数をカウントするステップと、 カウントされたクロック・サイクル数を比較するステップとを含み、 第５電力制御信号と第６電力制御信号がいつ出されるかが決定されることを特 徴とする 請求項３０に記載の方法。 ３２． 内部クロック信号フィードバックを維持して、ダミー・クロック負荷を 駆動するタイミング発生器手段による電力消費量が最小になるように、ダミー・ クロック負荷をメモリ及び論理のクロック負荷の縮小バージョンにスケーリング するステップをさらに含む請求項２６に記載の方法。 ３３． クロック信号によって駆動されるとき電力を消費するメモリ及び論理を 含み、外部クロック信号を受け取る構成部品の電力消費量を減少させる方法にお いて、 外部クロック信号を受け取り、構成部品を駆動する、前記外部クロックに同期 化された内部クロック信号を発生させるステップと、 内部クロック信号をフィードバックし、構成部品のメモリ及び論理の少なくと も１つのクロック負荷に比例するダミー・クロック負荷を駆動し、かつ内部クロ ック信号を外部クロック信号と同期した状態に維持するためにフィードバック情 報を与えるステップと、 第１電力制御信号を出すステップと、 第１電力制御信号が出されたとき、ダミー・クロック負荷を駆動する内部クロ ック信号のフィードバックを阻止することによって、内部クロック信号の発生を 阻止し、これによって電力消費量をさらに最小にするステップと、 第２電力制御信号が出されたとき、内部クロック信号のフィードバックをイネ ーブルしてダミー・クロック負荷を駆動できるようにするステップと を含む方法。 ３４． 第２電力制御信号がパルス幅Ｎの信号を含み、受け取った電力制御信号 のパルス幅をカウントして、第２電力制御信号がいつ出されたかを決定するステ ップをさらに含む請求項３３に記載の方法。 ３５． クロック信号によって駆動されるとき電力を消費するメモリ及び論理を 含み、外部クロック信号を受け取る構成部品の電力消費量を減少させる方法であ って、 外部クロック信号を受信し、外部クロックに同期する、構成部品を駆動するス 内部クロック信号を発生させるテップと、 内部クロック信号をフィードバックし、構成部品のメモリ及び論理の少なくと も１つのクロック負荷に比例するダミー・クロック負荷を駆動し、内部クロック 信号を外部クロック信号と同期した状態に維持するためにフィードバック情報を 与えるステップと、 周期的に第１電力制御信号と第２電力制御信号とを出すステップと、 第１電力制御信号が出されたとき、ダミー・クロック負荷を駆動する内部クロ ック信号のフィードバックを阻止することによって、内部クロック信号の発生を 阻止し、これによって電力消費量を最小にするステップと、 第２電力制御信号が出されたとき、内部クロック信号のフィードバックをイネ ーブルしてダミー・クロック負荷を駆動できるようにし、内部クロックが周期的 に発生して外部クロック信号との同期関係を維持するステップとを含む方法。 ３６． 第１電力制御信号がN^*Clockcycleの後にパルスする信号を含み、第２電 力制御信号がM^*Clockcycleの後にパルスする信号を含み、ここでＭはＮより大き く、 パルス信号間のクロック・サイクル数をカウントするステップと、 カウントされたクロック・サイクル数を比較するステップと を含み、第１電力制御信号と第２電力制御信号がいつ出されるかが決定されるこ とを特徴とする請求項３５に記載の方法。