JPH01100793A - Ｃｍｏｓ型半導体メモリ回路 - Google Patents
Ｃｍｏｓ型半導体メモリ回路Info
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- JPH01100793A JPH01100793A JP62259004A JP25900487A JPH01100793A JP H01100793 A JPH01100793 A JP H01100793A JP 62259004 A JP62259004 A JP 62259004A JP 25900487 A JP25900487 A JP 25900487A JP H01100793 A JPH01100793 A JP H01100793A
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 22
- 230000004913 activation Effects 0.000 claims description 4
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- 238000010586 diagram Methods 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 101100426589 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) trp-3 gene Proteins 0.000 description 2
- 102000003622 TRPC4 Human genes 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯ８型半導体メモリ回路に関し、特にバッ
クアップ電源等による低電源電圧時に内部データを保持
するＣＭＯＳ型半導体メモリ回路に関する。
クアップ電源等による低電源電圧時に内部データを保持
するＣＭＯＳ型半導体メモリ回路に関する。
従来、ＣＭＯＳ型半導体メモリ回路、例えばＣＭＯＳ型
スタティックランダムアクセスメモリ回路（以下ＣＭＯ
ＳＳＲＡＭという）は、チップセレクト信号（以下Ｃｙ
倍信号いう）が高電圧レベルにある待機状態の時は、−
丁信号により制御される各入力段でのリーク電流がほぼ
０となり、従ってメモリセル部でのわずかな保持電流の
みとなり消費電流が非常に小さいため、電池等のバック
アップ電源を使用して内部データを保持することにより
不揮発性メモリとして使用することが可能であり、この
時のデータ保持電圧は、２■位の低い電源電圧まで使用
可能である。
スタティックランダムアクセスメモリ回路（以下ＣＭＯ
ＳＳＲＡＭという）は、チップセレクト信号（以下Ｃｙ
倍信号いう）が高電圧レベルにある待機状態の時は、−
丁信号により制御される各入力段でのリーク電流がほぼ
０となり、従ってメモリセル部でのわずかな保持電流の
みとなり消費電流が非常に小さいため、電池等のバック
アップ電源を使用して内部データを保持することにより
不揮発性メモリとして使用することが可能であり、この
時のデータ保持電圧は、２■位の低い電源電圧まで使用
可能である。
通常内部データの保持を行なう場合、ＣＭＯＳＳＲＡＭ
は、第４図に示すようなタイミングチャートに従ってσ
丁信号を電源電圧ＶＣＣレベルに引き上げることにより
行なわれる。そして、第３図に示すＣ了入力段回路から
出力される信号はハイになり、びｙ入力段以外の入力段
に備えられたトランジスタが制御され、各入力段回路は
非活性状態となり、メモリセル部の保持電流をバックア
ップ電源から供給することにより内部データの保持を行
なっている。
は、第４図に示すようなタイミングチャートに従ってσ
丁信号を電源電圧ＶＣＣレベルに引き上げることにより
行なわれる。そして、第３図に示すＣ了入力段回路から
出力される信号はハイになり、びｙ入力段以外の入力段
に備えられたトランジスタが制御され、各入力段回路は
非活性状態となり、メモリセル部の保持電流をバックア
ップ電源から供給することにより内部データの保持を行
なっている。
これらの動作を更に第３図を参照して説明する。
チップセレクト（丁丁）信号がロウのときは、Ｐチャネ
ルＦＥＴ Ｔｒｐｌがオフ・ＮチャネルＦＥＴ Ｔ
ｒｎｌがオンとなるので、これらの出力すなわち−ｙ入
力のインバート信号２はロウとなる。従って、これより
インバータを通過した「「以外の入力段御信号１はハイ
となり、複数組あるその他の入力（例えばアドレス信号
・リードライト信号・データ入力信号など）段のいずれ
にも印加される。そして、ＰチャネルＦＥＴ Ｔｒｐ
３がオン・ＮチャネルＦＥＴ Ｔｒｎ３がオフになり
、その他の各入力からの信号はそれぞれインバートされ
てメモリセル部１０１・周辺制御回路１０２へ供給され
、いわゆるメモリ活性化の状態となる。チップセレクト
（σ丁）信号がハイのときは逆の動作でメモリは非活性
状態となり、チップセレクト（σｙ）信号のインバート
されたものがメモリセル部１０１・周辺制御回路１０２
へ供給される。
ルＦＥＴ Ｔｒｐｌがオフ・ＮチャネルＦＥＴ Ｔ
ｒｎｌがオンとなるので、これらの出力すなわち−ｙ入
力のインバート信号２はロウとなる。従って、これより
インバータを通過した「「以外の入力段御信号１はハイ
となり、複数組あるその他の入力（例えばアドレス信号
・リードライト信号・データ入力信号など）段のいずれ
にも印加される。そして、ＰチャネルＦＥＴ Ｔｒｐ
３がオン・ＮチャネルＦＥＴ Ｔｒｎ３がオフになり
、その他の各入力からの信号はそれぞれインバートされ
てメモリセル部１０１・周辺制御回路１０２へ供給され
、いわゆるメモリ活性化の状態となる。チップセレクト
（σ丁）信号がハイのときは逆の動作でメモリは非活性
状態となり、チップセレクト（σｙ）信号のインバート
されたものがメモリセル部１０１・周辺制御回路１０２
へ供給される。
しかしながら、第５図を見ると、システム電源とバック
アップ電源との電源切り変え時、またはバックアップ電
源使用時の低電源電圧データ保持期間に、σｙ信号に誘
導雑音等が加わわると「「信号がロウレベルに達しＣＭ
ＯＳ ＳＲＡＭが一時的に活性状態となる。このとき
リードライト信号の入力端子がロウレベル（ライトモー
ド）となれば容易にメモリ回路内のデータが書き変えら
れてしまうことがあり、この防止策として、リードライ
ト信号の入力端子を外付は抵抗で電源電圧ＶＣ’Ｃのレ
ベルに引き上げるなどの手段が必要であった。
アップ電源との電源切り変え時、またはバックアップ電
源使用時の低電源電圧データ保持期間に、σｙ信号に誘
導雑音等が加わわると「「信号がロウレベルに達しＣＭ
ＯＳ ＳＲＡＭが一時的に活性状態となる。このとき
リードライト信号の入力端子がロウレベル（ライトモー
ド）となれば容易にメモリ回路内のデータが書き変えら
れてしまうことがあり、この防止策として、リードライ
ト信号の入力端子を外付は抵抗で電源電圧ＶＣ’Ｃのレ
ベルに引き上げるなどの手段が必要であった。
また第６図を見るに、電源電圧検出回路を有したＣＭＯ
Ｓ ＳＲＡＭでは、検出基準電圧レベルを動作電源電
圧範囲の下限近くに設定するため、メモリ活性時のリー
ドライト時に電源ラインに雑音等が加わると電源ライン
は検出基準電圧レベル以下に達し、入力段を非活性にし
てしまうため正常なリードライトができなくなることが
あり、電源ラインの強化などの手段が必要であった。
Ｓ ＳＲＡＭでは、検出基準電圧レベルを動作電源電
圧範囲の下限近くに設定するため、メモリ活性時のリー
ドライト時に電源ラインに雑音等が加わると電源ライン
は検出基準電圧レベル以下に達し、入力段を非活性にし
てしまうため正常なリードライトができなくなることが
あり、電源ラインの強化などの手段が必要であった。
上述した従来のＣＭＯＳ型半導体メモリ回路は、電源切
換時またはバックアップ電源使用時の低電源電圧データ
保持期間におけるメモリ回路内のデータ書き変え防止策
として、外付は抵抗によりリードライト信号の入力端子
を電源電圧のレベルまで引き上げる等の手段を用いてい
るので、外付は部品が増加するばかりかリードライト信
号に誘導雑音が乗りやすく、σｙ信号及びリードライト
信号の両方に誘導雑音が乗った場合には、メモリ回路内
のデータを書き換えてしまうという問題点があった。
換時またはバックアップ電源使用時の低電源電圧データ
保持期間におけるメモリ回路内のデータ書き変え防止策
として、外付は抵抗によりリードライト信号の入力端子
を電源電圧のレベルまで引き上げる等の手段を用いてい
るので、外付は部品が増加するばかりかリードライト信
号に誘導雑音が乗りやすく、σｙ信号及びリードライト
信号の両方に誘導雑音が乗った場合には、メモリ回路内
のデータを書き換えてしまうという問題点があった。
また、電源電圧検出回路の検出基準電圧が、動作電源電
圧範囲の下限近くに設定されているため、電源ラインを
強化した設計でないと、電源ラインに雑音が乗った場合
、正常なリードライトができないという問題点があった
。
圧範囲の下限近くに設定されているため、電源ラインを
強化した設計でないと、電源ラインに雑音が乗った場合
、正常なリードライトができないという問題点があった
。
上述した従来のＣＭＯＳ型半導体メモ９回路に対し本発
明は、外付は部品数が低減でき、また低電源電圧データ
保持期間における誘導雑音等による内部データの書き変
えが防止でき、かつ通常のリードライト動作時電源ライ
ンに雑音が乗っても正常動作するという相違点を有する
。
明は、外付は部品数が低減でき、また低電源電圧データ
保持期間における誘導雑音等による内部データの書き変
えが防止でき、かつ通常のリードライト動作時電源ライ
ンに雑音が乗っても正常動作するという相違点を有する
。
本発明のＣＭＯＳ型半導体メモ９回路は、低電源電圧時
に内部データを保持するＣＭＯＳ型半導体メモ９回路に
おいて、前記低電源電圧を検出する電源電圧検出回路と
、メモリ回路の活性と非活性とを制御するチップセレク
ト信号と前記電源電圧検出回路の出力信号との論理によ
り前記チップセレクト信号の入力段を制御する回路とを
有し、メモリ回路の通常動作時の活性状態においては前
記検出回路があらかじめ定められた低電源電圧を検出し
ても前記チップセレクト信号の入力段を含むすべての入
力段を活性にしておき、前記チップセレクト信号の入力
段が非活性の状態において前記検出回路が前記低電源電
圧の検出後の前記チップセレクト信号の状態にかかわら
ず前記チップセレクト信号を含むすべての入力段を非活
性としあらかじめ定められた電源電圧を越えたとき前記
チップセレクト信号を含むすべての入力段を活性化する
ように構成される。
に内部データを保持するＣＭＯＳ型半導体メモ９回路に
おいて、前記低電源電圧を検出する電源電圧検出回路と
、メモリ回路の活性と非活性とを制御するチップセレク
ト信号と前記電源電圧検出回路の出力信号との論理によ
り前記チップセレクト信号の入力段を制御する回路とを
有し、メモリ回路の通常動作時の活性状態においては前
記検出回路があらかじめ定められた低電源電圧を検出し
ても前記チップセレクト信号の入力段を含むすべての入
力段を活性にしておき、前記チップセレクト信号の入力
段が非活性の状態において前記検出回路が前記低電源電
圧の検出後の前記チップセレクト信号の状態にかかわら
ず前記チップセレクト信号を含むすべての入力段を非活
性としあらかじめ定められた電源電圧を越えたとき前記
チップセレクト信号を含むすべての入力段を活性化する
ように構成される。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の構成を示す回路図、第２図
は本発明の一実施例の回路の主要動作タイミングチャー
トである。
は本発明の一実施例の回路の主要動作タイミングチャー
トである。
この実施例では、電源電圧検出回路３からの出力信号４
および５丁入力のインバート信号２のそれぞれの信号を
入力とするＮＯＲゲート５およびＮＡＮＤゲート７と、
これらのゲート出力信号６および８を入力とするラッチ
回路９．ならびにσｙの入力段を制御するラッチ回路の
出力信号１０、さらにＣＳ入力以外の入力段制御信号１
から構成されている。
および５丁入力のインバート信号２のそれぞれの信号を
入力とするＮＯＲゲート５およびＮＡＮＤゲート７と、
これらのゲート出力信号６および８を入力とするラッチ
回路９．ならびにσｙの入力段を制御するラッチ回路の
出力信号１０、さらにＣＳ入力以外の入力段制御信号１
から構成されている。
電源電圧が基準電圧ＶＲ（この場合メモリの動作電源電
圧の下限に設定）以上の時、出力信号４はハイレベルを
保っている。通常、電源投入直後はメモリは非活性状態
ゆえ一丁入力はハイレベルである。この時、ＮＯＲゲー
ト出力信号６・ＮＡＮＤゲート出力信号８はそれぞりロ
ウレベル・ハイレベルで、ラッチ回路９の出力信号１０
はロウレベルとなる。従って一丁の入力段のトランジス
タＴｒｐ４はオン、Ｔ ｒ ｎ ４はオフして一丁の入
力段は活性状態（［ｙの入力に従う）となる。またσＳ
、７７カ以外のその他の信号を入力する複数段の入力段
の各々は、信号１がハイレベルとなっているため、トラ
ンジスタＴｒｐ３はオフ、Ｔｒｎ３はオンとなり、この
入力段は非活性状態となる。σＳ、７を力がロウレベル
（メモリ活性化状態）となるとＮＡＮＤゲート出力信号
がロウレベルとなり、ラッチ回路出力信号１０は前の状
態のロウレベルを保ったままであるため、σｙ信号の入
力段は活性状態となり、またσ丁信号を受けて信号１も
ロウレベルとなり、その他の各入力段は活性状態となる
。
圧の下限に設定）以上の時、出力信号４はハイレベルを
保っている。通常、電源投入直後はメモリは非活性状態
ゆえ一丁入力はハイレベルである。この時、ＮＯＲゲー
ト出力信号６・ＮＡＮＤゲート出力信号８はそれぞりロ
ウレベル・ハイレベルで、ラッチ回路９の出力信号１０
はロウレベルとなる。従って一丁の入力段のトランジス
タＴｒｐ４はオン、Ｔ ｒ ｎ ４はオフして一丁の入
力段は活性状態（［ｙの入力に従う）となる。またσＳ
、７７カ以外のその他の信号を入力する複数段の入力段
の各々は、信号１がハイレベルとなっているため、トラ
ンジスタＴｒｐ３はオフ、Ｔｒｎ３はオンとなり、この
入力段は非活性状態となる。σＳ、７を力がロウレベル
（メモリ活性化状態）となるとＮＡＮＤゲート出力信号
がロウレベルとなり、ラッチ回路出力信号１０は前の状
態のロウレベルを保ったままであるため、σｙ信号の入
力段は活性状態となり、またσ丁信号を受けて信号１も
ロウレベルとなり、その他の各入力段は活性状態となる
。
ここでＣＳ信号の入力段が活性化したときは、−丁信号
がメモリセル部１０１・周辺制御回路１０２へ供給され
、その他の各入力段が活性化したときはその他の各入力
（例えばアドレス信号・リードライト信号・データ入力
信号など）信号がメモリセル１０１・周辺制御回路１０
２へ供給されメモリ活性化の状態となる。
がメモリセル部１０１・周辺制御回路１０２へ供給され
、その他の各入力段が活性化したときはその他の各入力
（例えばアドレス信号・リードライト信号・データ入力
信号など）信号がメモリセル１０１・周辺制御回路１０
２へ供給されメモリ活性化の状態となる。
低電源電圧で内部データを保持する場合、まず電源電圧
が基準電圧ｖＲ以上の時σＳ、７７カをハイレベルにし
、次に電源電圧を下げる。電源電圧が■Ｒ以下になると
、検出回路の出力信号４がロウレベルとなるため、ゲー
ト出力信号６・８は共にハイレベルとなり、ラッチ回路
の出力信号１０もハイレベルとなる。従って、この時一
丁の入力段はトランジスタＴｒｐ４がオフ・Ｔｒｎ４が
オンするため、非活性状態になるとともに、信号２は一
丁入力のハイレベル・ロウレベルのいかんにかかわらず
ロウレベルに固定される。この状態は電源電圧が基準電
圧ＶＲ以上になり検出回路の出力信号４がハイレベルに
なるまでは解除されず、Ｖｃｃ・グランド端子以外はす
べての端子が入力を受けつけない状態となる。従ってデ
ータ保持モードでは、たとえσ丁、リード／ライト信号
にライトモードとなるノイズが乗ってもデータの書き変
えは生じない。
が基準電圧ｖＲ以上の時σＳ、７７カをハイレベルにし
、次に電源電圧を下げる。電源電圧が■Ｒ以下になると
、検出回路の出力信号４がロウレベルとなるため、ゲー
ト出力信号６・８は共にハイレベルとなり、ラッチ回路
の出力信号１０もハイレベルとなる。従って、この時一
丁の入力段はトランジスタＴｒｐ４がオフ・Ｔｒｎ４が
オンするため、非活性状態になるとともに、信号２は一
丁入力のハイレベル・ロウレベルのいかんにかかわらず
ロウレベルに固定される。この状態は電源電圧が基準電
圧ＶＲ以上になり検出回路の出力信号４がハイレベルに
なるまでは解除されず、Ｖｃｃ・グランド端子以外はす
べての端子が入力を受けつけない状態となる。従ってデ
ータ保持モードでは、たとえσ丁、リード／ライト信号
にライトモードとなるノイズが乗ってもデータの書き変
えは生じない。
また、通常動作電圧範囲でメモリにリード／ライトを実
行中にＶＣＣラインにノイズ等が発生し、−時的に電源
電圧■３を下回ってもメモリ活性状態（−丁入力がロウ
レベル）であれば、検出回路の出力信号４．がロウレベ
ル、一丁入力のインバート信号２がハイレベルゆえラッ
チ回路の出力信０号１０はロウレベルのままで、−丁入
力段は活性状態を保つこととなり正常なり−ド／ライト
動作が実行できる。
行中にＶＣＣラインにノイズ等が発生し、−時的に電源
電圧■３を下回ってもメモリ活性状態（−丁入力がロウ
レベル）であれば、検出回路の出力信号４．がロウレベ
ル、一丁入力のインバート信号２がハイレベルゆえラッ
チ回路の出力信０号１０はロウレベルのままで、−丁入
力段は活性状態を保つこととなり正常なり−ド／ライト
動作が実行できる。
以上説明したように本発明は、低電源電圧検出回路の出
力信号とでＳ、７．力信号との論理信号でσｆ入力段を
制御することにより、低電源電圧でデータを保持する場
合の誘導雑音等によるデータ書き変えを外付は部品無し
に完全に防止できるという効果があり、また電源電圧検
出回路を有することにより、通常動作時の電源電圧変動
に対する低電源電圧の誤検出にも正常動作する雑音に強
いメモリを提供できるという効果がある。
力信号とでＳ、７．力信号との論理信号でσｆ入力段を
制御することにより、低電源電圧でデータを保持する場
合の誘導雑音等によるデータ書き変えを外付は部品無し
に完全に防止できるという効果があり、また電源電圧検
出回路を有することにより、通常動作時の電源電圧変動
に対する低電源電圧の誤検出にも正常動作する雑音に強
いメモリを提供できるという効果がある。
第１図は本発明の一実施例の構成を示す回路図、第２図
は本発明の一実施例の回路の主要タイミングチャート、
第３図は従来の技術による入力段回路の構成を示す回路
図、第４〜６図は従来の技術によるデータ保持モード時
のタイミングチャート。 １・・・ＣＳ入力以外の入力段制御信号、２・・・−丁
入力のインバート信号、３・・・電源電圧検出回路、４
・・・検出回路の出力信号、５・・・ＮＯＲゲート、６
・・・ＮＯＲゲート出力信号、７・・・ＮＡＮＤゲート
、８・・・ＮＡＮＤゲート出力信号、９・・・ラッチ回
路、１０・・・ラッチ回路の出力信号。
は本発明の一実施例の回路の主要タイミングチャート、
第３図は従来の技術による入力段回路の構成を示す回路
図、第４〜６図は従来の技術によるデータ保持モード時
のタイミングチャート。 １・・・ＣＳ入力以外の入力段制御信号、２・・・−丁
入力のインバート信号、３・・・電源電圧検出回路、４
・・・検出回路の出力信号、５・・・ＮＯＲゲート、６
・・・ＮＯＲゲート出力信号、７・・・ＮＡＮＤゲート
、８・・・ＮＡＮＤゲート出力信号、９・・・ラッチ回
路、１０・・・ラッチ回路の出力信号。
Claims (1)
- 低電源電圧時に内部データを保持するＣＭＯＳ型半導
体メモリ回路において、前記低電源電圧を検出する電源
電圧検出回路と、メモリ回路の活性と非活性とを制御す
るチップセレクト信号と前記電源電圧検出回路の出力信
号との論理により前記チップセレクト信号の入力段を制
御する回路とを有し、メモリ回路の通常動作時の活性状
態においては前記検出回路があらかじめ定められた低電
源電圧を検出しても前記チップセレクト信号の入力段を
含むすべての入力段を活性にしておき、前記チップセレ
クト信号の入力段が非活性の状態において前記検出回路
が前記低電源電圧の検出後の前記チップセレクト信号の
状態にかかわらず前記チップセレクト信号を含むすべて
の入力段を非活性としあらかじめ定められた電源電圧を
越えたとき前記チップセレクト信号に指定された入力段
を活性化することを特徴とするＣＭＯＳ型半導体メモリ
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259004A JPH01100793A (ja) | 1987-10-13 | 1987-10-13 | Ｃｍｏｓ型半導体メモリ回路 |
| US07/256,677 US4937789A (en) | 1987-10-13 | 1988-10-13 | Memory integrated circuit with an improved stand-by mode control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259004A JPH01100793A (ja) | 1987-10-13 | 1987-10-13 | Ｃｍｏｓ型半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100793A true JPH01100793A (ja) | 1989-04-19 |
Family
ID=17328016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259004A Pending JPH01100793A (ja) | 1987-10-13 | 1987-10-13 | Ｃｍｏｓ型半導体メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4937789A (ja) |
| JP (1) | JPH01100793A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046052A (en) * | 1988-06-01 | 1991-09-03 | Sony Corporation | Internal low voltage transformation circuit of static random access memory |
| US5297097A (en) * | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JPH0426989A (ja) * | 1990-05-18 | 1992-01-30 | Toshiba Corp | ダイナミックメモリ装置 |
| EP0475588B1 (en) * | 1990-08-17 | 1996-06-26 | STMicroelectronics, Inc. | A semiconductor memory with inhibited test mode entry during power-up |
| US5260937A (en) * | 1990-10-29 | 1993-11-09 | Dsc Communications Corporation | Power conserving technique for a communications terminal time slot interchanger |
| US5337285A (en) * | 1993-05-21 | 1994-08-09 | Rambus, Inc. | Method and apparatus for power control in devices |
| US5615162A (en) * | 1995-01-04 | 1997-03-25 | Texas Instruments Incorporated | Selective power to memory |
| US5991887A (en) * | 1996-02-28 | 1999-11-23 | Dallas Semiconductor Corporation | Low power wake up circuitry, with internal power down of the wake up circuitry itself |
| US6968469B1 (en) | 2000-06-16 | 2005-11-22 | Transmeta Corporation | System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored |
| JP4549711B2 (ja) * | 2004-03-29 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体回路装置 |
| US20070076747A1 (en) * | 2005-09-30 | 2007-04-05 | Amir Zinaty | Periodic network controller power-down |
| KR100784869B1 (ko) * | 2006-06-26 | 2007-12-14 | 삼성전자주식회사 | 대기 전류를 줄일 수 있는 메모리 시스템 |
| WO2008075292A2 (en) * | 2006-12-18 | 2008-06-26 | Nxp B.V. | Power-on temperature sensor/spd detect |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754185A (en) * | 1986-10-16 | 1988-06-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | Micro-electrostatic motor |
-
1987
- 1987-10-13 JP JP62259004A patent/JPH01100793A/ja active Pending
-
1988
- 1988-10-13 US US07/256,677 patent/US4937789A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4937789A (en) | 1990-06-26 |
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