JPS62289994A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS62289994A JPS62289994A JP61132554A JP13255486A JPS62289994A JP S62289994 A JPS62289994 A JP S62289994A JP 61132554 A JP61132554 A JP 61132554A JP 13255486 A JP13255486 A JP 13255486A JP S62289994 A JPS62289994 A JP S62289994A
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- JP
- Japan
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- voltage
- power supply
- circuit
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- supply circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000014759 maintenance of location Effects 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 230000003068 static effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体メモリ装置に関する。
従来、半導体メモリ装置において、周辺回路部及び記憶
素子部を駆動する電源電圧は共通となっていた。
素子部を駆動する電源電圧は共通となっていた。
第４図は従来の標準的なＭＯＳスタティックＲＡＭの構
成図である。１個の半導体チップ上に形成されるＭＯＳ
スタティックＲＡＭ １を鎖線で囲って示し、記憶素子
部２を実線２で囲んで示す。図中フリップフロップで構
成されたメモリセルＭＣがマトリクス状に配列されてい
る。アドレス入力端子ａ、ｂがから供給されるアドレス
信号Ａ、１．Ａｙ１はそれぞれアドレスバッファ回路３
゜５に入力され内部アドレス信号ＡＸ１′、 ＡＸ１′
及びＡｙ１′、 Ａｙ１′を形成する。内部アドレス信
号Ａ、１′、λ：コ７はそれぞれＸデコーダ６の入力信
号となりワード線Ｘ１からＸｏまでの１本が選択される
。また、内部アドレス信号Ａｙ１’ 、 Ａｙ１′は、
それぞれＹデコーダ４の入力信号となり、内部アドレス
信号Ａ ｙ １′＋ Ａ ｙ １ ′に対応した信号Ｙ
」を形成し、１対のディジットペアＤ、Ｄを共通データ
バスＤＢ、ＤＢに接続するスイッチトランジスタｓ、ｓ
′をＯＮさせる。共通データバスＤＢ、ＤＢは入出力回
路７に接続され、入出力回路７には書き込みデータの入
力信号としてＤｌ、、が入力端子Ｃから供給され、読み
出しデータの出力信号としてり。ｕｔが出力端子ｄに接
続される。また８は、コントロール回路でチップセレク
トＣ百、ライトイネーブルＷＦ、アウトプットイネーブ
ルＯＥ等の制御信号が外部から供給され、各種周辺回路
へ内部制御信号を供給する。
成図である。１個の半導体チップ上に形成されるＭＯＳ
スタティックＲＡＭ １を鎖線で囲って示し、記憶素子
部２を実線２で囲んで示す。図中フリップフロップで構
成されたメモリセルＭＣがマトリクス状に配列されてい
る。アドレス入力端子ａ、ｂがから供給されるアドレス
信号Ａ、１．Ａｙ１はそれぞれアドレスバッファ回路３
゜５に入力され内部アドレス信号ＡＸ１′、 ＡＸ１′
及びＡｙ１′、 Ａｙ１′を形成する。内部アドレス信
号Ａ、１′、λ：コ７はそれぞれＸデコーダ６の入力信
号となりワード線Ｘ１からＸｏまでの１本が選択される
。また、内部アドレス信号Ａｙ１’ 、 Ａｙ１′は、
それぞれＹデコーダ４の入力信号となり、内部アドレス
信号Ａ ｙ １′＋ Ａ ｙ １ ′に対応した信号Ｙ
」を形成し、１対のディジットペアＤ、Ｄを共通データ
バスＤＢ、ＤＢに接続するスイッチトランジスタｓ、ｓ
′をＯＮさせる。共通データバスＤＢ、ＤＢは入出力回
路７に接続され、入出力回路７には書き込みデータの入
力信号としてＤｌ、、が入力端子Ｃから供給され、読み
出しデータの出力信号としてり。ｕｔが出力端子ｄに接
続される。また８は、コントロール回路でチップセレク
トＣ百、ライトイネーブルＷＦ、アウトプットイネーブ
ルＯＥ等の制御信号が外部から供給され、各種周辺回路
へ内部制御信号を供給する。
また、記憶素子部へ供給される電源としては、記憶素子
部内の各ディジット線り、Ｄに書き込み電流を供給する
電源ラインＬが負荷トランジスタＱ、Ｑ′を介してディ
ジット線り、Ｄに接続されており、更にメモリ素子にデ
ータ保持電流を供給する電源ラインｅ、〜ｌイがある。
部内の各ディジット線り、Ｄに書き込み電流を供給する
電源ラインＬが負荷トランジスタＱ、Ｑ′を介してディ
ジット線り、Ｄに接続されており、更にメモリ素子にデ
ータ保持電流を供給する電源ラインｅ、〜ｌイがある。
通常周辺回路を含めて、これらの電源電圧は共通で約５
■となっている。
■となっている。
近年、プロセス技術１同路技術の著しい発展に伴い、半
導体メモリ装置の記憶容量は増大する傾向にある。しか
しなから、大容量になればなる程、データ保持期間中メ
モリセルに流れるリーク電流も大きくなり、従来のよう
に、必要具」ニなデータ保持電圧を印加した場合、消費
電力が過大となるという欠点がある。
導体メモリ装置の記憶容量は増大する傾向にある。しか
しなから、大容量になればなる程、データ保持期間中メ
モリセルに流れるリーク電流も大きくなり、従来のよう
に、必要具」ニなデータ保持電圧を印加した場合、消費
電力が過大となるという欠点がある。
（間層点を解決するための手段〕
本発明の半導体メモリ装置は、揮発性のメモリ素子から
なる記憶素子部と、該記憶素子部を動作させてデータの
読み出し書き込みを行う周辺回路とを備えた半導体メモ
リ装置において、該メモリ素子が正しいデータを保持す
るに必要な最小電圧を検出するデータ保持電圧検出回路
と、該データ保持電圧検出回路の出力信号を参照信号と
し前記記憶素子部に電源電圧を供給する定電圧電源回路
とを含んで構成される。
なる記憶素子部と、該記憶素子部を動作させてデータの
読み出し書き込みを行う周辺回路とを備えた半導体メモ
リ装置において、該メモリ素子が正しいデータを保持す
るに必要な最小電圧を検出するデータ保持電圧検出回路
と、該データ保持電圧検出回路の出力信号を参照信号と
し前記記憶素子部に電源電圧を供給する定電圧電源回路
とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のＭＯＳスタティックＲＡＭ
の構成図である。前述した従来のＭＯＳスタティックＲ
ＡＭとの相異点は、データ保持電圧検出回路９と定電圧
電源回路１ｏが付加されている点であり、メモリセルＭ
Ｃがデータ保持に必要な最小電圧を検出し、記憶素子部
２へ電源ラインｅ＋〜ｌｎを介して電源電圧を供給する
。メモリセルＭＣがデータ保持に必要とする最小電圧は
、理想的にはメモリセルＭＣの駆動トランジスタＱｃ
、 Ｑｃ ′のしきい値電圧Ｖｔで決定される。従って
定電圧電源回路１ｏの出力電圧ＶＣＣ’はしきい値電圧
Ｄ１以上に設定される。
の構成図である。前述した従来のＭＯＳスタティックＲ
ＡＭとの相異点は、データ保持電圧検出回路９と定電圧
電源回路１ｏが付加されている点であり、メモリセルＭ
Ｃがデータ保持に必要な最小電圧を検出し、記憶素子部
２へ電源ラインｅ＋〜ｌｎを介して電源電圧を供給する
。メモリセルＭＣがデータ保持に必要とする最小電圧は
、理想的にはメモリセルＭＣの駆動トランジスタＱｃ
、 Ｑｃ ′のしきい値電圧Ｖｔで決定される。従って
定電圧電源回路１ｏの出力電圧ＶＣＣ’はしきい値電圧
Ｄ１以上に設定される。
第２図にデータ保持電圧検出回路９と定電圧電源回路１
０の一例を示す。データ保持に必要な最小電圧であるし
きい値電圧■７を検出するデータ保持型圧検出回ｉ？！
９において、負荷抵抗Ｒｒａｆ＋ＮチャンネルＭＯ３Ｆ
ＥＴ Ｑ、ｅｒはそれぞれメモリセルＭＣの負荷抵抗
Ｒｃ 、Ｒｃ′と駆動トランジスタＱｃ 、 Ｑｃ ′
と同様なものを使用する。
０の一例を示す。データ保持に必要な最小電圧であるし
きい値電圧■７を検出するデータ保持型圧検出回ｉ？！
９において、負荷抵抗Ｒｒａｆ＋ＮチャンネルＭＯ３Ｆ
ＥＴ Ｑ、ｅｒはそれぞれメモリセルＭＣの負荷抵抗
Ｒｃ 、Ｒｃ′と駆動トランジスタＱｃ 、 Ｑｃ ′
と同様なものを使用する。
電源ＶＣＣの電圧がしきい値電圧■↑以上の場合、この
データ保持電圧検出回路９の出力端は、常にしきい値電
圧■Ｔに保たれ、この信号が次段の定電圧電源回路１０
の参照信号として入力される。
データ保持電圧検出回路９の出力端は、常にしきい値電
圧■Ｔに保たれ、この信号が次段の定電圧電源回路１０
の参照信号として入力される。
定電圧電源回路１０はＰチャンネルＭＯ３ＦＥＴＱＰ＋
、ＱＰ□及び、ＮチャンネルＭＯ３ＦＥＴＱＮＩ、 Ｏ
Ｎ２で構成されるミラー型作動アンプをＮチャンネルＭ
Ｏ３ＦＥＴ ＯＮ３を用いた負帰還回路で構成される
。
、ＱＰ□及び、ＮチャンネルＭＯ３ＦＥＴＱＮＩ、 Ｏ
Ｎ２で構成されるミラー型作動アンプをＮチャンネルＭ
Ｏ３ＦＥＴ ＯＮ３を用いた負帰還回路で構成される
。
ミラー型作動アンプの一方の入力端子ｌにはデータ保持
電圧検出回路９により得られた参照信号が接続され、も
う一方の入力端子ｍには本定電圧電源回路の出力信号Ｖ
ＣＣ′が接続される。また、出力信号ＶＣＣ’はミラー
型作動アンプの出力端ｎをゲート入力とするＮチャンネ
ルＭＯ３ＦＥＴ ＯＮ３を介して外部からの供給電源
ＶＣＣに接続される。ミラー型作動アンプの出力端Ｃは
、出力信号ＶＣＣ′が高くなる程下降し、それに応じて
ＭＯＳ Ｆ Ｅ Ｔ Ｑｘ３の電流能力は下がり出力
信号ＶＣＣ′を下げようとする。この負帰還回路によっ
て出力信号■ｃｃ′はミラー型作動アンプのもう一方の
入力端子ｌの電圧■１と同じ値におちつく。
電圧検出回路９により得られた参照信号が接続され、も
う一方の入力端子ｍには本定電圧電源回路の出力信号Ｖ
ＣＣ′が接続される。また、出力信号ＶＣＣ’はミラー
型作動アンプの出力端ｎをゲート入力とするＮチャンネ
ルＭＯ３ＦＥＴ ＯＮ３を介して外部からの供給電源
ＶＣＣに接続される。ミラー型作動アンプの出力端Ｃは
、出力信号ＶＣＣ′が高くなる程下降し、それに応じて
ＭＯＳ Ｆ Ｅ Ｔ Ｑｘ３の電流能力は下がり出力
信号ＶＣＣ′を下げようとする。この負帰還回路によっ
て出力信号■ｃｃ′はミラー型作動アンプのもう一方の
入力端子ｌの電圧■１と同じ値におちつく。
メモリチップが非選択状態の時のスタンバイ電流１５Ｂ
はメモリセルＭＣのリーク電流で決定される。第３図は
スタンバイ電流１８Ｂの電源電圧依存性を示すグラフで
ある。線１１は、通常の半導体メモリ装置を示すもので
、電源電圧にほぼ比例してスタンバイ電流ＩＳＢは増加
する。一方、本実施例の場合は、線１２に示す様に電源
電圧がデータ保持可能なレベル（ｖｃｃ′）を越えてか
らは、スタンバイ電流ＩＳＢは一定でしかも最小におさ
えることができる。
はメモリセルＭＣのリーク電流で決定される。第３図は
スタンバイ電流１８Ｂの電源電圧依存性を示すグラフで
ある。線１１は、通常の半導体メモリ装置を示すもので
、電源電圧にほぼ比例してスタンバイ電流ＩＳＢは増加
する。一方、本実施例の場合は、線１２に示す様に電源
電圧がデータ保持可能なレベル（ｖｃｃ′）を越えてか
らは、スタンバイ電流ＩＳＢは一定でしかも最小におさ
えることができる。
また、通常、データ保持電圧は１■以下であり、外部供
給電圧は５■であることから、本実施例のスタンバイ電
流ＩＳＢは、通常使用状態で従来の半導体メモリ装置の
ものの５分の１以下となる。
給電圧は５■であることから、本実施例のスタンバイ電
流ＩＳＢは、通常使用状態で従来の半導体メモリ装置の
ものの５分の１以下となる。
以上説明したように本発明は、半導体メモリ装置におい
て、メモリセルが正しいデータを保持するに必要な最小
電圧を検出し、その電圧を参照する定電圧電源回路を具
備し、この定電圧電源回路の出力を記憶素子部の電源と
して供給することにより、データ保持状態でメモリセル
を流れるリーク電流を最小にできるという効果がある。
て、メモリセルが正しいデータを保持するに必要な最小
電圧を検出し、その電圧を参照する定電圧電源回路を具
備し、この定電圧電源回路の出力を記憶素子部の電源と
して供給することにより、データ保持状態でメモリセル
を流れるリーク電流を最小にできるという効果がある。
第１図は本発明の半導体メモリ装置の一実施例を示す構
成図、第２図は第１図に示すデータ保持電圧検出回路９
と定電圧電源回路１ｏの一例を示す回路図、第３図は半
導体メモリ装置におけるスタンバイ電流Ｉ ＳＢの電源
電圧依存性を示すグラフ、第４図は従来の半導体メモリ
装置の一例を示す構成図である。 １・・・ＭＯＳスタティックラム、２・・・記憶素子部
、３．５・・・アドレスバッファ、４・・・Ｙデコーダ
、６・・・Ｘデコーダ、７中入出力回路、８・・・コン
トロール回路、９・・・データ保存電圧検出回路、１０
・・・定電圧電源回路、Ｑ、Ｑ′、Ｑｃ 、Ｑｃ ′。 Ｓ 、 Ｓ ′、 Ｑｒ、ｒ 、 ＱＮｌ、 ＱＮ２．
ＱＮ３・・・ＮチャネルＭＯ８ＦＥＴ、Ｑｐ＋、Ｑｐ
２＝、Ｐ＋ヤンネルＭ。
成図、第２図は第１図に示すデータ保持電圧検出回路９
と定電圧電源回路１ｏの一例を示す回路図、第３図は半
導体メモリ装置におけるスタンバイ電流Ｉ ＳＢの電源
電圧依存性を示すグラフ、第４図は従来の半導体メモリ
装置の一例を示す構成図である。 １・・・ＭＯＳスタティックラム、２・・・記憶素子部
、３．５・・・アドレスバッファ、４・・・Ｙデコーダ
、６・・・Ｘデコーダ、７中入出力回路、８・・・コン
トロール回路、９・・・データ保存電圧検出回路、１０
・・・定電圧電源回路、Ｑ、Ｑ′、Ｑｃ 、Ｑｃ ′。 Ｓ 、 Ｓ ′、 Ｑｒ、ｒ 、 ＱＮｌ、 ＱＮ２．
ＱＮ３・・・ＮチャネルＭＯ８ＦＥＴ、Ｑｐ＋、Ｑｐ
２＝、Ｐ＋ヤンネルＭ。
Claims (1)
- 揮発性のメモリ素子からなる記憶素子部と、該記憶素子
部を動作させてデータの読み出し書き込みを行う周辺回
路とを備えた半導体メモリ装置において、該メモリ素子
が正しいデータを保持するに必要な最小電圧を検出する
データ保持電圧検出回路と、該データ保持電圧検出回路
の出力信号を参照信号とし前記記憶素子部に電源電圧を
供給する定電圧電源回路とを含むことを特徴とする半導
体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132554A JPS62289994A (ja) | 1986-06-06 | 1986-06-06 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132554A JPS62289994A (ja) | 1986-06-06 | 1986-06-06 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62289994A true JPS62289994A (ja) | 1987-12-16 |
Family
ID=15084000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61132554A Pending JPS62289994A (ja) | 1986-06-06 | 1986-06-06 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62289994A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04255046A (ja) * | 1991-02-06 | 1992-09-10 | Nec Ic Microcomput Syst Ltd | メモリープロテクト回路 |
| KR100313494B1 (ko) * | 1998-05-07 | 2001-12-20 | 김영환 | 저전력정적램(sram) |
| KR100471168B1 (ko) * | 2002-05-27 | 2005-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법 |
| JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
| JP2008181648A (ja) * | 2007-01-25 | 2008-08-07 | Interuniv Micro Electronica Centrum Vzw | スタンドバイ消費電力を低減した記憶装置及びその動作方法 |
| US7920438B2 (en) | 2002-05-30 | 2011-04-05 | Renesas Electronics Corporation | Semiconductor memory device having the operating voltage of the memory cell controlled |
| JP4924838B2 (ja) * | 2005-09-27 | 2012-04-25 | 日本電気株式会社 | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114929A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Mos memory unit |
-
1986
- 1986-06-06 JP JP61132554A patent/JPS62289994A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6901014B2 (en) | 2002-05-27 | 2005-05-31 | Samsung Electronics Co., Ltd. | Circuits and methods for screening for defective memory cells in semiconductor memory devices |
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