JPH05250899A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH05250899A JPH05250899A JP4050216A JP5021692A JPH05250899A JP H05250899 A JPH05250899 A JP H05250899A JP 4050216 A JP4050216 A JP 4050216A JP 5021692 A JP5021692 A JP 5021692A JP H05250899 A JPH05250899 A JP H05250899A
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- power supply
- supply voltage
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- Quality & Reliability (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】データ保持電源電圧を保証するためのテスト時
間を短縮する。 【構成】電源供給端子に供給される電源電圧Ｖｃｃを所
定のレベルに降圧する電源電圧降圧回路３を設ける。デ
ータ保持電源電圧テストモードであることを判定しアク
ティブレベルのテストモード信号ＴＭを発生するテスト
モード判定回路４を設ける。テストモード信号ＴＭがア
クティブレベルのとき電源電圧降圧回路３の出力を電源
電圧として動作しデータ入力バッファ回路２の出力デー
タのレべるを制限してメモリセル１に供給し、インアク
ティブレベルのときは電源供給端子の電源電圧Ｖｃｃを
そのまま電源電圧として動作しデータ入力バッファ回路
２の出力データをメモリセル１に供給する切換回路５を
設る。
間を短縮する。 【構成】電源供給端子に供給される電源電圧Ｖｃｃを所
定のレベルに降圧する電源電圧降圧回路３を設ける。デ
ータ保持電源電圧テストモードであることを判定しアク
ティブレベルのテストモード信号ＴＭを発生するテスト
モード判定回路４を設ける。テストモード信号ＴＭがア
クティブレベルのとき電源電圧降圧回路３の出力を電源
電圧として動作しデータ入力バッファ回路２の出力デー
タのレべるを制限してメモリセル１に供給し、インアク
ティブレベルのときは電源供給端子の電源電圧Ｖｃｃを
そのまま電源電圧として動作しデータ入力バッファ回路
２の出力データをメモリセル１に供給する切換回路５を
設る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にデータ保持電源電圧を保証する半導体メモリに関す
る。
にデータ保持電源電圧を保証する半導体メモリに関す
る。
【０００２】
【従来の技術】従来の半導体メモリのうちで、多結晶シ
リコンによる高抵抗の負荷素子を備えたスタティック型
のメモリセルを有する半導体メモリにおいては、メモリ
情報を電池保持させる為に、データ保持電源電圧値を保
証している。例えば、最小データ保持電源電圧２．０Ｖ
を保障する場合、そのテストは、従来、通常の電源電圧
（例えば５．０Ｖ）での書込み動作を行ったのち、スタ
ンド・バイ状態にしてから、電源電圧を２．０Ｖに下げ
てある一定時間保持し、そののち電源電圧を元に戻して
アクティブ状態にしてから読出し動作を行い良否の判定
を行っていた。
リコンによる高抵抗の負荷素子を備えたスタティック型
のメモリセルを有する半導体メモリにおいては、メモリ
情報を電池保持させる為に、データ保持電源電圧値を保
証している。例えば、最小データ保持電源電圧２．０Ｖ
を保障する場合、そのテストは、従来、通常の電源電圧
（例えば５．０Ｖ）での書込み動作を行ったのち、スタ
ンド・バイ状態にしてから、電源電圧を２．０Ｖに下げ
てある一定時間保持し、そののち電源電圧を元に戻して
アクティブ状態にしてから読出し動作を行い良否の判定
を行っていた。
【０００３】このデータ保持電源電圧テストにおけるデ
ータ保持時間は、高抵抗負荷素子の抵抗値とメモリセル
のドライバトランジスタのリーク源を想定して計算値に
より決定する。
ータ保持時間は、高抵抗負荷素子の抵抗値とメモリセル
のドライバトランジスタのリーク源を想定して計算値に
より決定する。
【０００４】図２（Ａ），（Ｂ）はそれぞれ従来の半導
体メモリのメモリセルの回路図及び等価回路図である。
この半導体メモリのメモリセル１は、互いにゲートを相
手方のドレインと接続しソースを接地電位点と接続する
ドライバ用のＮチャネルのＭＯＳトランジスタＱ１，Ｑ
２と、これらＭＯＳトランジスタＱ１，Ｑ２のドレイン
と電源供給端子（電源電圧Ｖｃｃ）との間に接続された
高抵抗値の負荷抵抗Ｒ１，Ｒ２と、ゲートをワード線Ｗ
Ｌと接続しＭＯＳトランジスタＱ１，Ｑ２のドレインと
第１及び第２のビット線ＢＬ１，ＢＬ２との間に接続さ
れたＮチャネルのＭＯＳトランジスタＱ３，Ｑ４とを備
えた構成となっている。
体メモリのメモリセルの回路図及び等価回路図である。
この半導体メモリのメモリセル１は、互いにゲートを相
手方のドレインと接続しソースを接地電位点と接続する
ドライバ用のＮチャネルのＭＯＳトランジスタＱ１，Ｑ
２と、これらＭＯＳトランジスタＱ１，Ｑ２のドレイン
と電源供給端子（電源電圧Ｖｃｃ）との間に接続された
高抵抗値の負荷抵抗Ｒ１，Ｒ２と、ゲートをワード線Ｗ
Ｌと接続しＭＯＳトランジスタＱ１，Ｑ２のドレインと
第１及び第２のビット線ＢＬ１，ＢＬ２との間に接続さ
れたＮチャネルのＭＯＳトランジスタＱ３，Ｑ４とを備
えた構成となっている。
【０００５】トランジスタＱ１，Ｑ２のドレインが記憶
ノードＮ１，Ｎ２であり、この記憶ノードＮ１，Ｎ２に
は通常、ノード容量Ｃｎが存在し、また、リーク抵抗が
存在する場合、これをＲｎとする。以下の説明では、負
荷抵抗Ｒ１，Ｒ２、リーク抵抗Ｒｎ、ノード容量Ｃｎの
値をそれぞれの記号と同一の記号で表示する。ここで、
メモリセルの記憶ノード（Ｎ１，Ｎ２）の高レベルの電
圧Ｖｈは下式で表される。
ノードＮ１，Ｎ２であり、この記憶ノードＮ１，Ｎ２に
は通常、ノード容量Ｃｎが存在し、また、リーク抵抗が
存在する場合、これをＲｎとする。以下の説明では、負
荷抵抗Ｒ１，Ｒ２、リーク抵抗Ｒｎ、ノード容量Ｃｎの
値をそれぞれの記号と同一の記号で表示する。ここで、
メモリセルの記憶ノード（Ｎ１，Ｎ２）の高レベルの電
圧Ｖｈは下式で表される。
【０００６】 Ｖｈ＝Ｖｃｃ・Ｒｎ／（Ｒｎ＋Ｒ１）…（１） さらに、記憶ノードが高レベルを保持するには、次式の
条件を満足しなければならない。
条件を満足しなければならない。
【０００７】 Ｖｈ＝Ｖｃｃ・Ｒｎ／（Ｒｎ＋Ｒ１）＞Ｖｔ…（２） ＶｔはトランジスタＱ１，Ｑ２のスレッショルド電圧で
ある。
ある。
【０００８】これら（１），（２）式より、Ｖｔを例え
ば０．７５Ｖ、Ｖｃｃを２Ｖとすると、Ｒｎ＞１．５×
１０12［Ω］となる。
ば０．７５Ｖ、Ｖｃｃを２Ｖとすると、Ｒｎ＞１．５×
１０12［Ω］となる。
【０００９】ここで、高レベルの記憶ノードＮ１が０．
７５Ｖになる時間ｔ１を、Ｃｎ＝１０×１０-15 ，Ｒｎ
＝１．５×１０12，Ｒ１＝２．５×１０12，Ｖｃｃ＝
２．０，Ｖｔ＝０．７５として求めると、 ｔ１＝〔Ｃｎ・Ｒｎ・Ｒ１・ｌｎ（Ｖｃｃ／Ｖｔ）〕／（Ｒｎ＋Ｒ１） ＝９．１９×１０-3ｓ（約９．２ｍｓ） 高レベルの記憶ノードＮ１がＭＯＳトランジスタＱ２の
スレッショルド電圧０．７５Ｖ以下になると、ＭＯＳト
ランジスタＱ２がオフとなり、低レベルであった記憶Ｎ
２が負荷抵抗Ｒ２を介して充電されその電圧が上昇しは
じめる。そして記憶ノードＮ２がＭＯＳトランジスタＱ
１のスレッショルド電圧０．７５Ｖを越える電圧になる
とＭＯＳトランジスタＱ１はオンとなり、記憶ノードＮ
１，Ｎ２のレベルは完全に反転しこのメモリセルは不良
となる。ここで低レベルの記憶ノードが０．７５Ｖにな
る時間ｔ２を求めると、 ｔ２＝Ｒ１・Ｃｎ・ｌｎ（Ｖｃｃ／（Ｖｃｃ−Ｖｔ））＝１１．７５ｍｓｅｃ となる。よって、メモリセル情報が反転するまでのデー
タ保持時間ｔは、 ｔ＝９．２＋１１．７５＝２５．３２（ｍｓ） すなわち約２５．３ｍｓ以上の時間を必要とする。さら
に、データ保持電源電圧テストでは、メモリセルに書込
んだ高レベルの情報が２Ｖになる迄の時間Ｔが必要とな
る。Ｔの式は次式で表される（または書込まれた時のメ
モリセルの高レベル、Ｖｏは、２Ｖ）。
７５Ｖになる時間ｔ１を、Ｃｎ＝１０×１０-15 ，Ｒｎ
＝１．５×１０12，Ｒ１＝２．５×１０12，Ｖｃｃ＝
２．０，Ｖｔ＝０．７５として求めると、 ｔ１＝〔Ｃｎ・Ｒｎ・Ｒ１・ｌｎ（Ｖｃｃ／Ｖｔ）〕／（Ｒｎ＋Ｒ１） ＝９．１９×１０-3ｓ（約９．２ｍｓ） 高レベルの記憶ノードＮ１がＭＯＳトランジスタＱ２の
スレッショルド電圧０．７５Ｖ以下になると、ＭＯＳト
ランジスタＱ２がオフとなり、低レベルであった記憶Ｎ
２が負荷抵抗Ｒ２を介して充電されその電圧が上昇しは
じめる。そして記憶ノードＮ２がＭＯＳトランジスタＱ
１のスレッショルド電圧０．７５Ｖを越える電圧になる
とＭＯＳトランジスタＱ１はオンとなり、記憶ノードＮ
１，Ｎ２のレベルは完全に反転しこのメモリセルは不良
となる。ここで低レベルの記憶ノードが０．７５Ｖにな
る時間ｔ２を求めると、 ｔ２＝Ｒ１・Ｃｎ・ｌｎ（Ｖｃｃ／（Ｖｃｃ−Ｖｔ））＝１１．７５ｍｓｅｃ となる。よって、メモリセル情報が反転するまでのデー
タ保持時間ｔは、 ｔ＝９．２＋１１．７５＝２５．３２（ｍｓ） すなわち約２５．３ｍｓ以上の時間を必要とする。さら
に、データ保持電源電圧テストでは、メモリセルに書込
んだ高レベルの情報が２Ｖになる迄の時間Ｔが必要とな
る。Ｔの式は次式で表される（または書込まれた時のメ
モリセルの高レベル、Ｖｏは、２Ｖ）。
【００１０】 Ｔ＝Ｒ１・Ｃｎ・ｌｎ（Ｅ／Ｖｏ）…（３） 通常、書込まれる電圧Ｅは、動作電源電圧のＭＯＳトラ
ンジスタのスレッショルド電圧Ｖｔ分だけ低い電圧とな
る。
ンジスタのスレッショルド電圧Ｖｔ分だけ低い電圧とな
る。
【００１１】例えば、電源電圧を４．５Ｖとすると、Ｅ
＝３．７５Ｖとなる。よって、（３）式より、Ｔは１
５．７ｍｓ以上必要とすることがわかる。ここで、電源
電圧を下げて、メモリセルに書込みを行えば、上記Ｔの
時間を短縮することが可能であるが、これは低電圧動作
可能な半導体メモリだけしか行えず、低電圧動作保証が
可能な半導体メモリでも３．５Ｖ以下はきびしい。
＝３．７５Ｖとなる。よって、（３）式より、Ｔは１
５．７ｍｓ以上必要とすることがわかる。ここで、電源
電圧を下げて、メモリセルに書込みを行えば、上記Ｔの
時間を短縮することが可能であるが、これは低電圧動作
可能な半導体メモリだけしか行えず、低電圧動作保証が
可能な半導体メモリでも３．５Ｖ以下はきびしい。
【００１２】仮に、電源電圧３．５Ｖとすると、Ｅは
２．７５Ｖ、よってＴは７．９ｍｓ以上必要となる。実
際のテストでは、通常製造ばらつきなどを考慮して、１
〜２桁大きく設定して行うことが必要である為、数百ｍ
ｓから数秒以上の時間となる。さらに低温時には、負荷
抵抗Ｒ１，Ｒ２が二乗の割合で大きくなる為、ｔもＴも
さらに大きくなる。なお、上記Ｔの時間が不十分でメモ
リセルの記憶ノードが２Ｖに下がりきらなければ、当然
ｔの時間もさらに長くなることは言うまでもない。
２．７５Ｖ、よってＴは７．９ｍｓ以上必要となる。実
際のテストでは、通常製造ばらつきなどを考慮して、１
〜２桁大きく設定して行うことが必要である為、数百ｍ
ｓから数秒以上の時間となる。さらに低温時には、負荷
抵抗Ｒ１，Ｒ２が二乗の割合で大きくなる為、ｔもＴも
さらに大きくなる。なお、上記Ｔの時間が不十分でメモ
リセルの記憶ノードが２Ｖに下がりきらなければ、当然
ｔの時間もさらに長くなることは言うまでもない。
【００１３】
【発明が解決しようとする課題】この従来の半導体メモ
リでは、データ保持電源電圧テストにおけるデータ書込
み時にも、通常の動作電源電圧でデータを書込みを行っ
ているので、多大なテスト時間を費し、生産に支障を来
たすという問題点があった。
リでは、データ保持電源電圧テストにおけるデータ書込
み時にも、通常の動作電源電圧でデータを書込みを行っ
ているので、多大なテスト時間を費し、生産に支障を来
たすという問題点があった。
【００１４】本発明の目的は、データ保持電源電圧テス
トの時間を短縮することができる半導体メモリを提供す
ることにある。
トの時間を短縮することができる半導体メモリを提供す
ることにある。
【００１５】
【課題を解決するための手段】本発明の半導体メモリ
は、対をなす第１及び第２のビット線と、ワード線と、
互いにゲートを相手方のドレインに接続しソースを共に
基準電位点と接続するドライバ用の第１及び第２のＭＯ
Ｓトランジスタ、これら第１及び第２のＭＯＳトランジ
スタのドレインと電源供給端子との間にそれぞれ対応し
て接続された高抵抗値の第１及び第２の負荷素子、並び
に前記第１及び第２のＭＯＳトランジスタのドレインと
前記第１及び第２のビット線との間にそれぞれ対応して
接続されゲートを共に前記ワード線と接続してこのワー
ド線が選択レベルのときオンとなる第３及び第４のＭＯ
Ｓトランジスタを備えたメモリセルと、このメモリセル
に前記第１及び第２のビット線を介して書込み用のデー
タを供給するためのデータ入力バッファ回路とを有する
半導体メモリにおいて、前記電源供給端子に供給される
電源電圧を所定のレベルに降圧する電源電圧降圧回路
と、データ保持電源電圧テストモードであることを判定
しアクティブレベルのテストモード信号を発生するテス
トモード判定回路と、前記テストモード信号がアクティ
ブレベルのとき前記電源電圧降圧回路の出力を電源電圧
として動作し前記データ入力バッファ回路の出力データ
のレベルを制限して前記メモリセルに供給し、インアク
ティブレベルのときは前記電源供給端子の電源電圧をそ
のまま電源電圧として動作し前記データ入力バッファ回
路の出力データを前記メモリセルに供給する切換回路と
を設けた構成を有している。
は、対をなす第１及び第２のビット線と、ワード線と、
互いにゲートを相手方のドレインに接続しソースを共に
基準電位点と接続するドライバ用の第１及び第２のＭＯ
Ｓトランジスタ、これら第１及び第２のＭＯＳトランジ
スタのドレインと電源供給端子との間にそれぞれ対応し
て接続された高抵抗値の第１及び第２の負荷素子、並び
に前記第１及び第２のＭＯＳトランジスタのドレインと
前記第１及び第２のビット線との間にそれぞれ対応して
接続されゲートを共に前記ワード線と接続してこのワー
ド線が選択レベルのときオンとなる第３及び第４のＭＯ
Ｓトランジスタを備えたメモリセルと、このメモリセル
に前記第１及び第２のビット線を介して書込み用のデー
タを供給するためのデータ入力バッファ回路とを有する
半導体メモリにおいて、前記電源供給端子に供給される
電源電圧を所定のレベルに降圧する電源電圧降圧回路
と、データ保持電源電圧テストモードであることを判定
しアクティブレベルのテストモード信号を発生するテス
トモード判定回路と、前記テストモード信号がアクティ
ブレベルのとき前記電源電圧降圧回路の出力を電源電圧
として動作し前記データ入力バッファ回路の出力データ
のレベルを制限して前記メモリセルに供給し、インアク
ティブレベルのときは前記電源供給端子の電源電圧をそ
のまま電源電圧として動作し前記データ入力バッファ回
路の出力データを前記メモリセルに供給する切換回路と
を設けた構成を有している。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の一実施例を示し回路図であ
る。
る。
【００１８】この実施例のメモリセル１，ビット線ＢＬ
１，ＢＬ２、ワード線ＷＬの各構成及び相互関係は図２
に示された従来の半導体メモリと同一である。
１，ＢＬ２、ワード線ＷＬの各構成及び相互関係は図２
に示された従来の半導体メモリと同一である。
【００１９】データ入力バッファ回路２は、メモリセル
１にビット線ＢＬ１，ＢＬ２を介して書込み用のデータ
ＤＩを供給するためのものであり、従来は出力が直接ビ
ット線ＢＬ１，ＢＬ２に接続されていた。
１にビット線ＢＬ１，ＢＬ２を介して書込み用のデータ
ＤＩを供給するためのものであり、従来は出力が直接ビ
ット線ＢＬ１，ＢＬ２に接続されていた。
【００２０】この実施例においては、電源供給端子に供
給される通常動作の電源電圧Ｖｃｃを所定のレベルに降
圧（Ｖｄ）する電源電圧降圧回路３と、データ保持電源
電圧テストモードであることを判定しアクティブレベル
のテストモード信号ＴＭを発生するテストモード判定回
路４と、データ入力バッファ回路２の出力データを対応
するビット線ＢＬ１，ＢＬ２に供給するインバータＩＶ
２，ＩＶ３、並びにこのインバータＩＶ２，ＩＶ３の電
源電圧をテストモード信号により切換えて供給する電源
電圧切換手段のインバータＩＶ１及びＭＯＳトランジス
タＱ５，Ｑ６を備え、テストモード信号ＴＭがアクティ
ブレベルのとき電源電圧降圧回路３の出力Ｖｄを電源電
圧として動作しデータ入力バッファ回路２の出力データ
のレベルを制限してメモリセル１に供給し、インアクテ
ィブレベルのときは電源供給端子の電源電圧Ｖｃｃをそ
のまま電源電圧として動作しデータ入力バッファ回路２
の出力データをメモリセル１に供給する切換回路４とが
新たに設けられている。
給される通常動作の電源電圧Ｖｃｃを所定のレベルに降
圧（Ｖｄ）する電源電圧降圧回路３と、データ保持電源
電圧テストモードであることを判定しアクティブレベル
のテストモード信号ＴＭを発生するテストモード判定回
路４と、データ入力バッファ回路２の出力データを対応
するビット線ＢＬ１，ＢＬ２に供給するインバータＩＶ
２，ＩＶ３、並びにこのインバータＩＶ２，ＩＶ３の電
源電圧をテストモード信号により切換えて供給する電源
電圧切換手段のインバータＩＶ１及びＭＯＳトランジス
タＱ５，Ｑ６を備え、テストモード信号ＴＭがアクティ
ブレベルのとき電源電圧降圧回路３の出力Ｖｄを電源電
圧として動作しデータ入力バッファ回路２の出力データ
のレベルを制限してメモリセル１に供給し、インアクテ
ィブレベルのときは電源供給端子の電源電圧Ｖｃｃをそ
のまま電源電圧として動作しデータ入力バッファ回路２
の出力データをメモリセル１に供給する切換回路４とが
新たに設けられている。
【００２１】次に、この実施例の動作について説明す
る。
る。
【００２２】通常の動作モードでは、テストモード判定
回路４からインアクティブレベル（低レベル）のテスト
モード信号ＴＭが出力され、ＭＯＳトランジスタＱ６が
オフ、Ｑ５がオンとなり、インバータＩＶ２，ＩＶ３に
は、電源供給端子からの通常動作時の電源電圧Ｖｃｃが
供給される。従って、データ入力バッファ回路２の出力
データは振幅制限されることなくビット線ＢＬ１，ＢＬ
２を介してメモリセル１に供給され、書込まれる。
回路４からインアクティブレベル（低レベル）のテスト
モード信号ＴＭが出力され、ＭＯＳトランジスタＱ６が
オフ、Ｑ５がオンとなり、インバータＩＶ２，ＩＶ３に
は、電源供給端子からの通常動作時の電源電圧Ｖｃｃが
供給される。従って、データ入力バッファ回路２の出力
データは振幅制限されることなくビット線ＢＬ１，ＢＬ
２を介してメモリセル１に供給され、書込まれる。
【００２３】データ保持電源電圧テストモードのとき
は、テストモード判定回路４はこれを判定してアクティ
ブレベル（高レベル）のテストモード信号ＴＭを発生す
る。従ってＭＯＳトランジスタＱ５はオフ、Ｑ６はオン
となり、インバータＩＶ２，ＩＶ３には電源電圧降圧回
路３の出力電圧Ｖｄが電源電圧として供給される。この
結果、ビット線ＢＬ１，ＢＬ２は、電源電圧降圧回路３
により降圧された電圧までしか駆動されず、メモリセル
１に書込まれるデータのレベルは低くなる。
は、テストモード判定回路４はこれを判定してアクティ
ブレベル（高レベル）のテストモード信号ＴＭを発生す
る。従ってＭＯＳトランジスタＱ５はオフ、Ｑ６はオン
となり、インバータＩＶ２，ＩＶ３には電源電圧降圧回
路３の出力電圧Ｖｄが電源電圧として供給される。この
結果、ビット線ＢＬ１，ＢＬ２は、電源電圧降圧回路３
により降圧された電圧までしか駆動されず、メモリセル
１に書込まれるデータのレベルは低くなる。
【００２４】例えば、通常動作の電源電圧Ｖｃｃが５Ｖ
時、電源電圧降圧回路３の出力電圧が２Ｖになる用に設
定しておけば、メモリセル１に書込まれる高レベルは、
約２Ｖとなり、従来の５Ｖで書込んだとき、保証する最
小データ保持電源電圧（２Ｖ）になるまで待つ必要がな
くなるので、テスト時間を短縮することができる。
時、電源電圧降圧回路３の出力電圧が２Ｖになる用に設
定しておけば、メモリセル１に書込まれる高レベルは、
約２Ｖとなり、従来の５Ｖで書込んだとき、保証する最
小データ保持電源電圧（２Ｖ）になるまで待つ必要がな
くなるので、テスト時間を短縮することができる。
【００２５】
【発明の効果】以上説明したように本発明は、テストモ
ードにおけるメモリセルへのデータ書込み時、データの
振幅を制限して書込む構成とすることにより、他の回路
に通常の動作電源電圧が供給される半導体メモリであっ
ても、保証する最小データ保持電源電圧のレベルになる
までの待ち時間が不要となるので、テスト時間を短縮す
ることができる効果がある。
ードにおけるメモリセルへのデータ書込み時、データの
振幅を制限して書込む構成とすることにより、他の回路
に通常の動作電源電圧が供給される半導体メモリであっ
ても、保証する最小データ保持電源電圧のレベルになる
までの待ち時間が不要となるので、テスト時間を短縮す
ることができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の半導体メモリのメモリセル及びその周辺
回路の一例を示す回路図及びメモリセルの等価回路図で
ある。
回路の一例を示す回路図及びメモリセルの等価回路図で
ある。
１ メモリセル ２ データ入力バッファ回路 ３ 電源電圧降圧回路 ４ テストモード判定回路 ５ 切換回路 ＢＬ１，ＢＬ２ ビット線 ＩＶ１〜ＩＶ３ インバータ Ｑ１〜Ｑ１０ ＭＯＳトランジスタ Ｒ１，Ｒ２ 負荷抵抗 ＷＬ ワード線
Claims (2)
- 【請求項１】 対をなす第１及び第２のビット線と、ワ
ード線と、互いにゲートを相手方のドレインに接続しソ
ースを共に基準電位点と接続するドライバ用の第１及び
第２のＭＯＳトランジスタ、これら第１及び第２のＭＯ
Ｓトランジスタのドレインと電源供給端子との間にそれ
ぞれ対応して接続された高抵抗値の第１及び第２の負荷
素子、並びに前記第１及び第２のＭＯＳトランジスタの
ドレインと前記第１及び第２のビット線との間にそれぞ
れ対応して接続されゲートを共に前記ワード線と接続し
てこのワード線が選択レベルのときオンとなる第３及び
第４のＭＯＳトランジスタを備えたメモリセルと、この
メモリセルに前記第１及び第２のビット線を介して書込
み用のデータを供給するためのデータ入力バッファ回路
とを有する半導体メモリにおいて、前記電源供給端子に
供給される電源電圧を所定のレベルに降圧する電源電圧
降圧回路と、データ保持電源電圧テストモードであるこ
とを判定しアクティブレベルのテストモード信号を発生
するテストモード判定回路と、前記テストモード信号が
アクティブレベルのとき前記電源電圧降圧回路の出力を
電源電圧として動作し前記データ入力バッファ回路の出
力データのレベルを制限して前記メモリセルに供給し、
インアクティブレベルのときは前記電源供給端子の電源
電圧をそのまま電源電圧として動作し前記データ入力バ
ッファ回路の出力データを前記メモリセルに供給する切
換回路とを設けたことを特徴とする半導体メモリ。 - 【請求項２】 切換回路が、データ入力バッファ回路の
出力データを対応するビット線に供給するインバータ
と、このインバータの電源電圧をテストモード信号によ
り切換えて供給する電源電圧切換手段とを備えて構成さ
れた請求項１記載の半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050216A JP2762826B2 (ja) | 1992-03-09 | 1992-03-09 | 半導体メモリ |
| US08/027,762 US5388077A (en) | 1992-03-09 | 1993-03-08 | Test device for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050216A JP2762826B2 (ja) | 1992-03-09 | 1992-03-09 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JPH08147997A (ja) * | 1994-11-22 | 1996-06-07 | Nec Corp | 半導体記憶装置の試験方法 |
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