JP3313172B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP3313172B2
JP3313172B2 JP03497293A JP3497293A JP3313172B2 JP 3313172 B2 JP3313172 B2 JP 3313172B2 JP 03497293 A JP03497293 A JP 03497293A JP 3497293 A JP3497293 A JP 3497293A JP 3313172 B2 JP3313172 B2 JP 3313172B2
Authority
JP
Japan
Prior art keywords
circuit
integrated circuit
semiconductor integrated
output
output line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03497293A
Other languages
English (en)
Other versions
JPH0666898A (ja
Inventor
泰幸 野津山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP03497293A priority Critical patent/JP3313172B2/ja
Priority to KR1019930011055A priority patent/KR0159297B1/ko
Priority to US08/077,648 priority patent/US5592494A/en
Publication of JPH0666898A publication Critical patent/JPH0666898A/ja
Priority to US08/779,892 priority patent/US6101623A/en
Application granted granted Critical
Publication of JP3313172B2 publication Critical patent/JP3313172B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ（Compleme
ntary ＭＯＳ：相補型ＭＯＳ）回路を主体とする大規模
半導体集積回路（ＬＳＩ）のテスト、特に、従来のテス
ト対象回路からの論理出力だけによって良否を判定する
テストでは検出が困難な、チップ内部のごく軽微な不良
も確実に検出可能なテストを実現するために利用される
直流電流削減回路に関する。
【０００２】
【従来の技術】ＰＭＯＳ素子とＮＭＯＳ素子を相補的に
組合せて構成するＣＭＯＳ回路は、図７（２入力ＮＡＮ
Ｄ）に示すように、入力および出力が確定した安定状態
では、電源のＨｉｇｈ電位ＶDD側と、Ｌｏｗ（または接
地）電位ＶSS側との間の直流電流経路が必ずしゃ断され
る構造になっているため、ごく微小なリーク電流（以
下、スタンバイ電流と呼ぶ）しか流れないことが知られ
ている（１．０μｍ設計ルールの１００万素子程度の大
規模ＬＳＩ（ＶＬＳＩ）で室温において数ｎＡ〜数１０
ｎＡ）。この電流値のオーダーは、どの入力値によって
も同じである。
【０００３】一方、ＣＭＯＳ回路より構成されるＬＳＩ
のチップ内部にごくわずかな不良が存在しても、このス
タンバイ電流値は正常時より著しく増加し、容易に良品
と区別できる。これらのごく軽微な不良は、通常のファ
ンクションテストや、スキャンテスト、組込み自己テス
ト等のテスト容易化設計に基づくテストのように、テス
ト対象の回路ブロックの出力の論理値だけによって良否
を判定するテストによっては検出困難である。
【０００４】しかしながら、こうした不良は、長期間の
使用による劣化の進行の結果、実際に出力値のエラーと
して現れる確率は高いと見られ、チップの出荷時に不良
品として落とすことが望ましい。従って、ＣＭＯＳ回路
よりなるＬＳＩでは、スタンバイ電流値によって良品と
不良品を選別するスタンバイ電流テストが実施されてき
た。現在および将来においては、製造プロセスの微細化
がサブミクロン領域に深く入っていくとともに、上記の
ような微小なリーク電流を生じる要因は増加し、チップ
内部に存在するごく軽微な不良を検出するスタンバイ電
流テストの重要性はさらに増していくと予想される。
【０００５】さて、一般にＣＭＯＳ回路で構成されたＬ
ＳＩを見てみると、完全にＣＭＯＳ回路だけで構成され
たＬＳＩは必ずしも多くはなく、小さい面積で構成した
い回路や、高速化したい回路に対しては、比率型回路
や、プリチャージ型回路がしばしば用いられている。
【０００６】の回路の例を図８（ａ）に示す。比率型
動作するノード１がインバータ３に入力として接続さ
れ、その出力がこの比率型回路の出力Ｚとなっている。
図８（ａ）において、ＶDD電源からノード１へ電荷を供
給する役割をするＰＭＯＳ素子２はゲート入力が接地さ
れており、常時オン状態になっている。ノード１の電位
は入力Ｉ1 ，Ｉ2 ，…，Ｉn によって定まる。これら全
ての電位がＶSS（論理０、以下単に０と記す）に等しい
と、ノード１の電位はＶDD（論理１，以下単に１と記
す）となり、出力Ｚの電位はＶSSとなる。
【０００７】一方、Ｉ1 ，Ｉ2 ，…，Ｉn のいずれかの
電位がＶDDになると、対応するＮＭＯＳ素子６１，６
２，…，６３のいずれかがオン状態となるが、ＰＭＯＳ
素子２のオン状態での抵抗（オン抵抗）はＮＭＯＳ素子
のそれより十分高くなるように設計されているため、ノ
ード１の電位はインバータ３の論理しきい値より十分低
くなり、出力Ｚの電位はＶDDとなる。
【０００８】上記のように、図８（ａ）の回路はＩ1 ，
Ｉ2 ，…，Ｉn を入力とする論理和回路となっている
（ブール表現では、Ｉ1 ＋Ｉ2 ＋…Ｉn ）。容易に分か
るように、この回路では、直流電流が流れないようにす
るためには、全ての入力電位をＶSSに設定する必要があ
り、入力の組合せに特別な条件がない限り、大部分の場
合ＶDDのノードからＶSSのノードに直流の電流経路が形
成されることとなる。さらにこうした場合、インバータ
３への入力が完全にＶSSに等しくならないため、インバ
ータ３でも直流電流経路が形成される。こうして、図８
（ａ）の回路ではほとんどの入力の組合せにおいて、Ｃ
ＭＯＳ的な微小な電流変化を検出するのはほとんど不可
能ということになる。
【０００９】一方、の回路の例を図８（ｂ）に示し
た。図８（ｂ）において同じ番号のものは同じ内容のも
のである。クロック信号ＣＬＫ＝１の時（プリチャージ
期間）、ＰＭＯＳ素子２とＮＭＯＳ素子４はオン状態と
なり、ノード１は電源（電位ＶDD）に接続され、一方、
ＮＭＯＳ素子６４，６５，…，６６は、オフ状態となっ
ているため、入力Ｉ1 ，Ｉ2 ，…，Ｉn の値にかかわら
ず、ノード１はＶDDになるまで充電（プリチャージ）さ
れる。
【００１０】ＮＭＯＳ素子６４，６５，…，６６は、プ
リチャージ期間中に直流電流が流れないようにして、消
費電流を抑えるためのものである（これを必要とせず、
より高速な動作を必要とする特別な場合は、これらを付
加しないこともある）。ＮＭＯＳ素子４は、ノード１を
（ＶDD−Ｖth,n）の電位までしかプリチャージしない
が、一般にＰＭＯＳ素子より高速にプリチャージできる
ので用いている。プリチャージ完了までの時間に余裕が
あればＰＭＯＳ素子２だけでも良い。反対に、（ＶDD−
Ｖth,n）の電位までプリチャージすれば良い場合もあ
り、この時はＮＭＯＳ素子４だけあれば良い。
【００１１】なお、今後、電源（電位ＶDD）から比率型
またはプリチャージ型動作するノードに電荷を供給する
回路を一般に回路１００で表現することとする。
【００１２】次に、ＣＬＫ＝０の時（動作期間）、ＮＭ
ＯＳ素子６４，６５，…，６６はオン状態となっている
ため、このプリチャージ型回路の出力が入力Ｉ1 ，
Ｉ2 ，…，Ｉn に応じて決定される。これらの入力のい
ずれかが１であれば、対応するＮＭＯＳ素子６１，６
２，…，６３のいずれかがオン状態となるため、ノード
１の電荷は放電されてその論理値は０となり、出力Ｚ＝
１となる。
【００１３】一方、これらの入力の全てが０であれば、
ＮＭＯＳ素子６１，６２，…，６３のいずれもオフ状態
となり、ノード１は電源（電位ＶDD）に接続されない状
態で（ダイナミックに）１に対応する電位を保持しなけ
ればならない。この場合は、リーク電流により時間の経
過とともに電位がＶDDとＶSSの中間の値に変化してい
き、このノードをゲート入力とする回路（インバータ
等）がオン状態になり、直流電流が流れるようになって
しまい、安定状態でのＣＭＯＳ回路のような微小電流を
観測することは困難となってしまう。
【００１４】上記より理解されるように、プリチャージ
期間中であれば、直流電流経路のしゃ断用ＭＯＳ素子６
４，６５，…，６６を有する通常のプリチャージ型回路
には直流電流は流れず、スタンバイ電流テストを実施で
きるが、動作期間中は、比率型回路と同様、入力の組合
せによってはスタンバイ電流テストを実施できない場合
が存在する。特に、Ｉ1 ，Ｉ2 ，…，Ｉn をゲート入力
とするＮＭＯＳ素子が並列接続されている場合は、ほと
んどの入力の組合せに対してスタンバイ電流テストを実
施できない。
【００１５】なお、比率型回路やプリチャージ型回路に
は、対象となるノードが電源のＶDD側に接続され、電荷
を供給されるタイプと、対象となるノードが電源のＶSS
側に接続され、電荷を放電させられるタイプとがあるこ
とを注意しておく。後者については、実施例の一つとし
て後に説明する。
【００１６】以上のように、内部に幾つかの比率型回路
やプリチャージ型回路を含む、ＣＭＯＳ回路を主体とす
るＬＳＩでは、大部分の入力の組合せに対して、安定状
態においても直流電流が流れてしまう可能性が高く、そ
のままでは有効なスタンバイ電流テストを実行できな
い。しかしながら、前述のように、従来からＣＭＯＳ回
路のＬＳＩにおけるスタンバイ電流テストの利点は理解
されており、しばしば活用されてきた。但し、従来の方
式の発想の基本にあるのは、比率型回路やプリチャージ
型回路が、スタンバイ電流テストの邪魔にならないよう
にするというものである。以下に、これらの従来例につ
いて説明する。
【００１７】まず、図９に比率型回路での一つの従来例
を示す。この回路は、図８（ａ）の回路と同様な通常動
作での出力Ｚを与えるための入力Ｉ1 ，…，Ｉn に加
え、入力信号Ｓ1 によって制御される。但し、ＮＭＯＳ
素子は、出力Ｚ＝Ｉ1 ＋Ｉ2 ・（Ｉ3 ＋Ｉ4 ）＋…＋Ｉ
n となるような接続にした。入力信号Ｓ1 は、図８
（ａ）の回路において常にオン状態であったＰＭＯＳ素
子２、及び図８（ａ）の回路から新たに追加された出力
ノード１とＶSSとの間に接続されるＮＭＯＳ素子７０の
オン／オフを制御する。
【００１８】信号Ｓ1 ＝０の時は、ＰＭＯＳ素子２はオ
ン状態、ＮＭＯＳ素子７０はオフ状態となるため、図９
の回路は通常動作（図８（ａ）の回路と同じ動作）す
る。一方、Ｓ1 ＝１の時には、電源（電位ＶDD）から出
力ノード１に電荷を供給するＰＭＯＳ素子２がオフ状態
になるとともに、ＮＭＯＳ素子７０がオン状態になるた
め、ノード１は０に固定され、出力Ｚ＝１に固定され
る。
【００１９】こうして、信号Ｓ1 ＝１の時には、直流電
流経路はしゃ断され、図９の回路がチップ全体のスタン
バイ電流テストに悪影響を及ぼすことはなくなる。プリ
チャージ型回路に関しては、通常のインプリメントでは
プリチャージ期間中は直流電流が流れない構造になって
いるため、この期間中（図８（ｂ）の例では出力Ｚ＝
０）にスタンバイ電流テストを実施すれば良いことにな
る。
【００２０】上記の従来例では、比率型回路およびプリ
チャージ型回路の出力がある論理値に固定された状態で
スタンバイ電流テストが実施されることになる。ところ
が前述したように、製造プロセスの微細化がサブミクロ
ン領域に深く入り込んでいく現在および将来において
は、微弱なリーク電流を伴う不良が発生しやすい状況に
陥りやすくなると予想されるため、出荷するＬＳＩチッ
プの長期にわたっての高い信頼性を保証するためには、
ＬＳＩ内部の個々の素子のごく軽微な不良も確実に検出
することが不可欠になると見られる。
【００２１】しかし、上記のように、固定値しか出力で
きない従来の方式では、ＬＳＩ内部の各ノードの値を任
意に設定できず、これらのノードにおけるごく微弱な不
良を不完全な形でしか評価できないこととなる。それゆ
え、従来例に代わるより有効なスタンバイ電流テスト方
式が求められていた。
【００２２】
【発明が解決しようとする課題】上述のように、従来、
ＣＭＯＳ回路を主体とするＬＳＩのテストにおいて、ご
く微細な不良を微弱なリーク電流の変化によって検出す
るスタンバイ電流テストが実施されていたが、プリチャ
ージ型回路や比率型回路を含むものにおいては、これら
から固定値を出力させるようにしていたため、十分なテ
ストが実施されていたとは言い難かった。
【００２３】そこで、本発明の目的とするところは、プ
リチャージ型回路や比率型回路を含むＣＭＯＳ回路主体
のＬＳＩに対し、これらの回路が外部からの信号によっ
て、スタンバイ電流テスト期間中はＣＭＯＳ同様、任意
の入力に対し、それら出力ノードが通常動作時に示す論
理値に応じて、高位電源ＶDDまたは低位電源ＶSSのいず
れかにのみ電気的に接続され、ＶDDからＶSSへの直流経
路はしゃ断されるように構成することにより、微弱なリ
ーク電流を伴うごく軽微な不良を網羅的に検出できるス
タンバイ電流テストを適用可能とするための半導体集積
回路を提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、入力信号に応じた論
理レベルが電荷の充放電により与えられる出力線を有す
る第１の回路ブロックと、スタンバイ状態を設定する設
定情報を受けて、第１の回路ブロックにおける電源間の
電流経路を遮断し、任意の入力信号にそれぞれ対応した
論理レベルを第１の回路ブロックの出力線に与え、第１
の回路ブロックをスタンバイ状態に設定する第１のスタ
ンバイ設定手段とを具備し、前記出力線は、比率型動作
又はプリチャージあるいはプリディスチャージ型動作を
行うことによって論理レベルが与えられてなることを特
徴とする。
【００２５】第２の手段は、入力信号に応じた論理レベ
ルが電荷の充放電により与えられる出力線が多数規則的
に配置されてなる第２の回路ブロックと、複数のスタン
バイ状態を設定し得る設定情報を受けて、第２の回路ブ
ロックにおける電源間の電流経路を遮断し、設定情報に
それぞれ対応した論理レベルを第２の回路ブロックのそ
れぞれの出力線に与え、第２の回路ブロックをスタンバ
イ状態に設定する第２のスタンバイ設定手段とを具備
し、前記第２のスタンバイ設定手段は、第２の回路ブロ
ックの出力線を出力端子から分離する分離手段と、分離
手段によって出力線が分離された後、設定情報にしたが
って出力線をそれぞれ充電または放電させる充放電手段
とを有することを特徴とする。
【００２６】第３の手段は、入力信号に応じた論理レベ
ルが電荷の充放電により与えられる出力線と、出力線に
おける電荷の供給又は放出と、電荷の供給又は放出の停
止とを行う電荷制御手段と、電荷制御手段によって電荷
の供給が停止される際に入力信号にしたがって出力線に
おける電荷の放出を行い、又は電荷制御手段によって電
荷の放出が停止される際に入力信号にしたがって出力線
における電荷の供給を行い、入力信号に応じた論理レベ
ルを出力線に与える論理手段と、スタンバイ状態を設定
する設定情報を受けて、スタンバイ状態が設定された際
に論理手段によって出力線に与えられた論理レベルを保
持出力する保持手段とを具備し、前記出力線は、比率型
動作又はプリチャージあるいはプリディスチャージ型動
作を行うことによって論理レベルが与えられてなること
を特徴とする。
【００２７】第４の手段は、前記第２の手段の半導体集
積回路と、前記第３の手段の半導体集積回路とを具備す
ることを特徴とする。第５の手段は、前記第１の手段の
半導体集積回路と、前記第２の手段の半導体集積回路と
を具備することを特徴とする。
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【作用】上記特徴において、第１又は第３の手段は、入
力信号に応じた論理レベルが与えられる出力線を有する
回路において、通常動作時と同じ任意の出力線の状態を
実現した状態で、直流電流経路を遮断して、リーク電流
の測定を行い、微少なリーク電流に伴う不良を検出する
ようにしている。
【００４２】上記特徴において、第２の手段は、入力信
号に応じた論理レベルが与えられる出力線が多数規則的
に配置されてなる回路において、通常動作時と同じ任意
の出力線の状態を実現した状態で、直流電流経路を遮断
して、リーク電流の測定を行い、微少なリーク電流に伴
う不良を検出するようにしている。
【００４３】上記特徴において、第４又は第５の手段
は、入力信号に応じた論理レベルが与えられる出力線、
及び入力信号に応じた論理レベルが与えられて多数規則
的に配置された出力線を有する回路において、通常動作
時と同じ任意の出力線の状態を実現した状態で、直流電
流経路を遮断して、リーク電流の測定を行い、微少なリ
ーク電流に伴う不良を検出するようにしている。
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
【００５１】まず、この発明の一実施例として、図１
（ａ）にこの発明を比率型回路に適用した例を示す。こ
の回路の通常動作時の論理出力Ｚは、図７の従来例と同
じく、Ｚ＝Ｉ1＋Ｉ2・（Ｉ3＋Ｉ4）＋…＋Ｉnとなって
いる。
【００５２】図７と異なっているのは、ゲート信号Ｓ1
でオン／オフされるＮＭＯＳ素子７０がなくなり、代わ
りに、信号Ｓ2 でオン／オフされるＰＭＯＳ素子１１
２，ＮＭＯＳ素子１１３、出力Ｚでオン／オフされるＰ
ＭＯＳ素子１１１，ＮＭＯＳ素子１１４、及びインバー
タ１１５で構成される回路１１０がこの比率回路の出力
Ｚを入力とし、比率型動作するノード１に出力として付
加されるようになっている点である。
【００５３】回路１１０は、クロックト・インバータと
呼ばれ、信号Ｓ2 ＝０の時は、出力がハイ・インピーダ
ンス状態（電源からしゃ断された状態）になり、信号Ｓ
2 ＝１の時には、インバータとして動作する。回路１１
０とインバータ３は、信号Ｓ2 ＝１の時は、比率型動作
するノード１の値を保持するラッチ回路１２０を構成し
ている。これらの回路を用いて、通常動作による論理値
を保持しつつ、直流電流経路を断つことは、以下のよう
に実現される。
【００５４】まず、入力Ｉ1 ，…，Ｉn が確定してノー
ド１の電位が安定した後、信号Ｓ1＝１として、ノード
１を電源（電位ＶDD）から切り離し（ハイ・インピーダ
ンス状態にする）。一方、信号Ｓ2 ＝１として、ノード
１の論理値をラッチ回路１２０（クロックト・インバー
タ１１０とインバータ３よりなる帰還ループ回路）に保
持する。信号Ｓ1 および信号Ｓ2 はいずれを先に変化さ
せても良い。勿論信号Ｓ1 と信号Ｓ2 を同時に変化させ
ても問題はなく、これらを一つの信号にまとめることも
できる。但し、信号2 を信号Ｓ1 より後で変化させる場
合には、信号Ｓ2 は信号Ｓ1 によってノード１をハイ・
インピーダンス状態にした後、インバータ３から見たノ
ード１の論理値が変化してしまう前に変化させる必要が
ある。
【００５５】上記のように、信号Ｓ1 ＝Ｓ2 ＝１とする
ことにより、ラッチ回路１２０に、通常動作でのノード
１の論理値を保持できる。この時に、この帰還回路はノ
ード１と出力Ｚのノードが、電源の電位（ＶDDまたはＶ
SS）に等しくなって初めて安定状態となるため、適当な
時間の経過後、ノード１の電位は電源と等しくなる。従
って、この安定状態においては、通常動作でのノード１
の論理値が保持された上で直流電流の経路が完全にしゃ
断されるため、比率型回路の通常動作時の出力を活用し
たスタンバイ電流テストが実施できることになる。
【００５６】図１（ｂ）に、この発明の他の実施例とし
て、この発明をプリチャージ型回路に適用した一実施例
を示す。
【００５７】ノード１は、クロック信号ＣＬＫ＝１の期
間中、図６（ｂ）で説明したのと同様な回路を介して電
位ＶDDまでプリチャージされる。この期間を利用する
と、プリチャージ型回路の出力を固定した形でのスタン
バイ電流テストならば可能であることは前述した通りで
ある。
【００５８】一方、入力Ｉ1 ，Ｉ2 ，…，Ｉn に応じて
通常動作での出力Ｚ＝Ｉ1 ＋Ｉ2 ・（Ｉ3 ＋Ｉ4 ）＋…
＋Ｉn が適当な論理値をとる、信号ＣＬＫ＝０の期間中
は、電源から電荷を供給する回路とノード１の接続が断
たれるので、入力Ｉ1 ，Ｉ2，…，Ｉn の組合せによっ
ては、ノード１がハイ・インピーダンス状態（論理１に
対応）となることがある。しかし、この状態は安定でな
いため、ノード１の電位がＶDDから次第に低下してい
き、結果的にインバータ３に直流電流が流れてしまう可
能性がある。
【００５９】そこで本実施例では、第１の実施例と同様
に、ノード１を入力とし、出力Ｚを与えるインバータ３
に対して、信号Ｓ2 で制御されるクロックト・インバー
タ１１０を付加したラッチ回路１２０を設け、信号ＣＬ
Ｋが１から０に変化して出力Ｚが確定した後、信号Ｓ2
を０から１に変化させ、ノード１の論理値を、電源と同
一の電位（ＶDDまたはＶSS）に保持するようにした。
【００６０】このため、通常動作においてクロック信号
ＣＬＫ＝０の期間に、入力Ｉ1 ，Ｉ2 ，…，Ｉn に応じ
て定まるプリチャージ型回路の出力Ｚをそのまま利用し
た形でのスタンバイ電流テストが実施できることとな
る。なお、この実施例では、クロック信号ＣＬＫの反転
が第１実施例での信号Ｓ1 に相当している。
【００６１】図２（ａ），（ｂ）は、この発明の構成を
より一般的にブロック図で表現したものである。
【００６２】まず、図２（ａ）は、比率型（またはプリ
チャージ型）動作するノード１に対して、回路１００を
介して電源の高電位（ＶDD）側から電流（または電荷）
が供給されるタイプの比率型回路（またはプリチャージ
型回路）の構成を示している。
【００６３】ブロック２００は、通常動作時に入力
Ｉ1 ，Ｉ2 ，…，Ｉn に応じて出力Ｚに現れるべき論理
関数を主にＮＭＯＳ素子よりインプリメントした回路ブ
ロックである。回路１００の構成として様々なものがあ
り得ることは既に説明した。ブロック２００は、信号Ｓ
1 も入力として含むが、これはプリチャージ型回路の場
合には、前述のようにプリチャージ期間中、入力によら
ず直流電流が流れないようにするため使用されるもの
で、比率型回路では不要である。
【００６４】信号Ｓ1 によって回路１００をオフ状態に
し、信号Ｓ2 によって比率型動作（またはプリチャージ
型動作）するノード１の論理値を電源と同一の電位にお
いて保持することにより、通常動作時と同じ状態でスタ
ンバイ電流テストが実施可能となる。
【００６５】図２（ｂ）は、比率型（またはプリチャー
ジ型）動作するノード１に対し、信号Ｓ1 で回路１０１
を介して電源の低電位（ＶSS）側に電流（または電荷）
を放出するタイプの比率型回路（またはプリチャージ型
回路）の構成を示している。
【００６６】ブロック２０１は、通常動作時に入力
Ｉ1 ，Ｉ2 ，…，Ｉn に応じて出力Ｚに現れるべき論理
関数を主にＰＭＯＳ素子によりインプリメントした回路
ブロックである。回路１０１の最も基本的なものとして
は、ＮＭＯＳ素子が考えられる（但し、信号Ｓ1 ＝１で
ノード１が電源から切り離される、という定義にする
と、信号Ｓ1 の反転信号をゲート入力として与える必要
がある）が、目的によってＰＭＯＳ素子を使用すること
もある。ブロック２０１が信号Ｓ1 も入力として含む理
由は図２（ａ）の場合と同様である。
【００６７】なお、端子Ｓ2 ，Ｎ，Ｚよりなるラッチ回
路１２０は図２（ｃ）に示すように構成され、クロック
ト・インバータ回路１１０は図２（ｄ）に示すように構
成される。
【００６８】図３はこの発明の他の実施例を示す図であ
り、プリチャージ型動作するノードが複数（ノード３
０，１，３５，３６，３７）存在する場合の実施例であ
る。
【００６９】これらは、ノード１，３５，３６，３７
が、それぞれＮＭＯＳ素子３１，３２，３３，３４を介
してノード３０に接続されている。ノード１，３５，３
６，３７には同様な回路が接続されているため、図３に
はノード１への回路の接続のみを示している。ノード３
０は、本発明に係わるラッチ回路１２０を介して出力Ｚ
に接続される。ＮＭＯＳ素子３１，３２，３３，３４
は、信号ＣＳ1 ，ＣＳ2 ，ＣＳ3 ，ＣＳ4 でオン／オフ
される。通常動作においては、これらの信号のうち、い
ずれかのみが１になる。従って、ＮＭＯＳ素子３１，
…，３４のうち１個だけがオン状態となるように構成さ
れているので、ここでは、ＣＳ1 ＝１となっており、ノ
ード３０はノード１と接続されるようになっているとし
ておく。
【００７０】この図３の回路では、クロック信号ＣＬＫ
＝１の期間中にプリチャージが行われるが、ノード１，
３５，３６，３７のプリチャージ電位は（ＶDD−
Ｖth,n）になるようになっており、通常動作における消
費電力を節約できる。一方、ノード３０のプリチャージ
電位はＶDDであり、通常動作における出力インバータ３
（ラッチ回路１２０内）に対する論理１入力に関する電
圧マージンを確保するようにしている。
【００７１】この図３に具体的に対応する回路として
は、プリチャージ型ＲＯＭがある。その場合、ＮＭＯＳ
素子３１，…，３４はカラムセレクタ、ノード１，３
５，３６，３７はビット線、入力Ｉ1 ，Ｉ2 ，…，Ｉn
は、例えばワード線に相当する。この実施例において
も、前述のものと同様、信号Ｓ2 で端子Ｎに接続された
ノード（この図ではノード３０）のデータをラッチする
ラッチ回路１２０を付加し、クロック信号ＣＬＫが１か
ら０に変化して入力Ｉ1 ，Ｉ2 ，…，Ｉn に応じた出力
Ｚが確定した後、信号Ｓ2 を０から１に変化させ、ノー
ド３０の論理値を、電源と同一の電位（ＶDDまたは
ＶSS）で保持するようにしている。
【００７２】このため、通常動作においてクロック信号
ＣＬＫ＝０の期間に、入力Ｉ1 ，Ｉ2 ，…，Ｉn に応じ
て定まるプリチャージ型回路の出力Ｚをそのまま利用し
た形でのスタンバイ電流テストが実施可能となる。この
時に、ノード３５，３６，３７の電位はＶDDとＶSSの中
間になる可能性があるが、いずれも他の素子への有効な
ゲート入力となっていないので、差し支えない。なお、
この実施例では、クロック信号ＣＬＫの反転が第１の実
施例での信号Ｓ1 に相当している。
【００７３】図４（ａ），（ｂ）および（ｃ）は、この
発明の他の実施例を示す図であり、ラッチ回路１２０の
他の回路構成によるインプリメントを示したものであ
り、上述した実施例の回路１２０と置き換えることがで
きる。
【００７４】特に、図４（ｂ）の回路は、上述してきた
実施例と異なり、クロックト・インバータを使用せず、
単なる出力Ｚの帰還用インバータ４１で置き換えたもの
である。この場合は、信号Ｓ2 が不要というメリットが
あるが、帰還インバータ４１は常に出力を出そうとする
ため、通常動作時に、ノード１の論理値が変化する際
に、インバータ３とインバータ４１による帰還ループが
安定状態になるまではその変化を妨げる作用をする。そ
のため、インバータ４１はできる限り小さいサイズの素
子で構成する必要があるが、いずれにせよ、動作速度の
ある程度の悪化は避けられず、実際に使用するに当たっ
ては詳細に回路シミュレーションする等、細心の注意が
必要となる。図４（ｃ）の回路も、図４（ｂ）の回路同
様、信号Ｓ2 が不要というメリットがあるが、帰還イン
バータ４３が通常動作を遅くする作用を持つため、具体
的なインプリメント時には注意を要する。
【００７５】なお、以上の実施例に対して、信号の極
性、回路の構成を変更等して得られる類いのものは、す
べて本発明の範囲内に含まれるものである。
【００７６】以上述べてきたように、上記実施例による
半導体集積回路においては、プリチャージ型回路や比率
型回路の出力ノードを、通常動作時と同じ論理値におい
て電源から電気的にしゃ断し、確実に電源と同一の電位
（ＶDDまたはＶSS）で保持するようにしたので、従来方
式よりわずかな回路増加で、ＣＭＯＳ回路を主体とする
ＬＳＩ内に混在する比率型回路やプリチャージ型回路に
おいて、直流電流経路が生じるのを防ぎ、完全にＣＭＯ
Ｓ回路で構成されているＬＳＩと同様なスタンバイ電流
テストを可能とし、単一縮退故障モデルのような、テス
ト対象回路からの出力の論理値だけによって良否を判定
するテストでは検出困難な、ごく軽微なリーク電流を伴
う不良を確実に検出可能なテストの実現が可能となる。
【００７７】一方、上記実施例にあっては、ＣＭＯＳ回
路を主体とするＬＳＩ全般に適用するにはなお不十分な
点があった。即ち、一般の論理ＬＳＩの中には、例え
ば、ＲＯＭ、ＲＡＭ、ＰＬＡといった、多数（１００本
〜１０００本）の比率型動作またはプリチャージ型動作
するノードから構成される規則的な構成のマクロブロッ
クを有するものが多くあり、これらに対して上記実施例
をそのまま適用しようとすると、特に付加回路の面積が
著しく増加し、チップコストの大幅な上昇を招いてしま
う。
【００７８】そこで、多数の比率型動作またはプリチャ
ージ型動作するノードが集積された規則的構造の回路ブ
ロックに対しては、それぞれの規則的構造を利用すれ
ば、比較的少ないスタンバイ状態の組合わせで、検出が
必要なリーク性の不良をほぼ完全に検出しうることに着
目し、こうした複数のスタンバイ状態を実現する専用回
路を付加して、スタンバイ電流テストが構成の大型化を
招くことなく可能にした実施例を以下に説明する。
【００７９】図５はこの発明の基本概念を示す図であ
る。図５において、このＬＳＩ３００はランダムロジッ
クブロック３０１と、比率型動作またはプリチャージ型
動作を行うノードが多数（数１０個〜１０００個ないし
それ以上）集積されたコア部を有するＲＯＭ，ＲＡＭ，
ＰＬＡ等の規則的構造のマクロブロック３０２，３０３
から構成されている。ランダムロジックブロック３０１
は、比率型動作又はプリチャージ型動作を行う比較的少
数（１個〜数１０個）のノードより構成される回路を含
んでいる。数１０個程度以下の比率型動作またはプリチ
ャージ型動作を行うノードを含む小規模な規則的構造の
マクロブロックは、設計の容易さ、付加回路の量、テス
トの品質といったものの条件によってはランダムロジッ
クブロック３０１の方に含められる場合もある。
【００８０】なお図５において、上記のブロック間の信
号は、発明の説明にとって本質的でないので、簡潔さの
ため省略している。ただし、マクロブロック３０２，３
０３の出力は、その全て又は大部分がレジスタに格納さ
れることを注意しておく。これは、それらのレジスタを
例えばスキャン動作可能とすることにより、それらレジ
スタを入力するランダムロジックブロック２の内部の回
路に対して任意の入力データを供給できるようにするた
めである。マクロブロック３０２，３０３の出力が一旦
レジスタに格納されることなく直接ランダムロジックブ
ロック３０１に入力されるような特殊な場合は、リーク
不良を完全に検出しようとすれば、この発明を用いるこ
とはできず、前述の実施例またはそれに類した手法を使
用せざるを得ない。したがって、これらマクロブロック
３０２，３０３には、そのコア部における重要なリーク
性不良をほぼ完全に検出するために、複数のスタンバイ
状態をとらせることができるような第２のスタンバイ設
定手段となる専用回路３０４，３０５が組込まれてい
る。
【００８１】次に、ＬＳＩチップ３００のスタンバイ状
態の実現に関して説明する。
【００８２】まず、外部からのスタンバイ状態設定信号
ＳＴＢ（ＳＴＢ＝１の時スタンバイ状態とする）が供給
されるようになっている。信号ＳＴＢは、ランダムロジ
ックブロック３０１に対しては、上記実施例と同様、そ
の内部の比率型動作またはプリチャジ型動作を行なうノ
ードに電源から電荷を供給する回路をオフ状態にし、信
号ＳＴＢが有効（０から１）になった時の前記ノードの
論理値を保持するように作用する。
【００８３】一方、マクロブロック３０２，３０３に
は、主にそのコア部に対して、上述のようにリーク性不
良検出の専用回路３０４，３０５が設けられているが、
これら専用回路３０４，３０５の動作は、信号ＳＴＢ
と、スキャン動作可能なフリップフロップ（以下、Ｆ／
Ｆと略記）３０６，３０７，３０８（マクロブロック３
０２に接続される）および３０９，３１０（マクロブロ
ック３０３に接続される）からの出力によって制御され
る。これらのＦ／Ｆは、ＳＩ，ＳＯをそれぞれスキャン
イン端子、スキャンアウト端子とするスキャンチェーン
を構成しており、適当なテストモード信号（図示せず）
によって通常動作モードと区別されるスキャン動作モー
ドにおいてシリアルに書込みおよび読出しができる。ま
た、これらのＦ／Ｆは、通常動作の初期化に使用される
リセット信号ＲＳＴ（ＲＳＴ＝１でリセットが行なわれ
るものとする）によってリセットされ、通常動作モード
では内容が変化しないようになっている。リセットされ
た状態では、マクロブロック３０２，３０３は通常動作
するよう構成されている。
【００８４】マクロブロック３０２，３０３のスタンバ
イ状態設定は、実際には、後述のように付加回路の増加
を最小限に抑えるため、これらのＦ／Ｆでだけでなく、
各マクロブロックの入力レジスタ等、通常動作に本来具
備されている回路も活用して行なわれる。但し、上記Ｆ
／Ｆとしては、通常動作の回路のみでは実現できないス
タンバイ状態の設定に不可欠なもののみを含めることと
する。マクロブロック３０２，３０３の具体的なスタン
バイ状態設定に関しては、まず、スキャン動作モードを
利用して、必要とするスタンバイ状態の実現に必要な所
定の初期データを上記で述べた回路にセットした後、信
号ＳＴＢを０から１に変化させれば、それらの回路の出
力値によって決まるマクロブロック内部の状態に応じた
スタンバイ状態が実現される。
【００８５】ＬＳＩ３００全体のスタンバイ電流テスト
は、次のような順序で実施される。 （１）信号ＲＳＴ＝１としてチップ全体を初期化してか
ら通常動作モードに移行させ、適当な入力データのもと
で出力データが確定して後、信号ＳＴＢを０から１に変
化させ、電源電流を測定する。これは、前記実施例で説
明したものと同様である。これを多くの入力データのも
とで行なうことによって、ランダムロジックブロック３
０１内部の殆どのリーク性不良が検出される。マクロブ
ロック３０２，３０３は、各々のスタンバイ状態を設定
するスキャンＦ／Ｆ３０６〜３０８および３０９，３１
０がリセット状態になっているため、それに応じて各マ
クロブロック内で実現されるスタンバイ状態で電流テス
トにかけられることになる。
【００８６】（２）スキャン動作モードにより、マクロ
ブロック３０２，３０３に対して主にそのコア部のリー
ク性不良を検出するために必要なスタンバイ状態を実現
するために、付加されている専用回路３０４，３０５を
含めた回路を制御するスキャンＦ／Ｆ及び通常動作用の
回路に所定の初期データを設定した上で信号ＳＴＢを０
から１に変化させ、電源電流を測定する。
【００８７】以上（１）、（２）により、ＬＳＩ３００
内部のリーク性の不良を網羅的に検出する微小電流テス
トを実現することが可能となる。（１）のテスト用の入
力データについては、高いゲート活性化率が得られるよ
うに機能検証用のテストベクトルを適当に選んで使用し
ても、従来のテストと比較すれば相当な効果が得られる
と見られるが、完璧なテストベクトルを得ようとするな
らば、ＣＡＴ（Computer Aided Testing) ツールを用意
して発生することが望ましい。
【００８８】一方、（２）のテスト用入力データは人手
で発生することになるが、必要となるテストベクトル数
は少ないため、問題とならない。
【００８９】（１）の手順は、リセット−＞通常動作−
＞スタンバイ状態設定（ＳＴＢ：０−＞１）および電源
電流測定、という形でなく、スキャン動作モードによる
入力データセット−＞（通常動作）−＞スタンバイ状態
設定（ＳＴＢ：０−＞１）および電源電流測定、という
形で実現することもできる（この方がＣＡＴツールで扱
いやすい）。この場合、スキャンＦ／Ｆ３０６〜３０
８，３０９，３１０には、リセット状態となるようなデ
ータを設定する必要がある。
【００９０】上記（１），（２）のテストにおいて、リ
ーク性の不良のある程度の分類は可能である。例えば、
常に許容値を越えるリーク電流が観測される場合は、プ
ロセス的な原因によりＬＳＩ内のドレイン−基板間のリ
ーク電流レベルが全体として高くなっていることが考え
られ（温度依存性を測定すればより明確になる）、一
方、測定電流値のオーダーが入力データに依存して変化
する場合は、ランダムロジックブロック３０１またはマ
クロブッロク３０２，３０３内部に電流リークを生じう
るブリッジ不良等の不良が存在していることが考えられ
る。
【００９１】しかしながら、スタンバイ電流テストは、
不良の存在を電源電流の変化というただ１個のパラメー
タで検出する上、もともと論理的な故障として現れない
不良を対象といしているため、不良の検出はできるが、
どこが不良なのかという診断に関しては、必ずしも高い
能力があるとは言えず、特に不良発生箇所の特定には相
当な困難が伴うことは注意しておくべきである。但し、
この弱点も、論理的な故障として現れる前の段階の不良
を検出して不良品として除外し、極めて信頼性の高いＬ
ＳＩを出荷できるという現実的な大きな利点にとっては
それほど問題ではない。
【００９２】なお、（１）に示すテストを実行可能とす
るために、リセット信号ＲＳＴを使用せず、上記のマク
ロブロック３０２，３０３のスタンバイ状態設定用スキ
ャンＦ／Ｆの出力をＳＴＢ信号と組合わせ、通常動作時
は各マクロブロックに対して無効となるようにする方法
もある。また、勿論、スキャンＦ／Ｆを用いず、チップ
の入力ピンを介して外部から直接設定できる構造にする
ことは可能である。こうした回路の細部の構造の違いは
すべて発明の範囲内に含まれるものとする。
【００９３】次に、マクロブロック３０２，３０３の具
体的な一実施例について説明する。図６はこの発明の他
の実施例を示す図であり、専用回路を組み込んだプリチ
ャージ式ＮＯＲ型（ｎビット×６４ワード）を実際のレ
イアウトも意識して示した図である。
【００９４】なお、図６において、単純な繰返し部分の
図は省略し、説明に不可欠な回路（要素）（ＲＯＭの周
辺回路部分と破線４０４内のＲＯＭのコア部の１ビット
出力に関係する部分）以外の符号付けも省略している。
また、４００番台の番号が与えられているものは、発明
を適用する以前からＲＯＭの本来の動作（通常動作）に
とって必要な回路（要素）を示し、５００番台の付号が
与えられているものは、発明によって必要となる回路
（要素）を示している。
【００９５】まず、このＲＯＭの通常動作のための構成
について説明する（差当り５００番台の番号の回路（要
素）は無視する）。
【００９６】図６において、アドレスＡ0 ，・・，Ａ5
(Ａ0 が最上位）は外部からアドレスレジスタ４０１を
介して供給される。上位４ビットＡ0 ，・・，Ａ3 は、
ロウデコーダ４０２でデコードされ、ワード線４２０，
・・，４２４を駆動するワード線ドライバ４１０，・
・，４１４の入力となり、下位２ビットＡ4,Ａ5 は、カ
ラムデコーダ４０３でデコードされ、カラム選択線４２
５〜４２８を駆動するカラム選択線ドライバ４１５〜４
１８の入力となる。いずれのデコーダ出力もハイ・アク
ティブであり、選択されたアドレスに相当する出力のみ
が１（電位ＶDD) で、他は０（電位ＶSS) となる。
【００９７】カラム選択線４２５〜４２８によってオン
／オフ制御されるカラムセレクタ４３５〜４３８は、カ
ラムデコーダ４０３の出力に応じて、４本（カラム数）
のビット線４３０〜４３３のうち１本だけを選択し、Ｒ
ＯＭの生の（ドライブされる前の）１ビット出力ノード
４６０にその出力を伝える。ノード４６０の出力がイン
バータ４６１，４６２により駆動されてＲＯＭの出力Ｄ
0 となる。ＲＯＭの出力Ｄ0,・・Ｄn-1 は、出力レジス
タ（図示せず）に格納される。
【００９８】次に、このＲＯＭの基本動作について説明
する。
【００９９】まず、クロック信号ＣＬＫ＝１の時、ビッ
ト線４３０〜４３３のプリチャージ動作を、プリチャー
ジ用ＮＭＯＳ素子活性化線ドライバ４４１，４４２によ
りプリチャージ用ＮＭＯＳ素子活性化線４４３，４４４
を論理１として、ビット線プリチャージ用ＮＭＯＳ素子
４４５〜４４８をオン状態とすることにより行なう。こ
れは、前述のように高速にプリチャージを実施可能だ
が、ＶDD−Ｖth.n( Ｖth.n：ＮＭＯＳ素子のしきい値）
までしかプリチャージしないため、動作マージン確保の
ため、ＲＯＭの出力ノード側にＰＭＯＳ素子を配してＶ
DDまでプリチャージする場合もある。ただし、ここでは
説明を簡潔にするため、ＰＭＯＳ素子はないものとす
る。
【０１００】内部のＲＯＭのデータの読出しは、信号Ｃ
ＬＫ＝０の期間に行なわれる。ＲＯＭデータについて
は、出力が１になったカラムに相当するビット数と出力
が１になったワード線の交差する位置にＮＭＯＳ素子
（４８０，・・，４８６）があれば、その素子はオン状
態となり、ビット線は放電して論理０となるため、ＲＯ
Ｍの当該ビットの出力は０となる。一方、前記位置にＮ
ＭＯＳ素子がなければ、ビット線の放電は起こらず、前
記出力は１となる。即ち、ＲＯＭデータとしては、ワー
ド線とビット線が交差する位置（サイト）のＮＭＯＳ素
子が存在すれば論理０、存在しなければ論理１、という
ことになる。
【０１０１】なお、このＲＯＭではビット線のプリチャ
ージ期間中（ＣＬＫ＝１の時）に０のＲＯＭデータに対
応するＮＭＯＳ素子を介して直流電流が流れるのを防ぐ
ため、ワード線４２０，・・，４１４を駆動するワード
線ドライバ４１０，・・，４１４の入力には、ロウデコ
ーダ４０２の各出力とＣＬＫを入力とする２入力ＮＡＮ
Ｄゲート４７０，・・，４７４の出力が接続され、プリ
チャージ期間中は全てのワード線の出力は電位ＶSSに保
持されるようになっている（高速性が重要な場合はこの
機構は不要）。
【０１０２】次に、このＲＯＭのコア部における重要な
リーク性の不良を検出するための専用回路について説明
する。
【０１０３】前述のように、この専用回路は、図６の５
００番台の付号が付けられている回路（要素）より構成
されている。まず、このＲＯＭのコア部において、重要
なリーク性の不良（後述）の検出のために実現する必要
のあるスタンバイ状態を設定するための基本的な回路と
して、信号ＲＳＴによってリセット可能なスキャンＦ／
Ｆ５００〜５０３がある。これらＦ／Ｆは、それぞれ信
号ＳＤ0 〜ＳＤ3 を出力する。前に述べたように、ハー
ドウェアの節約のため、このＲＯＭの場合、完全なスタ
ンバイ状態の設定のためには通常動作で使用される回路
であるアドレスレジスタ４０１の内容設定も必要である
（具体的内容は後述）。
【０１０４】スキャンＦ／Ｆ５００〜５０３およびアド
レスレジスタ４０１はＳＩ，ＳＯをそれぞれスキャンイ
ン端子、スキャンアウト端子とするスキャンチェーンを
構成しており、スキャン動作モード下で任意の値を設定
可能となっている。スキャンＦ／Ｆ５００〜５０３は、
リセットされた後、通常動作モード下ではリセット状態
を保持し、このＲＯＭの通常動作を可能にする。このＲ
ＯＭのスタンバイ状態の設定に関して、上記のＳＤ0 と
ＳＤ1 は、組になってビット線の状態に関わり、ＳＤ2
はワード線の状態設定に関わり、ＳＤ3 はＲＯＭの生の
出力ノードの状態設定に関わっている（後述）。
【０１０５】このＲＯＭのスタンバイ電流テストの具体
的な実施方法としては、前にも一般的な場合の例で述べ
たように、まず、予めスキャン動作モードによって４個
のスタンバイ状態設定用スキャンＦ／Ｆ５００〜５０３
およびアドレスレジスタ４０１に必要なスタンバイ状態
設定用データを転送しておき、直後のクロック信号ＣＬ
Ｋを１に保持し、信号ＳＴＢを０から１に変化させた
後、電源電流を測定する、ということを所定のスタンバ
イ状態設定用データについて繰返し行なうことになる。
従って、このＲＯＭの専用回路としては、信号ＣＬＫお
よびＳＴＢを入力とする若干の回路も存在している。ま
た、ビット線に関しては、これらを放電するための回路
（ＮＡＮＤゲート５２０，５２１、ドライバ５２２，５
２３、ビット線放電用ＮＭＯＳ素子活性化線５２４，５
２５、ビット線放電用ＮＭＯＳ素子５２６〜５２９）も
付加される。
【０１０６】このＲＯＭのスタンバイ状態設定用回路に
ついて一言注意しておく点がある。このＲＯＭでは、カ
ラムセレクタを電気的な境界として利用するとスタンバ
イ状態を設定しやすいことを考慮して、信号ＳＴＢ＝１
の時、カラムデコーダ４０３の１出力は一方の入力をＳ
ＴＢとするＮＡＮＤゲート５４０〜５４３およびカラム
選択線ドライバ４１５〜４１８によって無効（０）にさ
れるようにしている。即ち、カラム選択線４２５〜４２
８は全て電位ＶSSとなり、カラムセレクタ４３５〜４３
８はすべてオフ状態となり、ビット線４３０〜４３３と
ＲＯＭの生の出力ノード４６０とは電気的に分離され
る。また、上記のようにすると、ＲＯＭの生の出力ノー
ド４６０がフローティング状態になるため、ＳＴＢ＝１
の時、ＳＤ3 の値に従って、ノード４６０は電位ＶDD(
ＳＤ3 ＝１の時）または電位ＶSS(ＳＤ3 ＝０の時）に
保持されるようにしている。
【０１０７】次に、図６に示すＲＯＭのコア部分で考慮
すべき重要なリーク性の不良は以下のようになる。
【０１０８】（信号線間ブリッジ不良） （１）隣接ビット線間 （２）隣接ワード線間 （３）ワード線−ビット線間 （信号線−電源線間ブリッジ不良） （４）ビット線−ＶSS線間 （５）ワード線−ＶSS
線間 （素子の弱いオン不良） （６）ＲＯＭコア部の各サイト上のＮＭＯＳ素子のドレ
イン−ゲート間 （７）ＲＯＭコア部の各サイト上のＮＭＯＳ素子のゲー
ト−ソース間 （８）ＲＯＭコア部の各サイト上のＮＭＯＳ素子のドレ
イン−ソース間 （９）カラムセレクタのＮＭＯＳ素子のドレイン−ゲー
ト間 （１０）カラムセレクタのＮＭＯＳ素子のゲート−ソー
ス間 （１１）カラムセレクタのＮＭＯＳ素子のドレイン−ソ
ース間 上記において、隣接カラム選択線間のブリッジ故障は、
本数自体が少ないのと、通常は線間間隔がビット線やワ
ード線より長いことから無視している。また、信号線と
ＶDD線とのブリッジ不良は、コア内部ではレイアウト上
交差しないため、考慮不要である。勿論、これらを扱う
専用回路のインプリメントも可能である。
【０１０９】さて、（１）は、隣接するビット線同士が
互いに異なる論理値を持つようにしてやれば検出でき
る。
【０１１０】但し、これはスタンバイ状態を定義する信
号ＣＬＫ＝１のプリチャージ動作期間中は実現できな
い。そこで、ＲＯＭのスタンバイ状態の一部として、ビ
ット線が交互に異なる論理値を持てるように回路を付加
している。即ち、信号ＣＬＫ＝１かつＳＴＢ＝１の時、
ＳＤ0 ＝１，ＳＤ1 ＝０であれば、ビット線４３０，４
３２は強制的に電位ＶSS、ビット線４３０，４３２は強
制的に電位ＶDDにされ、ＳＤ0 ＝０，ＳＤ1 ＝１であれ
ば、この逆となる。ただしこの時、直流電流経路ができ
ないよう、全てのワード線の電位はＶSSでなければなら
ない。それゆえ、ＳＤ2 ＝０となっている必要がある。
【０１１１】（２）も（１）と同様に、隣接するワード
線同士が互いに異なる論理値を持つようにしてやれば検
出できる。これは、ＳＤ2 ＝１とすれば実現される。こ
の条件で、アドレスの上位４ビットＡ0 〜Ａ3 のデータ
を変えてやれば良い。ただしこの時ビット線の電位は全
てＶSSでなければならないため、ＳＤ0 ＝ＳＤ1 ＝１と
する必要がある。
【０１１２】（３）は、（１）または（２）のテスト中
に検出される。（４）は、ビット線電位がＶSSと異なれ
ば検出できるため、（１）のテストでも検出されるが、
（１）と区別するためには、全てのビット線電位をＶDD
（ＳＤ0 ＝０，ＳＤ1 ＝０）とすると良い。（５）は、
図６から理解されるように、（２）のテストの中で検出
される。異常電流が検出されるべきスタンバイ状態か
ら、（２）の不良とは区別できる。（６）は、（３）と
等価である。（７）は（５）と等価である。（８）は、
ビット線プリチャージ動作中に全ての素子がオフ状態と
なるため、全てのビット線をこの状態でスタンバイ電流
テストすれば、検出可能である。即ち、ＳＤ0 ＝０，Ｓ
Ｄ1 ＝０，ＳＤ2 ＝０とすれば良い。（９）〜（１１）
については、ＳＤ3 ＝１（ノード２６０の電位ＶDD) に
対してはビット線の電位をＶSSとして、ＳＤ3 ＝０の時
はその逆とすれば検出できる。
【０１１３】上記実施例においては、ＲＯＭの規則的構
造を活用して、検出が必要な重要なリーク性の不良を検
出する専用回路３０４，３０５を付加し、複数のスタン
バイ状態を実現することにより、これらのリーク性の不
良を検出できるようにしているため、わずかな回路増加
で目的を達成することができる。
【０１１４】なお、上記実施例に対し、信号の極性、回
路の構成を変更等して得られる類のものは、全て発明の
範囲内に含まれるものとする。
【０１１５】以上述べてきたように上記実施例にあって
は、ＣＭＯＳ回路を主体とし、比率型動作またはプリチ
ャージ型動作するノードより構成される回路を含むＬＳ
Ｉにおいて、比較的少数の比率型動作またはプリチャー
ジ型動作するノードからなる回路に対しては、外部から
の制御信号によって前記ノードを通常動作時と同じ論理
値において電源から電気的に切断し、確実に電源と同一
の電位（ＶDDまたはＶSS) で保持できるようにして、任
意の入力値に対するスタンバイ電流テストを可能として
いる。
【０１１６】一方、前記動作するノードが多数集積され
た規則的構造の回路ブロックに対しては、検出が必要な
リーク性の不良を検出するための複数のスタンバイ状態
を前記制御信号の下で実現する専用回路を付加してスタ
ンバイ電流テストが実施可能であるようにしたため、前
記実施例よりわずかな回路増加で、前記ＬＳＩ内の比率
型回路やプリチャージ型回路において、直流電流経路が
生じるのを防ぎ、完全にＣＭＯＳ回路で構成されている
ＬＳＩと同様な、単一縮退故障モデルのようなテスト対
象回路からの出力の論理値だけによって良否を判定する
テストでは検出困難な、ごく軽微なリーク電流を伴う不
良を確実に検出可能なテストの実現が可能となる。
【０１１７】
【発明の効果】以上説明したように、この発明によれ
ば、任意の入力信号にそれぞれ対応した論理レベルを出
力線に与えて、スタンバイ状態を実現するようにし、通
常動作時と同じ状態を実現した状態で、回路の直流電流
経路を遮断して、リーク電流のテストを行うようにした
ので、通常動作時において回路がとり得るすべての状態
においてリーク電流の測定を実施することが可能とな
る。これにより、極めて微少なリーク電流を伴う不良を
確実に検出できるテストを実施することができるように
なる。
【０１１８】また、この発明によれば、多数規則的に配
置された出力線を有する回路において、規則的な配置を
利用して上述したと同様なリーク電流のテストを行うよ
うにしたので、構成の大型化を招くことなく、上述した
と同様の効果を得ることが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施例に係る半導体集積回路の構
成を示す図である。
【図２】この発明の一実施例に係る半導体集積回路のブ
ロック構成を示す図である。
【図３】この発明の他の実施例に係る半導体集積回路の
構成を示す図である。
【図４】図１〜図３に示すラッチ回路の他の構成を示す
図である。
【図５】この発明の他の実施例に係る半導体集積回路の
構成を示す図である。
【図６】図５に示すマクロブロックの具体的一実施例の
構成を示す図である。
【図７】ＣＭＯＳ回路（２入力ＮＡＮＤ）の安定状態の
説明図である。
【図８】比率型回路及びプリチャージ型回路の構成を示
す図である。
【図９】従来の比率型回路にテストのための構成を付加
した回路構成を示す図である。
【符号の説明】
１，３５〜３７ 比率型動作またはプリチャージ型動作
するノード ３，５，６，１１５ インバータ ４，１１〜１８，３１〜３４，６１〜６６，７０，１１
３，１１４ ＮＭＯＳ素子 ２，１１１，１１２ ＰＭＯＳ素子 ３０ プリチャージ動作するノード ４０，４２ インバータ ４１，４３ インバータ（帰還用） １００ 信号Ｓ1 によって、電源の高電位（ＶDD）側か
ら比率型動作（またはプリチャージ型動作）するノード
に電流（または電荷）を供給する回路 １０１ 信号Ｓ1 によって、電源の低電位（ＶSS）側に
比率型動作（またはプリチャージ型動作）するノードか
ら電流（または電荷）を放出する回路 １１０ クロックト・インバータ １２０ 信号Ｓ2 ＝１の時、データをラッチするラッチ
回路 ２００ ＮＭＯＳ素子を主体として構成され、通常動作
時、比率型動作（またはプリチャージ型動作）するノー
ドの出力が入力Ｉ1 ，Ｉ2 ，…，Ｉn により決定される
回路ブロック ２０１ ＰＭＯＳ素子を主体として構成され、通常動作
時、比率型動作（またはプリチャージ型動作）するノー
ドの出力が入力Ｉ1 ，Ｉ2 ，…，Ｉn により決定される
回路ブロック ３００ ＬＳＩ ３０１ ランダムロジックブロック ３０２，３０３ マクロブロック ３０４，３０５ 専用回路 ３０６〜３１０，５００〜５０３ フリッププロップ ５１０，５１１，５２０，５２１，５４０〜５４３，５
５１ 論理ゲート ５２４，５２５ ビット線放電用の制御線 ５２６〜５２９ ＮチャネルＦＥＴ

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力信号に応じた論理レベルが電荷の充
    放電により与えられる出力線を有する第１の回路ブロッ
    クと、 スタンバイ状態を設定する設定情報を受けて、第１の回
    路ブロックにおける電源間の電流経路を遮断し、任意の
    入力信号にそれぞれ対応した論理レベルを第１の回路ブ
    ロックの出力線に与え、第１の回路ブロックをスタンバ
    イ状態に設定する第１のスタンバイ設定手段とを具備
    し、 前記出力線は、比率型動作又はプリチャージあるいはプ
    リディスチャージ型動作を行うことによって論理レベル
    が与えられてなることを特徴とする半導体集積回路。
  2. 【請求項２】 入力信号に応じた論理レベルが電荷の充
    放電により与えられる出力線が多数規則的に配置されて
    なる第２の回路ブロックと、 複数のスタンバイ状態を設定し得る設定情報を受けて、
    第２の回路ブロックにおける電源間の電流経路を遮断
    し、設定情報にそれぞれ対応した論理レベルを第２の回
    路ブロックのそれぞれの出力線に与え、第２の回路ブロ
    ックをスタンバイ状態に設定する第２のスタンバイ設定
    手段とを具備し、 前記第２のスタンバイ設定手段は、 第２の回路ブロックの出力線を出力端子から分離する分
    離手段と、 分離手段によって出力線が分離された後、設定情報にし
    たがって出力線をそれぞれ充電または放電させる充放電
    手段とを有することを特徴とする半導体集積回路。
  3. 【請求項３】 入力信号に応じた論理レベルが電荷の充
    放電により与えられる出力線と、 出力線における電荷の供給又は放出と、電荷の供給又は
    放出の停止とを行う電荷制御手段と、 電荷制御手段によって電荷の供給が停止される際に入力
    信号にしたがって出力線における電荷の放出を行い、又
    は電荷制御手段によって電荷の放出が停止される際に入
    力信号にしたがって出力線における電荷の供給を行い、
    入力信号に応じた論理レベルを出力線に与える論理手段
    と、 スタンバイ状態を設定する設定情報を受けて、スタンバ
    イ状態が設定された際に論理手段によって出力線に与え
    られた論理レベルを保持出力する保持手段とを具備し、 前記出力線は、比率型動作又はプリチャージあるいはプ
    リディスチャージ型動作を行うことによって論理レベル
    が与えられてなることを特徴とする半導体集積回路。
  4. 【請求項４】 前記出力線は、比率型動作又はプリチャ
    ージあるいはプリディスチャージ型動作を行うことによ
    って論理レベルが与えられてなることを特徴とする請求
    項２記載の半導体集積回路。
  5. 【請求項５】 請求項３記載の半導体集積回路と、 請求項２又は４記載の半導体集積回路とを具備すること
    を特徴とする半導体集積回路。
  6. 【請求項６】 請求項１記載の半導体集積回路と、 請求項２又は４記載の半導体集積回路とを具備すること
    を特徴とする半導体集積回路。
  7. 【請求項７】 予め外部から与えられる設定情報を保持
    する設定情報保持手段を有することを特徴とする請求項
    １，２，３，４，５又は６記載の半導体集積回路。
  8. 【請求項８】 前記設定情報保持手段は、設定情報がス
    キャンインされて設定されるフリップフロップからなる
    ことを特徴とする請求項７記載の半導体集積回路。
  9. 【請求項９】 前記設定情報は、外部から直接与えられ
    てなることを特徴とする請求項１，２，３，４，５又は
    ６記載の半導体集積回路。
  10. 【請求項１０】 前記設定情報は、外部から与えられる
    情報をデコードして得られることを特徴とする請求項
    １，２，３，４，５又は６記載の半導体集積回路。
  11. 【請求項１１】 前記電荷制御手段は、高位電源又は低
    位電源と前記出力線との間を導通制御するＦＥＴ（電界
    効果トランジスタ）を備えてなることを特徴とする請求
    項３又は５記載の半導体集積回路。
  12. 【請求項１２】 前記論理手段は、高位電源又は低位電
    源と前記出力線との間を導通制御する少なくとも１以上
    のＦＥＴを備えてなることを特徴とする請求項３，５又
    は１１記載の半導体集積回路。
  13. 【請求項１３】 前記保持手段は、相互の入力端子と出
    力端子が接続されたインバータ回路とクロックトインバ
    ータ回路を備えたラッチ回路からなることを特徴とする
    請求項３，５，１１又は１２記載の半導体集積回路。
  14. 【請求項１４】 前記保持手段は、相互の入力端子と出
    力端子が接続されたインバータ回路を備えたラッチ回路
    からなることを特徴とする請求項３，５，１１又は１２
    記載の半導体集積回路。
  15. 【請求項１５】 前記電荷制御手段と前記保持手段と
    は、電荷制御手段における電荷の供給制御又は放出制御
    と、保持手段における論理レベルの保持出力とが同一の
    信号によって行われてなることを特徴とする請求項３，
    ５，１１，１２又は１３記載の半導体集積回路。
  16. 【請求項１６】 前記電荷制御手段は、クロック信号に
    より活性化され、前記論理手段は、クロック信号の反転
    信号により活性化されてなることを特徴とする請求項
    ３，５，１１，１２，１３，１４又は１５記載の半導体
    集積回路。
  17. 【請求項１７】 前記電荷制御手段及び前記論理手段が
    接続された前記出力線は、ゲート回路を介して並列接続
    されてなることを特徴とする請求項３，５，１１，１
    ２，１３，１４，１５又は１６記載の半導体集積回路。
JP03497293A 1992-06-17 1993-02-24 半導体集積回路 Expired - Fee Related JP3313172B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP03497293A JP3313172B2 (ja) 1992-06-17 1993-02-24 半導体集積回路
KR1019930011055A KR0159297B1 (ko) 1992-06-17 1993-06-17 전류삭감회로
US08/077,648 US5592494A (en) 1992-06-17 1993-06-17 Current reduction circuit for testing purpose
US08/779,892 US6101623A (en) 1992-06-17 1997-01-07 Current reduction circuit for testing purpose

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP4-158103 1992-06-17
JP15810392 1992-06-17
JP03497293A JP3313172B2 (ja) 1992-06-17 1993-02-24 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH0666898A JPH0666898A (ja) 1994-03-11
JP3313172B2 true JP3313172B2 (ja) 2002-08-12

Family

ID=26373848

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03497293A Expired - Fee Related JP3313172B2 (ja) 1992-06-17 1993-02-24 半導体集積回路

Country Status (3)

Country Link
US (2) US5592494A (ja)
JP (1) JP3313172B2 (ja)
KR (1) KR0159297B1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6289295B1 (en) * 1997-07-21 2001-09-11 Texas Instruments Incorporated Scannable circuits, systems, and methods implementing transistors having differing threshold voltages
US6693448B1 (en) * 1998-08-24 2004-02-17 Renesas Technology Corporation Semiconductor integrated circuit
US6252417B1 (en) 1999-04-22 2001-06-26 International Business Machines Corporation Fault identification by voltage potential signature
CA2399670A1 (en) * 2001-10-29 2003-04-29 Donald Shaw Method and apparatus for modeling and simulating the effects of bridge defects in integrated circuits
JP3940718B2 (ja) * 2003-10-30 2007-07-04 株式会社東芝 試験装置、良否判定基準設定装置、試験方法及び試験プログラム
US7292061B2 (en) * 2005-09-30 2007-11-06 Masaid Technologies Incorporated Semiconductor integrated circuit having current leakage reduction scheme
KR101385206B1 (ko) * 2008-01-07 2014-04-14 삼성디스플레이 주식회사 게이트 드라이버, 그 구동 방법 및 이를 구비하는 표시장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60223217A (ja) * 1984-04-19 1985-11-07 Mitsubishi Electric Corp ダイナミツクバス回路
JPS60223218A (ja) * 1984-04-19 1985-11-07 Mitsubishi Electric Corp ダイナミツクバス回路
US4718042A (en) * 1985-12-23 1988-01-05 Ncr Corporation Non-destructive method and circuit to determine the programmability of a one time programmable device
US5051995A (en) * 1988-03-14 1991-09-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having a test mode setting circuit
US5019772A (en) * 1989-05-23 1991-05-28 International Business Machines Corporation Test selection techniques
JPH0753001B2 (ja) * 1991-06-24 1995-06-05 東洋電機製造株式会社 電気車制御装置
JP2851018B2 (ja) * 1991-06-24 1999-01-27 東洋電機製造株式会社 電気車制御装置
JP2762826B2 (ja) * 1992-03-09 1998-06-04 日本電気株式会社 半導体メモリ
JPH07270238A (ja) * 1994-03-30 1995-10-20 Minolta Co Ltd 測色装置

Also Published As

Publication number Publication date
KR940006257A (ko) 1994-03-23
JPH0666898A (ja) 1994-03-11
KR0159297B1 (ko) 1999-03-20
US6101623A (en) 2000-08-08
US5592494A (en) 1997-01-07

Similar Documents

Publication Publication Date Title
US8555119B2 (en) Test structure for characterizing multi-port static random access memory and register file arrays
US7706202B2 (en) Semiconductor device having electrical fuses with less power consumption and interconnection arrangement
JP3968148B2 (ja) スキャン・チェーン中に可溶性リンクを用いる集積回路メモリ
US6501692B1 (en) Circuit and method for stress testing a static random access memory (SRAM) device
US5343429A (en) Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein
US4816757A (en) Reconfigurable integrated circuit for enhanced testing in a manufacturing environment
JPH06130134A (ja) 論理回路及びこの論理回路を備えたテスト容易化回路
US9830980B2 (en) Semiconductor device, test program, and test method
US20090175106A1 (en) Apparatus for implementing efuse sense amplifier testing without blowing the efuse
KR940004207B1 (ko) 검사회로를 갖는 반도체 집적회로 장치
JP3313172B2 (ja) 半導体集積回路
US6868021B2 (en) Rapidly testable semiconductor memory device
KR0159454B1 (ko) 반도체 메모리장치
US6201750B1 (en) Scannable fuse latches
US7230446B2 (en) Semiconductor logic circuit device having pull-up/pull-down circuit for input buffer pad and wafer-probing testing method therefor
US7689950B2 (en) Implementing Efuse sense amplifier testing without blowing the Efuse
US9412437B2 (en) SRAM with buffered-read bit cells and its testing
JP2000338191A (ja) 半導体装置およびそのテスト方法
KR100516547B1 (ko) Iddq테스트가능프로그램가능논리어레이들및그회로의테스트방법
JP2002313083A (ja) 半導体集積回路装置
KR20020019174A (ko) 래치 구조를 갖는 반도체 메모리 장치 내의 결함 셀스크린 회로
Adams Memory Faults: Testing Issues
JP2016207236A (ja) 半導体集積回路装置およびその解析方法
JPH09211077A (ja) 集積回路およびそのテスト方法
KR20040008705A (ko) 반도체 장치

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090531

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090531

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100531

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees