KR100516547B1 - Iddq테스트가능프로그램가능논리어레이들및그회로의테스트방법 - Google Patents

Iddq테스트가능프로그램가능논리어레이들및그회로의테스트방법 Download PDF

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Abstract

본 발명은 논리곱(AND) 평면 및 논리합(OR) 평면을 갖는 다이나믹 CMOS 프로그램가능 논리 어레이(PLA)를 포함하는 집적회로에 관한 것이다. 본 발명은 또한 그러한 회로를 테스트하기 위한 방법에 관한 것이다. 본 발명에 따른 PLA는 브리지 결함의 검출을 가능케 하는 수단으로 제공된다. 인접한 라인들은 상보 논리 레벨들로 구동될 수 있다. 크로스포인트 트랜지스터들은 오프로 스위칭될 수 있다. 이러한 방식으로, 라인들간의 브리지 결함은 관찰가능한 상승된 대기 전원 전류(IDDQ)를 발생시킨다.

Description

IDDQ 테스트가능 프로그램가능 논리 어레이들 및 그 회로의 테스트 방법
본 발명은 논리곱(AND) 평면 및 논리합(OR) 평면을 갖는 다이나믹 CMOS 프로그램가능 논리 어레이를 포함하는 집적회로에 관한 것으로, AND 평면은 제 1 로우 라인들(row lines) 및 제 1 컬럼 라인들(column lines)의 제 1 매트릭스를 포함하고, 상기 제 1 컬럼 라인들은 n개의 입력들로 유도된 2n개의 비트 라인들을 포함하며, 상기 제 1 로우 라인들은 m개의 곱 라인들(product lines)을 포함하고, 각 곱 라인은 대응하는 인접한 제 1 평가 라인(evaluate line)을 수반하며, 상기 비트 라인들은 곱 라인들을 대응하는 제 1 평가 라인들에 연결하는 제 1 크로스포인트 트랜지스터들(crosspoint transistors)을 제어하고, 상기 OR 평면은 제 2 로우 라인들 및 제 2 컬럼 라인의 제 2 매트릭스를 포함하며, 제 2 로우 라인들은 m개의 곱 항 라인들(product term lines)을 포함하고, 상기 제 2 컬럼 라인들은 k개의 출력들을 공급하는 k개의 합계 라인들(sum lines)을 포함하며, 각 합계 라인은 대응하는 인접한 제 2 평가 라인을 수반하고, 상기 곱항 라인들은 합계 라인들을 대응하는 제 2 평가 라인들에 연결하는 제 2 크로스포인트 트랜지스터들을 제어하며, 각 곱항 라인은 각자의 곱 라인에 대응하고, 상기 곱 라인들 및 합계 라인들이 프리차지 라인들(precharge lines)의 세트를 형성한다.
본 발명은 또한 AND 평면 및 OR 평면을 갖는 다이나믹 CMOS 프로그램가능 논리 어레이를 포함하는 집적회로 테스트 방법에 관한 것이다.
프로그램가능 논리 어레이(PLA; Programmable Logic Array)는 VLSI 회로들에 대해 중요한 구축 블록이다. 그것은 일반적으로 마이크로프로세서들의 명령 디코더들 및 유한 상태 기계들의 조합 회로의 설계에 사용된다. PLA의 사용이 널리 보급된 것은 그것의 단순한 아키텍처 및 합성 공정을 자동화하기 위한 프로그램의 이용 가능성 때문이다. 다이나믹 PLA들은 그들의 정적 대응부들에 비해 더욱 적은 영역, 저 전력손실 및 증가되는 작업 처리량에 대한 처리를 파이프라인으로 보내는 능력 때문에 오히려 더 바람직하다.
그러한 이점들에도 불구하고, PLA들은 열악한 테스트성능으로 악명이 높다. 내장형 자체 테스트(BIST) 방식들은 PLA들의 기능적인 테스트를 위해 고안되어 왔다. 그러나, 이들 테스트 방식들은 보통 다수의 여분 게이트들 및 테스트 벡터들을 수반한다. 제 2 의 결점은 이들 테스트 방식들의 구현이 종종 PLA내에서 구현되는 기능에 심하게 의존하는 것이며, 이는 설계 공정에서 여분의 단계들을 야기한다. 제 3 의 결점은 알려진 테스트 방식들이 노드들 사이에 브리지 결함들(bridging faults)에 대한 명백한 테스트를 가능케 하지 못하는 것이다. 브리지 결함은 의도하지 않은 저 저항성의 도전성 브리지에 의해 형성된다. 서론에서 설명된 바와 같은 회로들의 경우, 브리지 결함들은 특히 다수의 내부 배선들(interconnections) 및 조밀하게 꽉찬 라인들의 관점에서 관련된다. 테스트의 특수한 환경들 하에서, 그러한 결점들중 상당한 양이 기능적 테스트에 의해 검출되지 않는다는 것이 밝혀지고 있다.
도 1은 몇몇 대표적인 브리지 결함들을 갖는 전형적으로 알려진 다이나믹 PLA의 개략도.
도 2는 본 발명의 제 1 실시예에 따른 IDDQ 테스트가능 다이나믹 PLA의 개략도.
도 3은 본 발명의 제 2 실시예에 따른 IDDQ 테스트가능 다이나믹 PLA의 개략도.
그 중에서도, 본 발명의 목적은 서론에서 설명된 바와 같이 노드들 사이의 브리지 결함들에 대한 명백한 테스트를 가능케 하는 집적회로를 제공하는 것이다.
이를 위해, 본 발명은 서론에서 설명된 바와 같이, 테스트 모드 동안 인접한 제 1 로우 라인들 및/또는 제 2 컬럼 라인들의 라인쌍들을 상보 논리 레벨들로 구동하는 동시에, 상기 라인쌍들에 연결된 크로스포인트 트랜지스터들을 오프 상태로 유지하도록 배열되는 것을 특징으로 하는 전자 회로를 제공한다. 이러한 방법에서는, 상기 라인쌍들 사이의 브리지 결함은 상승된 전원 전류를 발생할 것이다. 상기 전원 전류를 모니터링(IDDQ 테스트로 알려져 있는)하는 것에 의해 브리지 결함(bridging defects)의 존재를 드러낸다. 이러한 IDDQ 테스트가능 회로의 이점은 크로스포인트 트랜지스터 누설이 아주 잘 검출될 수 있다는 것이다. 또한, 서론에서 설명된 바와 같이 본 발명을 구현하기 위하여, 어떤 기능 의존 수단이 도입될 필요가 없다. 후자는 PLA의 설계 공정이 여분의 설계 단계들을 부담하지 않는다는 것을 의미한다. 또한, 본 발명은 IC 영역 오버헤드의 관점에서 매우 효율적으로 구현될 수 있다.
본 발명에 따른 테스트 방법은,
(1) AND 평면내 인접한 로우 라인들 및 OR 평면내 인접한 컬럼 라인들을 공급하는 크로스포인트 트랜지스터들을 오프 상태로 유지하고, 대기 전원 전류(quiescent power supply current)를 측정하는 동안, 상기 라인들의 라인쌍들을 상보 논리 레벨들로 구동하는 단계; 및
(2) 대기 전원 전류를 측정하는 동안, AND 평면내 인접한 컬럼 라인들의 라인쌍들 및 OR 평면내 인접한 로우 라인들의 라인쌍들을 상보 논리 레벨들로 구동하는 단계를 포함한다.
그러한 방법은 알려진 기능 테스트 방식들을 대체하거나 보완하는 것이다. 대기 전원 전류는 테스트 동안 내장형 전류 센서(BISC)에 의해서 또는 IC에 연결된 오프 칩(off-chip) 전류 센서에 의해서 측정될 수 있다. 본 발명에 따른 테스트 방법은 테스트 시간의 관점에서 매우 효율적으로 실행될 수 있다.
본 발명의 측면에 따르면, 집적 회로는, 비트 라인들 및 곱항 라인들이 각자의 논리 게이트들의 출력들에 연결되고, 각 논리 게이터의 입력이 제 1 테스트 제어 라인에 연결되고, 상기 회로 배열은 제 1 테스트 제어라인의 제어하에서, 논리 게이트들이 비트 라인들 및 곱항 라인들을 그에 연결된 크로스포인트 트랜지스터들의 스위치 오프 레벨로 구동 가능케 되도록 된 것을 특징으로 한다. 이것은 단일 제어 신호의 제어하에서, 크로스포인트 트랜지스터들을 통하여 전류 누설을 디스에이블하는 방법으로, 입력들 및 곱 라인들의 상태에 관계없이, 크로스포인트 트랜지스터들을 스위칭 오프 가능케 하며, 한편으로는 브리지 결함들을 통하여 전류 누설을 숨긴다.
본 발명의 실시예에 따르면, 집적 회로는, 프리차지 라인들이 각자의 프리차지 트랜지스터들에 연결되고, 평가 라인들이 각자의 평가 트랜지스터들에 연결되며, 상기 회로 배열은, 인접한 제 1 로우 라인들 및 인접한 제 2 컬럼 라인들이 상보 논리 레벨들로 스위칭하도록 된 것을 특징으로 한다. 이것은 프리차지 라인 및 대응하는 평가 라인을 구성하는 각 라인쌍들의 경우, 그것은 가능한 논리 레벨들중 어느 하나로 프리차지하도록(그리고 그 상보 논리 레벨로 평가하도록) 선택할 자유를 갖는다는 것을 나타낸다. 이러한 지식을 적용함으로써, 특정 라인쌍에 대해 프리차지 레벨 및 평가 레벨을 선택할 때, 프리차지 라인들 및 평가 라인들의 레이아웃이 무엇이든 간에, 인접한 라인들이 상보 논리 레벨들로 스위칭되는 배열을 항상 가질 수 있다. 프리차지 라인들 및 평가 라인이 교차하는 PLA들에서는, 프리차지가 제 1 레벨로 수행되고 제 2 레벨로 평가될 때 자동적으로 압박을 받는다. 그러나, 종종 곱 라인들 및 합계 라인들은 IC 영역을 최적화하기 위하여 평가 라인들에 관하여 재배치된다. 따라서, 본 발명에 따라, IDDQ 테스트가능 다이나믹 PLA에 도달하기 위하여 상기 지식이 적용될 수 있다.
본 발명의 또다른 실시예에 따르면, 집적 회로는, 프리차지 라인들이 정상 모드에서 프리차지 라인들을 제 1 레벨로 스위칭하는 각자의 프리차지 트랜지스터들에 연결되고, 평가 라인들이 정상 모드에서 평가 라인들을 상기 제 1 레벨과 상보적인 제 2 레벨로 스위칭하는 각자의 평가 트랜지스터들에 연결되고, 대응하는 프리차지 트랜지스터들 및 평가 트랜지스터들의 쌍들이 제 2 테스트 제어 라인의 제어하에서 상기 레벨들로 반전하도록 배열되며, 상기 대응하는 프리차지 트랜지스터들 및 평가 트랜지스터들의 쌍들이 테스트 모드에서 인접한 제 1 로우 라인들 및 인접한 제 2 컬럼 라인들이 상보 논리 레벨들로 스위칭되도록 선택되는 것을 특징으로 한다. 그러한 회로가 IDDQ 테스트가능일지라도, 정상 모드에서 그것은 특정 라인에 대해 바람직한 논리 레벨을 사용한다. 예컨대, 정상 모드에서 NMOS 크로스포인트 트랜지스터들이 문턱 전압 강하 때문에 논리 하이(logic high)로 프리차지 라인들을 스위칭하는 것이 받아들여지지 않을 수 있다. 그러한 경우에, 이들 크로스포인트 트랜지스터들이 정상 모드에서 논리 로우(logic low)로 그리고 테스트 모드에서 논리 하이로 대응하는 프리차지 라인들을 스위칭한다. 동일한 것이 평가 라인들에 적용된다.
본 발명의 측면에 따르면, 집적 회로는, 회로가 테스트 모드 동안 프리차지 트랜지스터들 및 평가 트랜지스터들을 동시에 온 상태로 유지시키도록 배열되는 것을 특징으로 한다. 이것은 인접한 제 1 로우 라인들 및 제 2 컬럼 라인들의 모든 가능한 쌍들이 브리지 결함들에 대해 동시에 테스트될 수 있게 한다. 그러므로, 그러한 회로는 매우 작은 시간에 테스트될 수 있다.
본 발명의 측면에 따르면, 집적 회로는, 회로가 테스트 모드 동안 프리차지 트랜지스터들을 오프 상태로 유지하고, 동시에 평가 트랜지스터들을 온 상태로 유지하도록 배열되는 것을 특징으로 한다. 이러한 방법에서, 온 상태에서 크로스포인트 트랜지스터들은 전류가 누설되지 않는다. 그러므로, 인접한 비트 라인들 또는 인접한 곱항 라인들을 상보 논리 레벨들로 구동함으로써, 인접한 비트 라인들 및 인접한 곱항 라인들 사이에 브리지 결함들이 IDDQ 테스트에 의해 검출될 수 있다. 물론, 동일한 것이 다른 방법으로 배열되는 회로로 달성될 수 있으며, 예컨대, 프리차지 트랜지스터들 및 평가 트랜지스터들이 동시에 각각 온 상태 및 오프 상태로 유지될 수 있다.
본 발명은 첨부된 도면을 참조하여 예에 의해 하기에 또한 설명되며, 같은 도면부호는 동일부분 또는 대응부분을 나타낸다.
도 1은 몇몇 대표적인 브리지 결함들을 갖는 전형적으로 알려진 다이나믹 PLA의 개략도이다. 그것은 입력 디코더(20), 논리곱(AND) 평면(22), 논리합(OR) 평면(24) 및 출력 버퍼링(26)을 포함한다. 이 장치는 3개의 입력들(X1 내지 X3), 4개의 곱 라인들(P1 내지 P4), 및 3개의 출력들(Z1 내지 Z3)을 갖는다.
다이나믹 PLA의 특유의 특성은 AND 평면 및 OR 평면에서 프리차지 및 평가 라인들의 존재에 있다. AND 평면(22)의 프리차지 라인들은 곱 라인들(P1 내지 P4)이다. 또한, AND 평면(22)은 입력 디코더(20)에 의해 입력들(X1 내지 X3)로부터 유도되는 6개의 비트 라인들(30), 곱 라인들(P1 내지 P4) 각각과 쌍을 이룬 제 1 평가 라인들(E1 내지 E4), 및 제 1 크로스포인트 트랜지스터들(40)을 포함한다. 제 1 크로스포인트 트랜지스터들(40)의 각 게이트들은 비트 라인들에 연결되며, 각 소스들 및 드레인들은 곱 라인들(P1 내지 P4) 및 대응하는 제 1 평가 라인들(E1 내지 E4)의 쌍들에 연결된다. PLA에 프로그램될 기능의 곱항들은 제 1 크로스포인트 트랜지스터들(40)이 AND 평면(22)에서 특정 위치들에 삽입되는지 여부에 따라서 실현될 수 있다. 도면에서, AND 평면에서 6개의 제 1 크로스포인트 트랜지스터들(40) 중 하나에만 회로의 명료성을 유지하기 위하여 참조 번호가 제공된다.
OR 평면(24)의 프리차지 라인들은 합계 라인들(P5 내지 P7)이다. 또한, OR 평면(24)은 다이나믹 래치들(28)을 경유하여 4개의 곱 라인들(P1 내지 P4)에 연결된 4개의 곱항 라인들(T1 내지 T4)을 포함하며, 그 중 각 하나는 2개의 반전 버퍼들 및 트랜지스터를 포함하며, 합계 라인들(P5 내지 P7)과 각각 쌍을 이루는 제 2 평가 라인들(E5 내지 E7), 및 제 2 크로스포인트 트랜지스터들(42)을 포함한다. 제 2 크로스포인트 트랜지스터들(42)의 각 게이트들은 곱항 라인들에 연결되고 각 소스들 및 드레인들은 합계 라인들(P5 내지 P7) 및 대응하는 제 2 평가 라인들(E5 내지 E7)의 쌍들에 연결된다. PLA에 프로그램될 기능의 합계 항들은 제 2 크로스포인트 트랜지스터들(42)이 OR 평면(24)에 특정 위치들에 삽입되는지 여부에 따라서 실현된다. 도면에서는, 4개의 다이나믹 래치들(28) 중 하나에만 회로의 명료성을 유지하기 위하여 참조 번호가 제공된다.
두 개의 위상 비오버랩핑 클록 방식이 일반적으로 사용된다. ψ1 위상 동안 AND 평면(22)이 평가되며 OR 평면(24)이 프리차지된다. 제 1 크로스포인트 트랜지스터들(40)은 곱 라인들(P1 내지 P4)이 입력들(X1 내지 X3)의 상태에 의존하여 조건적으로 방전되는 것을 가능케 한다. ψ2 위상 동안, OR 평면(24)은 평가되며 AND 평면(22)은 프리차지된다. 제 2 크로스포인트 트랜지스터들(42)은 합계 라인들(P5 내지 P7)이 곱항 라인들(T1 내지 T4)의 상태에 의존하여 조건적으로 방전되는 것을 가능케 한다. 다이나믹 래치들(28)은 AND 평면(22) 출력을 버퍼링하기 위하여 AND 평면(22)과 OR 평면(24) 사이에 놓인다.
다이나믹 PLA에서의 프리차지 및 평가 라인들은 보통 영역을 효율적으로 사용하기 위하여 레이아웃 동안 재배치된다. 그러므로, 도 1에서 지시하는 바와 같이, AND 평면(22)에서 종종 두 개의 곱 라인들이 상호 인접하며 종종 두 개의 제 1 평가 라인들이 상호 인접한다. 유사하게, OR 평면(24)에서 종종 합계 라인들이 상호 인접하며 종종 두 개의 제 2 평가 라인들이 상호 인접한다.
다이나믹 PLA에서는, 3가지 종류의 장치들 즉, 크로스포인트 트랜지스터들(40 및 42), 풀업(pull-up) 트랜지스터들(44) 및 풀다운(pull-down) 트랜지스터들(46)이 있다. 이들 트랜지스터들은 스턱온(stuck-on) 움직임 또는 스턱오픈(stuck-open) 움직임을 가질 수 있다. 또한, PLA는 그들 사이에서 브리지 결함들에 영향을 받기 쉬운 다수의 내부 배선들을 갖는다. 일반적으로, AND 및 OR 평면들에서 가능한 4개의 브리지 결함들의 기본 형태들은 도 1에 도시된다. 이들 브리지 결함들은: (1) 두 개의 인접한 프리차지 라인들간의 도전성 브리지, (2) 두 개의 인접한 비트 라인들 또는 두 개의 인접한 곱항 라인들 중 어느 한 라인들간의 도전성 브리지, (3) 두 개의 인접한 평가 라인들간의 도전성 브리지, (4) 프리차지 라인 및 인접한 평가 라인간의 도전성 브리지가 있다.
도 2는 본 발명의 제 1 실시예에 따른 IDDQ 테스트가능 다이나믹 PLA의 개략도이다. 도 2의 회로는 가장 중요한 영역들을 제외하고는 도 1의 회로와 대부분 동일하다. 특히, 도 1에 비해, 도 2의 회로는 개선된 입력 디코더(21A), 각각이 하나의 버퍼, 하나의 트랜지스터 및 NOR 게이트를 포함하는 개선된 다이나믹 래치들(29A), 개선된 출력 버퍼(27), 및 개선된 프리차지 배열들(202, 206) 및 개선된 평가 배열들(204, 208)을 포함한다.
다이나믹 PLA에서는, 대응하는 프리차지 라인들 및 평가 라인들이 상보적이 어야 한다. 예를 들면, 만일 곱 라인들이 Vdd로 프리차지된다면, 그 다음 평가는 Vss로 수행되거나(도 1) 또는 그 반대이다. 본 발명의 측면에 따라, 프리차지 및 평가를 상보 논리 레벨에 제공하도록 압박 받으면, 그것은 프리차지(평가)을 위한 개개의 곱 또는 합계 라인들에 대하여 Vdd 또는 Vss를 선택할 자유를 갖는다. 이러한 지식은 도 2에서 이용되고 있다. AND 평면(22)에서의 홀수 곱 라인들(P1 및 P3)과 OR 평면에서의 홀수 합계 라인들(P5 및 P7)은 전과 마찬가지로 Vdd로 프리차치 된다. 그러나, AND 평면(22)에서의 짝수 곱 라인들(P2 및 P4)과 OR 평면(24)에서의 짝수 합계 라인(P6)은 Vss로 프리차지된다(각 프리차지 배열들(202 및 206)). 유사하게, 짝수 평가 라인들(E2, E4, E6)도 역시 개선된다. 이들 라인들은 Vdd로 평가된다(평가 배열들(204 및 208)). 다이나믹 래치들(29A) 및 출력 버퍼(27), 짝수 곱 라인들(P2 및 P4) 및 짝수 합계 라인(P6)은 적절한 논리 동작을 유지하기 위하여 비반전 버퍼들로 버퍼된다. 테스트 제어 라인(CP_test)가 제공된다. 정상 모드에서 CP_test는 논리 로우(low)로 유지되며 정상적인 PLA 동작을 보장한다. 일예로 CP_test가 하이(high)일 때, 입력 디코더(21A)는 AND 평면(22)내에서 모든 비트 라인들 및 OR 평면(24)내에서 모든 곱항 라인들을 풀다운시키며, 크로스포인트 트랜지스터(40, 42)가 온(on)되지 않도록 보장한다.
전술한 4개의 브리지 결함들 카테고리를 고려해본다.
제 1 IDDQ 측정의 경우에, 클록 위상들(ψ1 및 ψ2) 모두가 하이로 유지되어 두 개 평면들 모두에서 모든 프리차지 라인들(P1 내지 P7) 및 모든 평가 라인들(E1 내지 E7)이 동시에 활성화되는 것을 보장한다. 지금, 입력 자극 조건들에 의존하여, 몇 개의 크로스포인트 트랜지스터들(40, 42)이 온되어 측정을 무효화한다. 그러므로, CP_test도 역시 하이로 유지되며 모든 크로스포인트 트랜지스터들(40, 42)이 오프 상태로 된다. 모든 인접한 프리차지 라인들(P1 내지 P7) 및 평가 라인들(E1 내지 E7)이 상보 논리 레벨들로 구동되기 때문에, 그들 사이에 어떠한 브리지 결함은 상승된 대기 전류로 귀착된다. 그러므로, 모든 크로스포인트 트랜지스터들(40, 42)에서의 누설 결함들 뿐만 아니라 모든 1, 3, 4 형태 결함들이 이러한 측정으로 검출될 수 있다. 이러한 테스트는 PLA내에 실행된 기능들에 의존한다. 몇몇 여분의 트랜지스터들/게이트들은 테스트를 용이하게 하기 위하여 필요로 된다. 그러나, 공지된 도 1의 집적회로와 비교하여 제안된 구조는 매우 적은 여분 게이트들을 필요로 한다. 실행상의 여분의 하드웨어의 영향은 무의미하다.
제 2 IDDQ 측정은 AND 평면(22)내 2 형태 결함들에 대한 테스트에 필요로 된다. 이러한 측정 동안, 클록 위상(ψ1)은 로우로 유지되며 클록 위상(ψ2)은 하이로 유지되고, 테스트 신호 CP＿test는 로우로 유지된다. 이들 조건들은 제 1 크로스포인트 트랜지스터(40)이 AND 평면(22)내에서 온되지 않도록 보장한다. 지금, 인접한 입력들(X1 내지 X3)은 상보 논리 레벨들로 구동되며 모든 2 형태 결함들이 AND 평면(22)에서 여기되고 상승된 대기 전류에 의해 검출된다. 이러한 테스트 역시 PLA 내에서 실행된 기능에 의존된다. 유사하게, OR 평면(24)내 2형태 결함들도 역시 인접한 곱항 라인들(T1 내지 T4)을 상보 논리 레벨들로 유지시킴으로써 검출될 수 있다. 그러나, 그것은 실행된 기능에 의존하는 것을 인식하여야 한다. 다시 말하면, 테스트 효율성은 AND 평면(22)에서 수행된 기능에 의존한다. 표 1은 제 1 실시예에 대한 테스트 조건들과 각 측정에 의해 검출된 결함들이 있는 이들 3개의 IDDQ 측정들을 보인다.
[표 1]
본 실시예에서, 짝수 프리차지 라인들(P2, P4, P6)은 NMOS 크로스포인트 트랜지스터들(40, 42)을 통하여 하이 논리로 평가된다. 그러한 방식은 짝수 프리차지 라인들(P2, P4, P6)상에서 Vdd - Vtp로 평가를 발생하는데, Vtp는 문턱 전압 강하를 설계하며, NMOS 트랜지스터들이라는데 특징이 있다. 그러므로, 이들 라인들에 대한 문턱 전압 강하를 고려하는 연속적인 레치들(29A) 및 출력 버퍼(27)의 설계에 주의를 기울여야 한다. 짝수 프리차지 라인들(P2, P4, P6)상의 문턱 전압 강하는 확고한 설계에 대한 문제가 될 수 있다. 그것은 또한 다이나믹 래치들(29A) 및 출력 버퍼(27)내세서의 dc 전력 손실을 일으키게 되며, 전력 소모의 증가를 일으킨다. 결과적으로, 저전압 적용에 있어서, 그것은 받아들이기 어려운 정도로 감소된 노이즈 마진을 일으킨다. 짝수 프리차지 라인들(P2, P4, P6)상의 문턱 전압 강하의 문제를 해결할 수 있는 몇 개의 가능한 해결책이 있다. 짝수 프리차지 라인들(P2, P4, P6)에 대하여 NMOS 크로스포인트 트랜지스터들(40, 42)을 PMOS 크로스포인트 트랜지스터들로 대체하는 것은 오히려 아주 간단하다. 그러한 배열은 문턱 전압 강하를 초래하지 않는다. 그러나, 다른 원하지 않는 결과들을 가지게 된다. 예를 들면, 형태 4의 브리지 결함들의 테스트는 논리 제로(0)로의 강제가 PMOS 크로스포인트 트랜지스터들을 스위치 오프하지 못하기 때문에 정교한 배열을 필요로 한다. 또한, AND 평면(22) 및 OR 평면(24)내에 논리 수행에서 강제될 것이다. 논리 레벨을 재저장하기 위하여 인버터들(버퍼들) 대신 래치들 또는 감지 증폭기의 적용이 아직도 또다른 문제점이다. 그러나, 그것은 PLA의 복잡성을 증가시키며 사실상의 중요한 이익을 부가함이 없이 실행도를 감소시킨다.
도 3은 본 발명의 제 2 실시예에 따른 IDDQ 테스트가능 PLA의 개략도이다. 도 3의 회로는 중요한 영역들을 제외하고는 도 1의 회로와 대부분 동일하다. 특히, 도 1과 비교하여, 도 3의 회로는 개선된 입력 디코더(21B), 각각이 반전 버퍼, 하나의 트랜지스터 및 NOR 게이트로 구성하는 개선된 다이나믹 래치들(29B), 및 개선된 프리차지 배열들(203, 207) 및 개선된 평가 배열들(205, 209)을 포함한다.
이전 방식의 결함 커버리지를 계속 유지하며, 문턱 전압 강하의 문제점을 완화하며, 초과 영역 및 실행도 악화를 초래하지 않는 제 1 실시예의 개선된 변형을 기술한다. 그러나, 이러한 방식은 두 개의 부가적인 테스트 제어 신호들을 필요로 한다. 제 2 테스트 제어 라인(Br_test)은 테스트 모드에서 짝수 프리차지 라인들(P2, P4, P6) 및 짝수 평가 라인들(E1, E2, E6)을 재어하기 위하여 제공된다. 유사하게, 제 3 테스트 제어 라인(OR_test)은 테스트 모드에서 OR 평면(24)에서의 평가 라인들(E5 내지 E7)을 제어하도록 제공된다. 정상 모드에서는, OR_test 뿐만 아니라 Br_test는 논리 로우에서 유지되며 평소와 같은 PLA 기능들 예컨대, 곱 라인들(P1 내지 P4) 및 합계 라인들(P5 내지 P7)이 논리 하이로 프리차지되며 논리 로우로 평가된다. 그러나, 테스트 조건들하에서 이들 라인들은 다른 형들의 결함들을 여기시키기 위하여 논리 하이로 구동된다. 이들 조건들은 이어지는 문단들에서 설명될 것이다.
이러한 PLA에서의 브리지 결함들의 검출은 이전의 검출과 유사하다. 두 평면 모두에서 1, 3, 4 형태 브리지 결함들의 검출의 경우에, 다음 조건들이 필요로 된다. CP_test는 논리 하이로 유지되어 PLA내에 모든 크로스포인트 트랜지스터들(40, 42)이 비도전 상태가 된다. 클록 위상(ψ1)은 홀수 제 1 평가 라인들(E1, E3) 및 홀수 프리차지 라인들(P5, P7)을 논리 로우로 구동시키는 하이로 유지된다. 클록 위상(ψ2)은 또한 홀수 곱 라인들(P1, P3)을 논리 하이로 되게 하는 하이로 유지된다. 또한, Br_test는 논리 하이로 유지되며 OR_test는 홀수 평가 라인들(E5, E7)을 논리 하이로, 짝수 프리차지 라인들(P2, P4, P6)을 논리 로우로, 짝수 평가 라인들(E2, E4, E6)을 논리 하이로 구동되게 하는 논리 로우로 유지된다. 이들 조건들하에서, 모든 크로스포인트 트랜지스터들(40, 42)내 누설 결함들 뿐만 아니라 두 평면들 모두에서 전술한 카테고리들의 어떤 브리지 결함이 이러한 측정에 의해 검출될 수 있다. 이러한 측정은 PLA내에 실행되는 기능에 독립적이다.
AND 평면(22)내에 2 형태 브리지 결함들의 검출은 부가적인 IDDQ 측정을 필요로 한다. 이러한 측정에서는, 클록 위상(ψ1)이 논리 하이로 유지되며 클록 위상(ψ2)이 논리 로우로 유지된다. 또한, 모든 테스트 제어 라인들(CP_test, Br_test, 및 OR_test)은 또한 논리 로우로 유지된다. 이들 조건들은 크로스포인트 트랜지스터(40)가 AND 평면(22)내에서 온되지 않게 보장한다. 지금, 인접한 입력들(X1 내지 X3)은 비트 라인들(30)간의 모든 2 형태 브리지 결함들이 여기되고 상승된 대기 전류에 의해 검출될 수 있도록 상보 논리 레벨들로 구동된다. 제 1 측정과 마찬가지로, 이 측정은 PLA내에서 실행되는 기능과 독립적이다.
수행되는 기능과 독립적으로 OR 평면(24)내에 2 형태 결함들을 검출하는 경우, 다음 방식이 적용된다. 클록 위상(ψ2)이 홀수 곱항 라인들(T1, T3)을 논리 하이로 가능케 하기 위하여 하이로 유지한다. Br_test는 또한 짝수 곱항 라인들(T2, T4)이 논리 로우로 구동되는 것을 보장하는 하이로 유지된다. 지금, 클록 위상(ψ1)은 하이로 유지되고 CP＿test가 로우로 유지된다. 그러한 배열은 OR 평면(24)내 인접한 곱항 라인들(T1 내지 T4)이 상보 논리 레벨들로 구동되도록 보장한다. 불행하게도, 클록 위상들 모두가 하이로 유지되는 것은 합계 라인들(P5 내지 P7) 및 평가 라인들(E5 내지 E7)을 여기하며 곱 라인들(P1 내지 P4)의 논리 상태에 의존하는 제 2 크로스포인트 트랜지스터들(42)을 통하여 누설을 야기한다. 그러므로, 테스트의 무효화를 피하기 위하여, 제 3 테스트 제어 신호(OR_test)는 고 임피던스 상태로 평가 라인들(E5 내지 E7)을 제어하도록 제공된다. 보통은 논리 로우로 유지하는 OR_test 신호는 이러한 테스트 동안에 논리 하이로 유지한다. 이들 조건들 하에서 인접한 곱항 라인들(T1 내지 T4)간의 2 형태 브리지 결함은 상승된 IDDQ 레벨을 발생한다. 표 2는 제 2 실시예에 대해 테스트 조건들 및 각 측정에 의해 검출된 결함들이 있는 이들 3개의 IDDQ 측정들을 보인다.
이전 문단들에서 기술된 바와 같이 본 발명의 제 1 및 제 2 실시예 모두에 관하여, 테스트 목적들을 위해 많은 여분의 입력들을 갖는 것이 어디서 가능한지에 대한 상황들이 존재한다는 것을 알릴 가치가 있다. 그러한 경우들에서, 탑재된 상태 기계가 출력들이 이들 신호들을 유도하기 위하여 디코딩되는 단지 하나 또는 두 개의 입력으로 설계될 수 있다. 다르게는, CP_test가 클록 위상들 양쪽 모두로부터 디코딩된다. 표 1과 표 2로부터 명백한 바와 같이, CP_test는 클록 위상들이 하이일 때만 단지 필요로 된다. 그러므로 이러한 신호는 클록 위상들로부터 유도될 수 있다.
[표 2]
본 발명은 PLA 집적회로의 테스트 방법이며, 이와 같은 테스트 방법은 PLA 집적회로에서 사용이 적합하다.

Claims (7)

  1. 논리곱(AND) 평면 및 논리합(OR) 평면을 갖는 다이나믹 CMOS 프로그램가능 논리 어레이를 포함하는 집적회로로서, 상기 AND 평면은 제 1 로우 라인들 및 제 1 컬럼 라인들의 제 1 매트릭스를 포함하고, 상기 제 1 컬럼 라인들은 n개의 입력들로부터 유도된 2n개의 비트 라인들을 포함하며, 상기 제 1 로우 라인들은 m개의 곱 라인들을 포함하고, 각 곱 라인은 대응하는 인접한 제 1 평가 라인을 수반하며, 상기 비트 라인들은 곱 라인들을 대응하는 제 1 평가 라인들에 연결하는 제 1 크로스 포인트 트랜지스터들을 제어하고, 상기 OR 평면은 제 2 로우 라인들 및 제 2 컬럼 라인들의 제 2 매트릭스를 포함하며, 상기 제 2 로우 라인들은 m개의 곱항(product term) 라인들을 포함하고, 상기 제 2 컬럼 라인들은 k개의 출력들을 공급하는 k개의 합계 라인들을 포함하며, 각 합계 라인은 대응하는 인접한 제 2 평가 라인을 수반하고, 상기 곱항 라인들은 합계 라인들을 대응하는 제 2 평가 라인들에 연결하는 제 2 크로스포인트 트랜지스터들을 제어하며, 각 곱항 라인은 각자의 곱 라인에 대응하고, 상기 곱 라인들 및 상기 합계 라인들이 프리차지(precharge) 라인들의 세트를 형성하는, 상기 집적회로에 있어서,
    상기 회로는 테스트 모드 동안, 인접한 제 1 로우 라인들 및/또는 제 2 컬럼 라인들의 라인쌍들을 상보 논리 레벨들로 구동하는 동시에, 상기 라인쌍들에 연결된 상기 크로스포인트 트랜지스터들을 오프 상태로 유지하도록 배열되는 것을 특징으로 하는, 집적회로.
  2. 제 1 항에 있어서,
    상기 비트 라인들 및 상기 곱항 라인들은 각자의 논리 게이트들의 출력들에 연결되고, 각 논리 게이트의 입력이 제 1 테스트 제어 라인에 연결되고, 상기 회로 배열은, 상기 제 1 테스트 제어 라인의 제어하에서, 상기 논리 게이트들이 상기 비트 라인들 및 곱항 라인들을 그에 연결된 상기 크로스포인트 트랜지스터들의 스위치 오프 레벨로 구동 가능케 하도록 된 것을 특징으로 하는, 집적회로.
  3. 제 2 항에 있어서,
    상기 프리차지 라인들은 각자의 프리차지 트랜지스터들에 연결되고, 상기 평가 라인들은 각자의 평가 트랜지스터들에 연결되며, 상기 회로 배열은, 인접한 제 1 로우 라인들 및 인접한 제 2 컬럼 라인들이 상보 논리 레벨들로 스위칭하도록 된 것을 특징으로 하는, 집적회로.
  4. 제 2 항에 있어서,
    상기 프리차지 라인들은 정상 모드에서 상기 프리차지 라인들을 제 1 레벨로 스위칭하는 각자의 프리차지 트랜지스터들에 연결되고, 상기 평가 라인들은 상기 정상 모드에서 상기 평가 라인들을 상기 제 1 레벨과 상보적인 제 2 레벨로 스위칭하는 각자의 평가 트랜지스터들에 연결되고, 대응하는 프리차지 트랜지스터들 및 평가 트랜지스터들의 쌍들은 제 2 테스트 제어 라인의 제어하에서 상기 레벨들을 반전하도록 배열되며, 상기 대응하는 프리차지 트랜지스터들 및 평가 트랜지스터들의 쌍들은, 테스트 모드에서 인접한 제 1 로우 라인들 및 인접한 제 2 컬럼 라인들이 상보 논리 레벨들로 스위칭하도록 선택되는 것을 특징으로 하는, 집적회로.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 회로는 상기 테스트 모드 동안 상기 프리차지 트랜지스터들 및 상기 평가 트랜지스터들을 동시에 온 상태로 유지하도록 배열되는 것을 특징으로 하는, 집적회로.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 회로는 상기 테스트 모드 동안 상기 프리차지 트랜지스터들을 오프 상태로 유지하고, 동시에 상기 평가 트랜지스터들을 온 상태로 유지하도록 배열되는 것을 특징으로 하는, 집적회로.
  7. 논리곱(AND) 평면 및 논리합(OR) 평면을 갖는 다이나믹 CMOS 프로그램가능 논리 어레이를 포함하는 집적회로를 테스트하는 방법으로서, 상기 AND 평면은 제 1 로우 라인들 및 제 1 컬럼 라인들의 제 1 매트릭스를 포함하고, 상기 제 1 컬럼 라인들은 n개의 입력들로부터 유도된 2n개의 비트 라인들을 포함하며, 상기 제 1 로우 라인들은 m개의 곱 라인들을 포함하고, 각 곱 라인은 대응하는 인접한 제 1 평가 라인을 수반하며, 상기 비트 라인들은 곱 라인들을 대응하는 제 1 평가 라인들에 연결하는 제 1 크로스포인트 트랜지스터들을 제어하고, 상기 OR 평면은 제 2 로우 라인들 및 제 2 컬럼 라인들의 제 2 매트릭스를 포함하며, 상기 제 2 로우 라인들은 m개의 곱항 라인들을 포함하고, 상기 제 2 컬럼 라인들은 k개의 출력들을 공급하는 k개의 합계 라인들을 포함하며, 각 합계 라인은 대응하는 인접한 제 2 평가 라인을 수반하고, 상기 곱항 라인들은 합계 라인들을 대응하는 제 2 평가 라인들에 연결하는 제 2 크로스포인트 트랜지스터들을 제어하며, 각 곱항 라인은 각자의 곱 라인에 대응하고, 상기 곱 라인들 및 상기 합계 라인들은 프리차지 라인들의 세트를 형성하는, 상기 집적회로 테스트 방법에 있어서,
    (1) 상기 AND 평면내 인접한 로우 라인들 및 상기 OR 평면내 인접한 컬럼 라인들을 공급하는 크로스포인트 트랜지스터들을 오프 상태로 유지하고, 대기 전원 전류를 측정하는 동안, 상기 라인들의 라인쌍들을 상보 논리 레벨들로 구동하는 단계; 및
    (2) 대기 전원 전류를 측정하는 동안, 상기 AND 평면내 인접한 컬럼 라인들의 라인쌍들 및 상기 OR 평면내 인접한 로우 라인들의 라인쌍들을 상보 논리 레벨들로 구동하는 단계를 포함하는 것을 특징으로 하는, 집적회로 테스트 방법.
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