JPH09211077A - 集積回路およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路が形成される面積の増大とゲート遅
延や配線遅延を最小限に抑え、またテストにかかる時間
を最小限に抑えることができる半導体集積回路およびそ
のテスト方法を提供する。 【解決手段】 半導体集積回路５１では、たとえば出力
バッファ５３のＤＣ特性を試験する際には、電位ｖｄｄ
２をローレベルにしてトランジスタＮ１，Ｎ２を遮断し
て、内部論理回路５２の出力が出力バッファ５３に入力
されないようにする。トランジスタＮ１，Ｎ２が遮断さ
れるので、トランジスタＰ１，Ｐ２が導通する。トラン
ジスタＰ１に供給する電位ｖｄｄ３の電位レベルが出力
バッファ５３の入力Ａに与えられることとなり、出力端
子５７の電位レベルを検出することによって出力バッフ
ァ５３のＤＣ特性を調べることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に出力および入出力用バッファのＤＣ特性のテ
ストを実施する際に好適に用いられるテスト用の回路を
含む半導体集積回路およびそのテスト方法に関する。

【０００２】

【従来の技術】図４は、第１の先行技術である半導体集
積回路（以下「集積回路」と称する）１１のブロック図
であり、図５は集積回路１１における各回路とパッドと
の接続関係を説明するための図である。集積回路１１
は、内部論理回路１２と、出力バッファ１３と、入出力
バッファ１４とを含んで構成される。図４に示す集積回
路１１では、１つの出力バッファ１３と入出力バッファ
１４のみを示すが、それぞれ複数個ずつ設けられる構成
であってもよい。また、集積回路１１に対して信号を与
えるために設けられる１または複数の入力パッド、およ
び入力パッドと内部論理回路１２との間に設けられる入
力バッファについては省略している。

【０００３】内部論理回路１２は、入力端子ＩＮなどに
与えられる信号に基づいて予め定める処理を行い、処理
結果を出力端子ＯＵＴ１，ＯＵＴ２および制御出力端子
ＣＴＬ１，ＣＴＬ２から出力する。本明細書において、
端子を示す参照符号ＯＵＴ１およびＣＴＬ１などは、そ
の端子に入出力される信号を示すこともある。

【０００４】内部論理回路１２には、動作用の電源電圧
として、電源パッド１７，１８を介して電位ｖｄｄ１と
電位ｖｓｓ１とが与えられる。電位ｖｄｄ１，ｖｓｓ１
は、さらに出力バッファ１３および入出力バッファ１４
に与えられる。電位ｖｄｄ１は、たとえば５Ｖであり、
電位ｖｓｓ１は、たとえば０Ｖである。出力バッファ１
３および入出力バッファ１４は、たとえば後述する図３
に示す３ステートバッファであり、電位ｖｄｄ１と電位
ｖｓｓ１とが与えられることによって動作する。

【０００５】出力バッファ１３の入力端子Ａは、内部論
理回路１２の出力端子ＯＵＴ１に接続されており、出力
バッファ１３の制御入力端子ＣＫは内部論理回路１２の
制御出力端子ＣＴＬ１に接続されている。出力バッファ
１３は、制御入力端子ＣＫに与えられる信号の電位レベ
ルに基づいて、入力端子Ａに供給される信号を出力端子
Ｙから出力するか、出力をハイインピーダンス状態にす
るかが定められる。出力端子Ｙは、出力パッド１５に接
続されており、出力パッド１５を介して外部の装置へと
信号が出力される。

【０００６】入出力バッファ１４は、信号出力について
は出力バッファ１３と同一であるので説明を省略する。
入出力バッファ１４では、制御出力端子ＣＴＬ２から供
給される信号によって出力がハイインピーダンス状態と
されることによって、入出力パッド１６を介して入力さ
れる信号が内部論理回路１２の入力端子ＩＮに与えられ
る。

【０００７】一般的に半導体集積回路は、装置として形
成された後、所望の動作を行うことができるかどうかを
調べるために様々な試験が行われる。前記試験の１つと
してＤＣ特性の試験がある。ＤＣ特性の試験では、たと
えば前記集積回路１１の出力バッファ１３および入出力
バッファ１４などに直流の電圧を印加して、各バッファ
の出力端子Ｙから正常な出力が行われているかどうかを
出力パッド１５などから検出している。また、前記試験
の１つとして、集積回路１１が所望の動作を行うかどう
かを調べるために、集積回路１１の入力パッドから予め
定める信号であるテストベクタを入力して出力パッド１
５などに出力される結果を検査する機能試験がある。

【０００８】上述のような構成の集積回路１１では、各
バッファ１３，１４の出力電位は、各バッファ１３，１
４に対して外部から直接電圧を印加することができない
ので、内部論理回路１２の出力によって定めるしかな
く、前述した機能試験において用いられるテストベクタ
を選択的に入力してＤＣ特性の試験を行うようにしてい
る。一般的な構成の集積回路では、複数のテストベクタ
を入力しなければ出力の電位が変化せず、各バッファの
出力電位を変化させようとするたびに入力パッドから複
数のテストベクタを入力しなければならないので、ＤＣ
特性の試験にかかる時間が長くなるという問題点があ
る。

【０００９】以下に示す第２〜第５の先行技術は、上述
のような第１の先行技術である集積回路１１の不都合を
解決する集積回路およびそのテスト方法である。図６
は、第２の先行技術である集積回路２１の構成を示すブ
ロック図である。集積回路２１は集積回路１１と類似し
た構成であるので、集積回路２１において集積回路１１
と同一の回路には同一の参照符を付して説明を省略す
る。集積回路２１の特徴は、内部論理回路１２と出力バ
ッファ１３ならびに入出力バッファ１４との間にそれぞ
れテスト回路２２，２３が設けられていることである。
また、テスト回路２２，２３には、集積回路２１に設け
られる信号入力用のパッドを介して、信号ＤＣＤＡＴＡ
と信号ＤＣＴＥＳＴとが与えられる。信号ＤＣＴＥＳＴ
は、ＤＣ特性の試験を行う際にハイレベルとされて内部
論理回路１２の出力を無効にする。ＤＣ特性の試験を行
う際には、信号ＤＣＤＡＴＡとして与えられる信号のレ
ベルが、テスト回路２２，２３の出力として出力バッフ
ァ１３もしくは入出力バッファ１４に与えられる。テス
ト回路２２，２３は同一の構成であるので、テスト回路
２２の構成について説明する。

【００１０】テスト回路２２は、ＡＮＤセル２６，２
７，３０，３１と、ＯＲセル２８，３２と、インバータ
セル２９，３３とを含んで構成される。テスト回路２２
には、信号ＯＵＴ１、信号ＣＴＬ１、信号ＤＣＤＡＴ
Ａ、および信号ＤＣＴＥＳＴが与えられる。ＡＮＤセル
２６の一方入力端子には信号ＯＵＴ１が与えられ、他方
入力端子には信号ＤＣＴＥＳＴをインバータセル２９で
反転させた信号が与えられる。ＡＮＤセル２７の一方入
力端子には信号ＤＣＤＡＴＡが与えられ、他方入力端子
には信号ＤＣＴＥＳＴが与えられる。ＯＲセル２８の各
入力端子には、ＡＮＤセル２６，２７の出力が与えられ
る。ＯＲセル２８の出力は、テスト回路２２の出力とし
て出力バッファ１３の入力端子Ａに与えられる。

【００１１】ＡＮＤセル３０の一方入力端子には信号Ｃ
ＴＬ１が与えられ、他方入力端子には信号ＤＣＴＥＳＴ
をインバータセル３３で反転させた信号が与えられる。
ＡＮＤセル３１の一方入力端子には電位ｖｄｄ２が与え
られ、他方入力端子には信号ＤＣＴＥＳＴが与えられ
る。ＯＲセル３２の各入力端子には、ＡＮＤセル３０，
３１の出力が与えられる。ＯＲセル３２の出力は、テス
ト回路２２の出力として出力バッファ１３の入力端子Ｃ
Ｋに与えられる。

【００１２】上述のように構成される集積回路２１は、
テスト回路２２，２３に入力される信号ＤＣＴＥＳＴが
ローレベルのときＩＣとしての通常の動作を行う。すな
わち、内部論理回路１２の出力端子ＯＵＴ１からの信号
を出力パッド１５から出力し、内部論理回路１２の出力
端子ＯＵＴ２からの信号を入出力パッド１６から出力す
る。信号ＤＣＴＥＳＴがハイレベルのときＤＣ特性を試
験するモードとなり、そのときに信号ＤＣＤＡＴＡをハ
イレベルにするかローレベルにするかによって、集積回
路２１に内蔵されたすべての出力バッファ１３と入出力
バッファ１４とに供給される電位がハイレベルとローレ
ベルのときのそれぞれのＤＣ特性をテストすることがで
きる。

【００１３】なお、最近の集積回路では、集積回路２１
内に含まれるトランジスタにおけるスイッチングノイズ
に対する耐ノイズ性を向上させるために集積回路２１の
各回路に供給する電源電圧を複数用意するものが増加し
ている。たとえば、集積回路２１では出力バッファ１３
および入出力バッファ１４には電位ｖｄｄ１，ｖｓｓ１
が与えられ、内部論理回路１２およびテスト回路２２，
２３には電位ｖｄｄ２，ｖｓｓ２が与えられる。電位ｖ
ｄｄ１，ｖｄｄ２はたとえば５Ｖであり、電位ｖｓｓ
１，ｖｓｓ２はたとえば０Ｖである。

【００１４】第３の先行技術である集積回路は特開昭６
１−４２３７号公報に開示されている。前記公報に示さ
れる集積回路では、集積回路の機能を検査する機能テス
トとＤＣテストとを並列に行うことができる構成とする
ことによって、集積回路の試験を行う際にかかる時間の
短縮を図っている。

【００１５】第４の先行技術である半導体集積論理回路
は、特開昭６３−２５３２７３号公報に開示されてい
る。前記公報に示される集積論理回路では、出力バッフ
ァと内部論理回路との間に１または複数の３ビットセレ
クタを介挿している。前記３ビットセレクタには、ハイ
／ローレベルの信号と、内部論理回路の出力信号とが与
えられており、集積回路に設けられる信号入力端子を介
して与えられる制御信号によって、前記３つの信号のう
ちいずれか１つが選択されて出力バッファに与えられ
る。

【００１６】第５の先行技術であるＬＳＩバッファテス
ト方式は、特開平４−３３５１７３号公報に開示されて
いる。前記ＬＳＩバッファテスト方式におけるＬＳＩに
は、入力信号デコーダ回路と出力バッファとの間に出力
信号選択回路が設けられている。出力信号選択回路は、
与えられる信号のレベルに基づいて、入力信号デコーダ
回路の出力を出力バッファに供給するか、テスト信号作
成回路の出力を出力バッファに供給する。

【００１７】

【発明が解決しようとする課題】上述した第２〜第５の
先行技術では、内部論理回路と集積回路内部のバッファ
との間にマルチプレクサを介挿して、通常の内部論理回
路の動作時の出力と、ＤＣ特性の試験時の出力とを切換
えている。上述の先行技術における各集積回路では、マ
ルチプレクサの切換えを指示する信号およびＤＣ特性の
試験時にバッファに与える信号をマルチプレクサに与え
なければならない。たとえば、図６に示す集積回路２１
では、テスト回路２２の出力を切換えるために与えられ
る信号ＤＣＴＥＳＴが入力される専用の入力端子と、Ｄ
Ｃテスト用の状態設定用の信号ＤＣＤＡＴＡが入力され
る入力端子を設ける必要が生じ、これらの信号の配線領
域の分集積回路２１が形成される面積が増大することと
なる。

【００１８】また、テスト回路２２の内部は、ＡＮＤセ
ル、ＯＲセル、およびインバータセルで構成されている
ため、これらの論理回路のゲート遅延、論理回路間の配
線に起因する遅延、および論理回路が形成される分の集
積回路の面積の増大というように、様々な問題点が存在
する。

【００１９】本発明の目的は、集積回路が形成される面
積の増大とゲート遅延や配線遅延とを最小限に抑え、ま
たテストにかかる時間を最小限に抑えることができる半
導体集積回路およびそのテスト方法を提供することであ
る。

【００２０】

【課題を解決するための手段】本発明は、互いに独立し
て制御される複数の電位がそれぞれ供給される少なくと
も３つの電源端子と、第１の電源端子から供給される第
１の電位によって駆動され、与えられる信号に基づいて
予め定める処理を行い、処理結果を出力する処理手段
と、第２の電源端子から供給される第２の電位によって
駆動され、入力される信号の電位レベルに従った出力を
行う少なくとも１つのバッファと、第１の電源端子から
供給される第１の電位によって駆動され、処理手段の出
力および第３の電源端子から供給される第３の電位のい
ずれか一方を前記バッファに出力する少なくとも１つの
テスト回路とを含むことを特徴とする集積回路である。
本発明に従えば、テスト回路は、集積回路のＤＣ特性の
試験時以外は、処理手段の出力を直接バッファに出力
し、ＤＣ特性を試験する際には第３の電位レベルをバッ
ファに出力する。集積回路では、テスト回路の出力を切
換るための信号を与える必要がなく、当該信号を入力す
るための端子を集積回路に設ける必要がないので、集積
回路が形成される面積の増大を抑えることができる。ま
た、ＤＣ特性の試験を行う際にはバッファに直接第３の
電位が与えられるので、処理手段の出力を制御してバッ
ファに入力する電位を定めて試験を行う場合よりも試験
に要する時間を短縮することができる。

【００２１】また本発明は、前記テスト回路は、第１の
電源端子から供給される第１の電位によって導通／遮断
の態様が制御され、導通時には前記処理手段の出力を前
記バッファに出力する第１スイッチング手段と、前記第
１の電位によって導通／遮断の態様が、前記第１スイッ
チング手段とは逆となるように制御され、導通時には第
３の電源端子を介して供給される第３の電位を前記バッ
ファに出力する第２スイッチング手段とを含むことを特
徴とする。本発明に従えば、集積回路は第１の電源端子
を介して供給される第１の電位によって、ＤＣ特性の試
験を行うかどうかが定められる。前記第１の電位によっ
て第１スイッチング手段が導通されると、通常の動作と
して処理手段の出力がバッファへと与えられる。また、
第１の電位によって第２スイッチング手段が導通される
と、第３の電源端子から第３の電位がバッファへと与え
られる。第３の電位の電位レベルを高および低レベルに
それぞれ切換えることによって当該２つのレベルにおけ
るバッファのＤＣ特性を試験することができる。したが
って、第１および第３の電位の電位レベルを切換えるこ
とで、高および低レベルの電位を与えた際のバッファの
ＤＣ特性を調べることができるので、処理手段の出力を
制御してバッファに入力する電位を定めてバッファのＤ
Ｃ特性の試験を行う場合に比べてテストに要する時間を
短縮することができる。

【００２２】また本発明は、互いに独立して制御される
複数の電位がそれぞれ供給される少なくとも３つの電源
端子と、第１の電源端子から供給される第１の電位によ
って駆動され、与えられる信号に基づいて予め定める処
理を行い、処理結果を出力する処理手段と、第２の電源
端子から供給される第２の電位によって駆動され、入力
される信号の電位レベルに従った出力を行う少なくとも
１つのバッファと、第１の電位によって導通／遮断の態
様が制御され、導通時には前記処理手段の出力を前記バ
ッファに入力する第１スイッチング手段と、前記第１の
電位によって導通／遮断の態様が、前記第１スイッチン
グ手段とは逆となるように制御され、導通時には第３の
電源端子を介して供給される第３の電位をバッファに出
力する第２スイッチング手段とを含み、処理手段の出力
および第３の電位のいずれか一方をバッファに出力する
少なくとも１つのテスト回路とを含む集積回路のＤＣ特
性を試験するにあたって、前記バッファには第２の電源
端子から第２の電位を供給し、第１の電源端子から供給
される第１の電位を所定の電位レベルとして第１スイッ
チング手段を遮断させて第２スイッチング手段を導通さ
せ、第３の電源端子から供給される第３の電位の電位レ
ベルを切換え、バッファからの出力電位を検出すること
を特徴とする集積回路のテスト方法である。本発明に従
えば、集積回路のバッファのＤＣ特性の試験を行う際に
は、各電源端子から供給する各電位の電位レベルをそれ
ぞれ所定のレベルに定めてバッファの出力である集積回
路の出力を検出する。特に、処理手段に与えられ、かつ
第１および第２スイッチング手段のいずれか一方を選択
的に導通させる第１の電位と、第２スイッチング手段が
導通された際にバッファへと与えられる第３の電位の電
位レベルを切換えることで、高および低レベルの電位を
与えた際のバッファのＤＣ特性についてテストすること
ができるので、処理手段の出力を制御してバッファに入
力する電位を定めてバッファのＤＣ特性をテストする場
合に比べてテストに要する時間を短縮することができ
る。

【００２３】また本発明は、前記バッファは、入力され
る信号の電位レベルに従った出力を行うか、出力をハイ
インピーダンス状態とするかを制御する信号が与えられ
る制御端子を備え、前記処理手段は、バッファの状態を
制御する信号を出力し、前記テスト回路は、前記第１の
電位によって導通／遮断の態様が制御され、導通時には
前記処理手段からの制御信号をバッファの制御端子へ出
力する第３スイッチング手段と、前記第１の電位によっ
て導通／遮断の態様が、第３スイッチング手段とは逆と
なるように制御され、導通時には第２の電源端子から供
給される第２の電位をバッファの制御端子へ出力する第
４スイッチング手段とを含むことを特徴とする。本発明
に従えば、バッファには制御端子が設けられており、テ
スト回路に供給する第１および第２の電位の電位レベル
を切換えることで、バッファの状態を与えられた信号の
電位レベルに従った出力を行う状態か、出力がハイイン
ピーダンスとなる状態かを選択的に選んで集積回路にお
けるバッファのＤＣ特性の試験を行っているので、処理
手段の出力を制御してバッファに入力する電位を定める
集積回路に比べて試験に要する時間を短縮することがで
き、また制御端子に入力する信号の電位レベルを選択的
に選ぶことによってバッファの動作の状態を制御するこ
とができる。

【００２４】また本発明は、前記バッファは、供給され
る信号の電位レベルに従った出力を行うか、出力をハイ
インピーダンス状態とするかを制御する信号が与えられ
る制御端子を備え、前記処理手段は、バッファの状態を
制御する信号を出力し、前記テスト回路は、前記第１の
電位によって導通／遮断の態様が制御され、導通時には
前記処理手段からの制御信号をバッファの制御端子へ出
力する第３スイッチング手段と、前記第１の電位によっ
て導通／遮断の態様が、第３スイッチング手段とは逆と
なるように制御され、導通時には第２の電源端子から供
給される第２の電位をバッファの制御端子へ出力する第
４のスイッチング手段とを含んで構成され、前記集積回
路のＤＣ特性を試験するにあたって、第１の電源端子か
ら供給する第１の電位を所定の電位レベルとして第３ス
イッチング手段を遮断させて第４スイッチング手段を導
通させ、前記第２の電位をバッファの制御端子に与える
ことを特徴とする。本発明に従えば、集積回路のバッフ
ァのＤＣ特性を試験する際には、第１および第２の電源
端子から供給する第１および第２の電位の電位レベルを
それぞれ所定のレベルに定めてバッファの出力である集
積回路の出力を検出する。第１および第２の電位の電位
レベルを切換えることで、高および低レベルの電位を与
えた際のバッファのＤＣ特性を試験することができるの
で、処理手段の出力を制御してバッファに入力する電位
を定める場合に比べてテストに要する時間を短縮するこ
とができる。

【００２５】

【発明の実施の形態】図１は、本発明の実施の一形態で
ある集積回路５１の構成を示すブロック図であり、図２
は集積回路５１における各回路とパッドとの接続関係を
説明するための図である。集積回路５１は、内部論理回
路５２と、出力バッファ５３と、テスト回路５４，５６
と、入出力バッファ５５とを含んで構成される。

【００２６】電源入力パッド５９〜６３には、ハイ／ロ
ーいずれかの電位レベルに定められる電位が与えられ
る。集積回路５１の各バッファ５３，５５のＤＣ特性
は、図示しないテスタから電源入力パッド５９〜６３を
介して所定の電位を供給して、出力パッド５７および入
出力パッド５８から出力される電位を測定することによ
って求められる。電源入力パッド５９〜６３を介して与
えられる電位は、内部論理回路５２および他の回路に与
えられる。

【００２７】電源入力パッド６０，６２を介して処理手
段である内部論理回路５２に第１の電位としてハイ／ロ
ーいずれかのレベルである電位ｖｄｄ２とローレベルで
ある電位ｖｓｓ２とが与えられる。また、電位ｖｄｄ２
はテスト回路５４，５６にも与えられる。電位ｖｄｄ２
は、ＤＣ特性の試験時のみハイ／ローいずれかの電位レ
ベルとなり、試験時以外の通常の動作時にはハイレベル
となっている。出力バッファ５３および入出力バッファ
５５には、第２の電位として電源入力パッド５９，６１
を介してハイレベルである電位ｖｄｄ１とローレベルで
ある電位ｖｓｓ１とが与えられる。たとえば、ハイレベ
ルは５Ｖであってローレベルは０Ｖである。なお、電位
ｖｓｓ１，ｖｓｓ２をグランド電圧として０Ｖに定め、
ハイ／ローレベルをそれぞれ０Ｖを超える値に定めても
よい。

【００２８】テスト回路５４，５６は同一の構成である
ので、テスト回路５４について説明を行う。テスト回路
５４は、ＰチャネルトランジスタＰ１，Ｐ２と、Ｎチャ
ネルトランジスタＮ１，Ｎ２とを含んで構成される。Ｎ
チャネルトランジスタＮ１は、内部論理回路５２の出力
端子ＯＵＴ１と出力バッファ５３の入力端子Ａとの間に
介挿されており、電位ｖｄｄ２によって導通／遮断が制
御される。トランジスタＮ１と入力端子Ａとの間には、
ＰチャネルトランジスタＰ１が介挿されている。トラン
ジスタＰ１は、第３の電位である電位ｖｄｄ３がソース
に与えられ、ドレインがトランジスタＮ１の出力に接続
される。電位ｖｄｄ３は、電源入力パッド６３を介して
与えられる電位であり、ハイ／ローいずれかのレベルで
ある。トランジスタＰ１は、電位ｖｄｄ２によって導通
／遮断が制御される。したがって、トランジスタＮ１，
Ｐ１はいずれか一方のみが導通する。

【００２９】トランジスタＮ２は、内部論理回路５２の
制御出力端子ＣＴＬ１と出力バッファ５３の制御入力端
子ＣＫとの間に介挿されており、電位ｖｄｄ２によって
導通／遮断が制御される。トランジスタＮ２と制御入力
端子ＣＫとの間には、トランジスタＰ２が介挿されてい
る。トランジスタＰ２は、第２の電位である電位ｖｄｄ
１がソースに与えられ、ドレインがトランジスタＮ２の
出力に接続される。トランジスタＰ２は、電位ｖｄｄ２
によって導通／遮断が制御される。

【００３０】以下に示す表１は、通常の動作時およびＤ
Ｃテスト時における各電位の電位レベルを示す表であ
る。

【００３１】

【表１】

【００３２】集積回路５１を通常のＩＣとして動作させ
る場合には、電位ｖｄｄ２をハイ「Ｈ」レベルにして、
トランジスタＮ１，Ｎ２を導通させる。トランジスタＮ
１，Ｎ２が導通することによって、内部論理回路５２か
ら出力される信号ＯＵＴ１，ＣＴＬ１が出力バッファ５
３の入力端子Ａ，ＣＫにそれぞれ入力される。電位ｖｄ
ｄ１，ｖｄｄ３はそれぞれハイレベルに定められる。

【００３３】集積回路５１のＤＣテストを行う場合に
は、電位ｖｄｄ２をロー「Ｌ」レベルにしてトランジス
タＰ１，Ｐ２を導通させる。トランジスタＰ１のソース
に与えられている電位ｖｄｄ３の電位レベルを、ハイも
しくはローレベルにすることによって、出力バッファ５
３の入力端子Ａに与えられる信号のレベルを定めること
ができる。電位ｖｄｄ３をハイレベルとしたときには、
出力バッファ５３の入力端子Ａにハイレベルの信号が与
えられ、入力がハイレベルであるときの出力バッファ５
３のＤＣ特性をテストすることができる。また、電位ｖ
ｄｄ３をローレベルとしたときには、出力バッファ５３
の入力端子Ａにローレベルの信号が与えられ、入力がロ
ーレベルであるときの出力バッファ５３のＤＣ特性をテ
ストすることができる。なお、テスト回路５４における
トランジスタＰ１，Ｐ２；Ｎ１，Ｎ２はこの順番でテス
ト回路５６のトランジスタＰ３，Ｐ４；Ｎ３，Ｎ４に対
応する。

【００３４】図３は、入出力バッファ５５の構成例を示
す回路図である。入出力バッファ５５は、Ｐチャネルト
ランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５
と、ＮチャネルトランジスタＮ１１，Ｎ１２，Ｎ１３，
Ｎ１４，Ｎ１５と、抵抗Ｒ１とを含んで構成される。な
お、出力バッファ５３は入出力バッファ５５から抵抗Ｒ
１を除いた構成となる。

【００３５】トランジスタＰ１１，Ｎ１１；Ｐ１２，Ｎ
１２；Ｐ１４，Ｎ１４；Ｐ１５，Ｎ１５はそれぞれ対と
なっており、各トランジスタ対のゲートには同一の信号
が与えられる。トランジスタＰ１１，Ｎ１１；Ｐ１２，
Ｎ１２；Ｐ１５，Ｎ１５の各トランジスタ対において、
トランジスタＰ１１，Ｐ１２，Ｐ１５の各ソースにはた
とえば電位ｖｄｄが供給され、トランジスタＮ１１，Ｎ
１２，Ｎ１５の各ソースにはたとえば電位ｖｓｓ１が供
給され、各ドレインが共通に接続されて出力となってい
る。トランジスタＰ１３，Ｎ１３；Ｐ１４，Ｎ１４は、
トランジスタＰ１３のソースに電位ｖｄｄ１が供給さ
れ、トランジスタＰ１３のドレインとトランジスタＰ１
４のソースとが接続される。さらに、トランジスタＰ１
４のドレインとトランジスタＮ１４のドレインとが接続
され、トランジスタＮ１４のソースとトランジスタＮ１
３のドレインとが接続され、トランジスタＮ１３のソー
スには電位ｖｓｓ１が供給される。

【００３６】信号ＣＫが各ゲートに与えられるトランジ
スタＰ１１，Ｎ１１の出力は、トランジスタＰ１２，Ｎ
１２の各ゲートとトランジスタＰ１３のゲートとに与え
られる。また、トランジスタＰ１２，Ｎ１２の出力はト
ランジスタＮ１３のゲートに与えられる。信号ＣＫがハ
イレベルである場合、トランジスタＰ１３，Ｎ１３はい
ずれも導通し、ローレベルである場合にはいずれも遮断
される。信号ＡはトランジスタＰ１４，Ｎ１４の各ゲー
トに与えられる。トランジスタＰ１４，Ｎ１４の各ドレ
イン電位である出力はトランジスタＰ１５，Ｎ１５の各
ゲートに与えられ、トランジスタＰ１５，Ｎ１５の出力
Ｙが入出力パッド５８から出力される。入出力パッド５
８に対してトランジスタＰ１５，Ｎ１５と並列になるよ
うに抵抗Ｒ１が設けられる。

【００３７】

【表２】

【００３８】表２は、入出力バッファ５５の真理値表で
ある。信号ＣＫがハイレベルであるときには、信号Ａが
そのまま出力信号Ｙとして出力される。信号ＣＫがロー
レベルであるときには信号Ａのレベルに関係なく出力は
ハイインピーダンス状態となり、出力信号Ｙは不定とな
る。

【００３９】以上のように本発明の実施の一形態によれ
ば、半導体集積回路を動作させる際に供給する電源電位
が複数個に分割されていることを利用し、集積回路５１
に供給する電位のうち所定の電位の電位レベルを切換え
ることによって各電位レベルが入力されているときの各
バッファ５３，５５のＤＣ特性を試験することができ
る。各バッファ５３，５５の出力端子における電位レベ
ルは、電源入力パッドから与えられる電位の電位レベル
によって定められるので、信号入力用のパッドおよびパ
ッドからテスト回路などへの信号配線を新たに設ける必
要がなく、集積回路５１の形成される面積を小さく抑え
ることができる。集積回路５１に設けられるテスト回路
５４，５６は、構成が簡単であるので、テスト回路５
４，５６を含んで形成することによる集積回路５１の面
積の増大を抑えることができる。また、テスト回路５
４，５６の構成が簡素化されることによって、ゲート回
路および配線による信号の遅延時間を少なくすることが
できる。さらに、ＤＣ特性を試験する際の各バッファ５
３，５５の出力信号Ｙは、電位ｖｄｄ３によって定まら
れるので、内部論理回路５２からの信号ＯＵＴ１，ＯＵ
Ｔ２の電位レベルをテストベクタを入力して定める必要
がなく、ＤＣ特性の試験に要する時間を短縮することが
できる。

【００４０】なお、本実施の形態では図１に示す出力バ
ッファ５３および入出力バッファ５５にはいずれも制御
信号ＣＴＬ１，ＣＴＬ２が与えられる制御入力端子ＣＫ
が設けられているが、設けられていない構成であっても
よい。前記制御入力端子ＣＫが設けられていない出力バ
ッファおよび入出力バッファに接続されるテスト回路で
は、たとえばテスト回路５４におけるトランジスタＮ
２，Ｐ２は形成する必要がない。

【００４１】また、本実施の形態では電位ｖｄｄ３は電
位ｖｄｄ１，ｖｓｓ１などのように対となっておらずテ
スト回路５４，５６以外には供給されていないが、集積
回路５１に電位ｖｄｄ３に対応する電位を供給するよう
に定め、集積回路５１における図示しない他の回路に供
給するようにしてもよい。上述のように集積回路５１に
供給される電源電圧の数を増加させることによって集積
回路５１の耐ノイズ性を向上させることができる。

【００４２】

【発明の効果】本発明によれば、テスト回路は、集積回
路のＤＣ特性の試験時以外は、処理手段の出力を直接バ
ッファに出力し、ＤＣ特性を試験する際には第３の電源
端子から供給される第３の電位レベルをバッファに出力
するので、テスト回路の出力を切換えるための信号を与
える必要がなく、当該信号を入力するための端子を集積
回路に設ける必要がないので、集積回路が形成される面
積の増大を抑えることができる。また、ＤＣ特性の試験
のために設けられるテスト回路を構成する素子の数が少
なく、配線を長く引き回す必要がないので、集積回路に
おけるゲート遅延および配線遅延による信号のタイミン
グのずれを最小限に抑えることができ、安定して動作す
る集積回路とすることができる。さらに、ＤＣ特性の試
験を行う際にはバッファに第３の電位が与えられるの
で、処理手段の出力を制御してバッファに入力する電位
を定める集積回路よりもＤＣ特性の試験に要する時間を
短縮することができる。

【００４３】また本発明によれば、第１および第３の電
位の電位レベルをそれぞれ切換えることで、高および低
レベルの電位を与えた際のバッファのＤＣ特性を調べる
ことができるので、処理手段の出力を制御してバッファ
に入力する電位を定めてバッファのＤＣ特性の試験を行
う場合に比べて試験に要する時間を短縮することができ
る。テスト回路を駆動するために供給される第１の電位
によって、処理手段の出力がバッファに与えられるか、
第３の電位がバッファに与えられるかが切換えられるの
で、テスト回路の出力を切換えるための信号を入力する
ための端子を設ける必要がなく、集積回路が形成される
面積の増大を抑えることができる。

【００４４】さらに本発明によれば、集積回路のバッフ
ァのＤＣ特性の試験を行う際には、供給する第１および
第３の電位の電位レベルを切換えることで、高および低
レベルの電位を与えた際のバッファのＤＣ特性の試験を
行うことができるので、処理手段の出力を制御してバッ
ファのＤＣ特性の試験を行う場合に比べて試験に要する
時間を短縮することができる。

【００４５】またさらに本発明によれば、集積回路では
第１の電位の電位レベルを切換えて、第２の電位を制御
端子に与えるかどうかが制御されることによって、バッ
ファの状態が、与えられた信号の電位レベルに従った出
力を行う状態か、出力がハイインピーダンスとなる状態
かが選択的に選ばれるので、処理手段の出力を制御して
バッファのＤＣ特性について試験を行う場合に比べてテ
ストに要する時間を短縮することができる。また、制御
端子に入力する電位レベルを選択的に選ぶことによって
バッファの動作の状態を制御することができる。

【００４６】またさらに本発明によれば、集積回路のバ
ッファのテストを行う際には、第１の電位の電位レベル
を切換えて、第２の電位を制御端子に与えるかどうかが
制御されることによって、バッファの状態が、与えられ
た信号の電位レベルに従った出力を行う状態か、出力が
ハイインピーダンスとなる状態かが選択的に選ばれるの
で、処理手段の出力を制御してバッファのＤＣ特性につ
いて試験を行う場合に比べてテストに要する時間を短縮
することができる。また、制御端子に入力する電位レベ
ルを選択的に選ぶことによってバッファの動作の状態を
制御することができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態である集積回路５１の構
成を示すブロック図である。

【図２】集積回路５１における各回路とパッドとの接続
関係を説明するための図である。

【図３】入出力バッファ５５の構成例を示す回路図であ
る。

【図４】第１の先行技術である半導体集積回路１１のブ
ロック図である。

【図５】集積回路１１における各回路とパッドとの接続
関係を説明するための図である。

【図６】第２の先行技術である集積回路２１の構成を示
すブロック図である。

【符号の説明】

５１ 半導体集積回路 ５２ 内部論理回路 ５３ 出力バッファ ５４，５６ テスト回路 ５５ 入出力バッファ ５７ 出力パッド ５８ 入出力パッド ５９〜６３ 電源入力パッド Ｐ１，Ｐ２，Ｐ３，Ｐ４ Ｐチャネルトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４ Ｎチャネルトランジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 互いに独立して制御される複数の電位が
   それぞれ供給される少なくとも３つの電源端子と、 第１の電源端子から供給される第１の電位によって駆動
   され、与えられる信号に基づいて予め定める処理を行
   い、処理結果を出力する処理手段と、 第２の電源端子から供給される第２の電位によって駆動
   され、入力される信号の電位レベルに従った出力を行う
   少なくとも１つのバッファと、 第１の電源端子から供給される第１の電位によって駆動
   され、処理手段の出力および第３の電源端子から供給さ
   れる第３の電位のいずれか一方を前記バッファに出力す
   る少なくとも１つのテスト回路とを含むことを特徴とす
   る集積回路。
2. 【請求項２】 前記テスト回路は、 第１の電源端子から供給される第１の電位によって導通
   ／遮断の態様が制御され、導通時には前記処理手段の出
   力を前記バッファに出力する第１スイッチング手段と、 前記第１の電位によって導通／遮断の態様が、前記第１
   スイッチング手段とは逆となるように制御され、導通時
   には第３の電源端子を介して供給される第３の電位を前
   記バッファに出力する第２スイッチング手段とを含むこ
   とを特徴とする請求項１記載の集積回路。
3. 【請求項３】 互いに独立して制御される複数の電位が
   それぞれ供給される少なくとも３つの電源端子と、 第１の電源端子から供給される第１の電位によって駆動
   され、与えられる信号に基づいて予め定める処理を行
   い、処理結果を出力する処理手段と、 第２の電源端子から供給される第２の電位によって駆動
   され、入力される信号の電位レベルに従った出力を行う
   少なくとも１つのバッファと、 第１の電位によって導通／遮断の態様が制御され、導通
   時には前記処理手段の出力を前記バッファに出力する第
   １スイッチング手段と、前記第１の電位によって導通／
   遮断の態様が、前記第１スイッチング手段とは逆となる
   ように制御され、導通時には第３の電源端子を介して供
   給される第３の電位をバッファに出力する第２スイッチ
   ング手段とを含み、処理手段の出力および第３の電位の
   いずれか一方をバッファに出力する少なくとも１つのテ
   スト回路とを含む集積回路のＤＣ特性を試験するにあた
   って、 前記バッファには第２の電源端子から第２の電位を供給
   し、第１の電源端子から供給される第１の電位を所定の
   電位レベルとして第１スイッチング手段を遮断させて第
   ２スイッチング手段を導通させ、第３の電源端子から供
   給される第３の電位の電位レベルを切換え、バッファか
   らの出力電位を検出することを特徴とする集積回路のテ
   スト方法。
4. 【請求項４】 前記バッファは、入力される信号の電位
   レベルに従った出力を行うか、出力をハイインピーダン
   ス状態とするかを制御する信号が与えられる制御端子を
   備え、 前記処理手段は、バッファの状態を制御する信号を出力
   し、 前記テスト回路は、 前記第１の電位によって導通／遮断の態様が制御され、
   導通時には前記処理手段からの制御信号をバッファの制
   御端子へ出力する第３スイッチング手段と、 前記第１の電位によって導通／遮断の態様が、第３スイ
   ッチング手段とは逆となるように制御され、導通時には
   第２の電源端子から供給される第２の電位をバッファの
   制御端子へ出力する第４スイッチング手段とを含むこと
   を特徴とする請求項１記載の集積回路。
5. 【請求項５】 前記バッファは、供給される信号の電位
   レベルに従った出力を行うか、出力をハイインピーダン
   ス状態とするかを制御する信号が与えられる制御端子を
   備え、 前記処理手段は、バッファの状態を制御する信号を出力
   し、 前記テスト回路は、前記第１の電位によって導通／遮断
   の態様が制御され、導通時には前記処理手段からの制御
   信号をバッファの制御端子へ出力する第３スイッチング
   手段と、前記第１の電位によって導通／遮断の態様が、
   第３スイッチング手段とは逆となるように制御され、導
   通時には第２の電源端子から供給される第２の電位をバ
   ッファの制御端子へ出力する第４のスイッチング手段と
   を含んで構成され、 前記集積回路のＤＣ特性を試験するにあたって、第１の
   電源端子から供給する第１の電位を所定の電位レベルと
   して第３スイッチング手段を遮断させて第４スイッチン
   グ手段を導通させ、前記第２の電位をバッファの制御端
   子に与えることを特徴とする請求項３記載の集積回路の
   テスト方法。