JP3062117B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体装置内の出力バッファ回路の電気的特性の評
価測定、ならびに内部回路の機能試験を行うためのテス
トモード制御手段を内蔵する半導体装置に関する。

【０００２】

【従来の技術】従来の半導体装置においては、内部論理
回路等を含む内部回路より出力される信号は、当該出力
バッファ回路を介して外部に出力されるように構成され
ている。このような回路構成において、ＬＳＩテスタを
用いて、前記出力バッファ回路の入出力特性を含む電気
的特性を評価する場合には、当該出力バッファ回路に対
する入力レベルを適正レベルとし、この適正レベル入力
に対応する出力バッファ回路からの出力電圧または出力
電流を評価することが必要となるが、このように、出力
バッファ回路に対する入力レベルを適正レベルにするた
めには、前段の内部論理回路に対する試験信号として、
適切な信号を設定して入力することが必須条件となる。

【０００３】図２に示されるのは、内部回路としての内
部論理回路３３と、当該内部論理回路３３の出力側に接
続される出力バッファ回路３４、３５、３６および３７
と、これらの出力バッファ回路３４〜３７にそれぞれ接
続される出力端子３８、３９、４０および４１とを含む
従来の半導体装置の構成概要を示すブロック図である。
図２において、ＬＳＩテスタ（図示されない）より、内
部論理回路３３に信号１１３を入力し、出力バッファ回
路３４、３５、３６および３７の電気的特性を評価し測
定する場合には、上述のように、内部論理回路３３より
出力されて、出力バッファ回路３４、３５、３６および
３７に入力される信号１１４、１１５、１１６および１
１７の電位レベルを適正レベルとするために、内部論理
回路３３に入力される信号１１３としては、当該内部論
理回路３３の内部構成をも配慮して、信号のレベル内容
を適切に選択し設定しなければならない。しかしなが
ら、内部論理回路３３の内部には、例えば順序回路等が
包含されており、それらの回路内容を考慮して信号１１
３を適切な信号に設定することは容易ではなく、従っ
て、内部論理回路３３に対する入力信号の如何によって
は、出力バッファ回路３４〜３７の電気的特性評価を行
う際の測定に際して、多大の時間を要するという問題が
ある。

【０００４】また、更に図２の従来の半導体装置におい
ては、出力バッファ回路３４、３５、３６および３７か
ら、出力端子３８〜４１を介して外部に出力される出力
電流の増大に伴うノイズ発生に起因して、ＬＳＩテスタ
による測定時に測定上の誤判定が生じる惧れがある。こ
のノイズ発生を防止するために、出力バッファ回路３４
〜３７から、それぞれ対応する出力端子３８〜４１を介
して外部に出力される電流量を抑制制御しようとして
も、半導体装置に対する供給電源が通常は単一の電源と
して形成され、当該電源電圧レベルが常時一定レベルに
て供給されているために、前記出力端子３８〜４１から
の出力電流の抑制制御を行うことが困難であるというの
が実態である。

【０００５】また、このような半導体装置の出力バッフ
ァ回路に対する制御手法に関する公知例としては、例え
ば、特開昭５７ー２１１０７６号公報に開示されている
従来例がある。この従来例においては、本発明とは回路
構成手段においては差異はあるものの、内部論理回路ま
たは内部回路の出力信号を受ける出力バッファ回路に対
して、当該出力バッファ回路の特性を制御する外部信号
を入力することにより、当該出力バッファ回路の評価用
出力電圧のレベルを、任意の適正レベルに制御調整する
ことが可能であり、これにより、当該出力バッファ回路
の電気的特性を測定することが可能であるものとしてい
る。

【０００６】図３は、上記の特開昭５７ー２１１０７６
号公報に開示されている従来例の構成を示すブロック図
である。図３に示されるように、本従来例は、外部制御
信号用パッド４３および４４に対応して、内部論理回路
４２と、抵抗４５および４６と、インバータ４７および
５１−１〜５１−ｎと、信号遮断回路４８−１〜４８−
ｎと、トランスファ回路４９および５０と、インバータ
により形成される出力回路５１−１〜５１−ｎとを備え
て構成される。なお、信号遮断回路４８−１〜４８−ｎ
は、それぞれ２個のトランスファ回路により形成されて
いるが、説明上の支障が生じないために、その内の信号
遮断回路４８−１の内部構成のみが代表的に記載されて
おり、図３において、当該信号遮断回路４８−１は、ト
ランズファ回路４９および５０により形成されている。
また、同様の理由により、信号遮断回路４８−１、４８
−２および４８−ｎ以外の信号遮断回路についても記載
が省略されている。

【０００７】図３において、通常動作時においては、信
号１１８の入力に対応して、内部論理回路４２から出力
される信号１２１−１、１２１−２、…………、１２１
−ｎは、それぞれ対応する信号遮断回路４８−１、４８
−２、…………、４８−ｎに入力される。一方におい
て、外部制御信号用パッド４３および４４には、制御信
号が“Ｌ”レベルで入力されるか、または当該両パッド
はフローティングの状態に設定されている。この状態に
おいては、外部制御信号用パッド４３および４４より、
各信号遮断回路４８−１〜４８−ｎに入力される制御信
号１１９および１２０は、共に“Ｌ”レベルとなってい
る。信号遮断回路４８−１のトランスファ回路４９にお
いては、ＰＭＯＳトランジスタ側に対する“Ｌ”レベル
の制御信号１２０と、ＮＭＯＳトランジスタ側に対する
インバータ４７による制御信号１２０の反転信号の入力
を受けて導通状態となり、内部論理回路４２より出力さ
れる信号１２１−１は、当該トランスファ回路４９を経
由して、信号１２２−１として出力され、出力バッファ
回路５１−１を介して外部に出力される。また、トラン
スファ回路５０においては、ＮＭＯＳトランジスタ側に
対する“Ｌ”レベルの制御信号１２０と、ＰＭＯＳトラ
ンジスタ側に対するインバータ４７による制御信号１２
０の反転信号の入力を受けて非導通状態となり、“Ｌ”
レベルの制御信号１１９は遮断されて、出力バッファ回
路５１−１の入力側に伝達されることがない。従って、
他の回路遮断回路４８−２〜４８−ｎにおいても、同様
に、内部論理回路４２より出力される信号１２１−２〜
１２１−ｎは、それぞれ対応する回路遮断回路４８−２
〜４８−ｎを経由して、信号１２２−２〜１２２−ｎと
して出力され、出力回路５１−２〜５１−ｎを介して外
部に出力される。勿論、この状態においては、“Ｌ”レ
ベルの制御信号１１９は、各回路遮断回路４８−２〜４
８−ｎにおいて遮断されて、対応する出力回路５１−２
〜５１−ｎに出力されることはない。

【０００８】次に、出力回路５１−１、５１−２、……
……、５１−ｎの評価試験を行う場合には、外部制御信
号用パッド４３および４４には、“Ｈ”レベルの制御信
号が入力される。この状態においては、“Ｈ”レベルの
制御信号１２０の入力を受けて、信号遮断回路４８−１
のトランスファ回路４９は非導通状態となり、トランス
ファ回路５０は導通状態となる。これにより、内部論理
回路４２より出力される信号１２１−１、１２１−２、
…………、１２１−ｎは、各信号遮断回路４８−２〜４
８−ｎにおいて遮断され、また、外部制御信号用パッド
４３から入力される“Ｈ”レベルの制御信号１１９は、
各信号遮断回路４８−２〜４８−ｎを経由して、それぞ
れ信号１２２−１〜１２２−ｎとして出力され、対応す
る出力回路５１−１〜５１−ｎを介して外部に出力され
る。従って、出力回路５１−１、５１−２、…………、
５１−ｎに対する評価試験を行う際には、外部制御信号
用パッド４４に対して“Ｈ”レベルの制御信号を入力す
ることにより、信号遮断回路４８−２〜４８−ｎ内のト
ランスファ回路の導通状態／非導通状態を切替えること
により、内部論理回路４２を介して出力される信号１２
１−１〜１２１−ｎを用いることなく、外部制御信号用
パッド４３に入力される制御信号に基づいて、出力回路
５１−１〜５１−ｎの出力レベルおよび出力電流レベル
に関する試験および測定を行うことができる。また、当
該評価試験時においては、外部制御信号用パッド４３か
ら、任意レベルの試験用の信号を入力することにより、
出力回路５１−１〜５１−ｎの出力レベルを、任意レベ
ルとして出力する試験をも行うことができる。

【０００９】

【発明が解決しようとする課題】上述した従来の半導体
装置においては、ＬＳＩテスタによる機能試験時におい
ては、当該半導体装置の出力端子の数が多い程、また前
記出力バッファ回路の負荷駆動能力が高く出力電流が大
電流である程、ノイズによるＬＳＩテスタによる測定上
の誤判定が発生し易いという欠点がある。

【００１０】その理由は、“Ｌ”レベルの電位を出力す
る出力バッファ回路が多い程、ＬＳＩテスタの接地電位
レベルに流れる電流量が大きくなり、実際の接地電位レ
ベルに比較して、ＬＳＩテスタの接地電位レベルが浮き
易くなって不安定な電位状態となり、これによりＬＳＩ
テスタにおいては誤動作したものと認識されることに起
因している。この現象は、出力端子の数が多い程、また
出力バッファ回路の負荷駆動能力が高くなり、出力電流
が多くなるに伴ない顕著に発生し易い状態となり、これ
による誤認識が上記欠点の要因となっている。

【００１１】また、従来の技術においては、出力バッフ
ァ回路の電気的特性を調査・解析する場合に、出力バッ
ファ回路の出力レベルを任意に制御するためには、内部
論理回路に対して適切な入力信号を入力することが必要
であり、且つ、評価・解析を行う出力端子数が多くなる
に従って、当該評価に必要となる時間が長くなるという
欠点があり、更にまた、ＬＳＩテスタを用いない場合に
は、それぞれの出力バッファ回路の電気的特性を調査・
解析することができないという欠点がある。

【００１２】その理由は、内部論理回路の中には、一般
的に順序回路が多く含まれているために、当該内部論理
回路に対しては、当該順序回路に対応する適切な入力信
号を選択して入力することにより評価を行うことが求め
られており、このためには多くの評価時間が必要となる
ことに原因している。また、ＬＳＩテスタを用いない場
合には、内部論理回路に対し所定の入力信号を入力する
ことによって、出力バッファ回路の出力レベルを制御す
ることが困難となるために、当該出力バッファ回路の特
性調査・解析を行うことができなくなることに起因して
いる。

【００１３】更に前記特開昭５７ー２１１０７６号公報
に開示されている公知従来例においては、外部からの入
力信号により、出力回路（出力バッファ回路）の出力レ
ベルを制御してはいるが、当該公知従来例における問題
として、内部論理回路等の評価測定条件に対応して、制
御可能な出力回路（出力バッファ回路）を任意に選択す
ることができないという欠点がある。

【００１４】また、当該公知従来例においては、外部信
号によって、全ての出力回路（出力バッファ回路）が同
一の動作状態に設定される状態となり、従って、出力回
路（出力バッファ回路）が多い場合、または出力回路
（出力バッファ回路）の駆動能力が高い場合には、出力
回路（出力バッファ回路）の出力レベルが“Ｌ”レベル
の電位として出力される場合には、出力回路（出力バッ
ファ回路）の特性評価用の電流測定装置の接地電位レベ
ルに多量の電流が流れて、当該電流測定装置の接地電位
レベルが不安定となり、電流測定に誤測定という不具合
を生じる可能性があるという欠点がある。

【００１５】更に本公知従来例においては、「任意レベ
ルの信号電圧を供給することで、出力回路（出力バッフ
ァ回路）の出力電圧を任意レベルにする試験も可能」と
あるが、当該公知従来例においては、任意レベルの信号
電圧を出力回路（出力バッファ回路）に入力するために
は、出力回路（出力バッファ回路）と内部論理回路を切
離すことがことが必要となる。即ち、出力回路（出力バ
ッファ回路）の調査・解析のみにしか使用することがで
きないという欠点がある。

【００１６】本発明の目的は、内部論理回路等の機能評
価測定時に対応して、出力バッファ回路を制御する専用
の出力バッファ制御手段を備え、且つ当該出力バッファ
制御手段に対する専用電源を具備することにより、ＬＳ
Ｉテスタによる機能評価試験を安定に実施することを可
能にするとともに、ＬＳＩテスタを用いない場合におい
ても、出力バッファ回路の電気的特性の調査・解析を容
易に行うことができる半導体装置を提供することにあ
る。

【００１７】

【課題を解決するための手段】本発明の半導体装置は、
内部回路の出力信号を外部に出力する出力バッファ回路
の電気的特性の評価測定するテストモードと、前記内部
回路の機能評価試験を行うテストモードとを少なくとも
含むテストモードを、任意に選択制御するテストモード
選択制御機能を有する半導体装置において、前記内部回
路の出力端子と前記出力バッファ回路とを連結する信号
線路上に挿入接続され、所定のテストモード制御信号を
介して当該信号線路の開閉制御を行う第１の信号線路開
閉制御手段と、前記第１の信号線路開閉制御手段と縦続
接続される状態で、前記内部回路の出力端子と前記出力
バッファ回路とを連結する信号線路上に挿入接続され、
電源電圧レベルの制御が可能な専用電源から電源電圧供
給されるバッファ回路と、前記出力バッファ回路の電気
的特性の評価測定時に、当該測定対象の出力バッファ回
路を選択する出力バッファ選択制御信号の入力を受け
て、測定対象の出力バッファ回路に対する入力信号とし
て“Ｈ”レベルの信号を出力し、測定対象外の出力バッ
ファ回路に対する入力信号として“Ｌ”レベルの信号を
出力する出力バッファ回路選択手段と、前記出力バッフ
ァ回路選択手段の出力側と前記出力バッファ回路の入力
側とを連結する信号線路上に挿入接続され、前記テスト
モード制御信号を介して当該信号線路の開閉制御を行う
第２の信号線路開閉制御手段とを、少なくとも前記出力
バッファ回路の電気的特性の評価測定するテストモード
と、前記内部回路の機能評価試験を行うテストモードと
を選択制御するとともに、これら２つのテストモードを
実行する機能手段として備えることを特徴としている。
なお、前記第１の信号線路開閉制御手段は、前記テスト
モード制御信号の反転信号による制御作用を受けて、前
記内部回路の出力端子と前記出力バッファ回路とを連結
する信号線路の開閉制御を行うクロックドインバータに
より形成してもよく、また、前記バッファ回路は、イン
バータにより形成してもよい。

【００１８】更に、前記出力バッファ選択制御信号を複
数の論理レベル信号の組合わせにより形成して、前記出
力バッファ回路選択手段を、前記出力バッファ選択制御
信号をデコードして、前記出力バッファ回路に対する入
力信号として”Ｈ”レベルの信号または”Ｌ”レベルの
信号を出力するデコード回路として形成してもよく、前
記第２の信号線路開閉制御手段は、前記テストモード制
御信号による制御作用を受けて、前記出力バッファ回路
選択手段の出力側と前記出力バッファ回路とを連結する
信号線路の開閉制御を行う複数のトランスファ回路によ
り形成してもよい。

【００１９】また、前記出力バッファ選択制御信号を、
第１および第２の論理レベル信号の組合わせにより形成
して、前記デコード回路を、第１の入力端に前記第１の
論理レベル信号を入力し、第２の入力端に前記第２の論
理レベル信号を入力して、出力端より前記出力バッファ
回路に対する第１の入力信号を出力する第１のＮＯＲ回
路と、第１の入力端に前記第１の論理レベル信号を入力
し、第２の入力端に前記第２の論理レベル信号の反転信
号を入力して、出力端より前記出力バッファ回路に対す
る第２の入力信号を出力する第２のＮＯＲ回路と、第１
の入力端に前記第１の論理レベル信号の反転信号を入力
して、第２の入力端に前記第２の論理レベル信号を入力
して、出力端より前記出力バッファ回路に対する第３の
入力信号を出力する第３のＮＯＲ回路と、第１の入力端
に前記第１の論理レベル信号の反転信号を入力し、第２
の入力端に前記第２の論理レベル信号の反転信号を入力
して、出力端より前記出力バッファ回路に対する第４の
入力信号を出力する第４のＮＯＲ回路と、を備えて形成
するようにしてもよい。

【００２０】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００２１】図１は本発明の１実施形態を示す回路図で
ある。図１に示されるように、本実施形態は、入力端子
１および２、テストモード制御端子３に対応して、内部
回路としての内部論理回路４と、当該内部論理回路４の
出力側に接続され、内部論理回路４の出力信号１０５、
１０６、１０７および１０７を、それぞれ入力とするク
ロックドインバータ１７、１８、１９および２０と、ク
ロックドインバータ１７、１８、１９および２０の出力
信号を、それぞれ反転して出力するインバータ２１、２
２、２３および２４と、出力バッファ回路２５、２６、
２７および２８と、これらの出力バッファ回路に接続さ
れる出力端子２９、３０、３１および３２と、入力端子
１および２の入力信号１０２および１０３に対応する専
用デコーダ５と、入力端子３の入力信号１０４ならびに
専用デコーダ５の出力信号に対応するトランスファ回路
１２、１３、１４および１５と、入力端子３の入力信号
１０４を反転して出力するインバータ１６とを備えて構
成される。なお、専用デコーダ５は、インバータ６およ
び７と、ＮＯＲ回路８、９、１０および１１により構成
されており、且つ、上記の専用デコーダ５、トランスフ
ァ回路１２〜１５およびインバータ１６は、当該半導体
装置のテストモードを切替え制御するテストモード制御
手段を形成している。また、本発明の特徴として、図１
の構成内容におけるＮＯＲ回路８〜１１およびインバー
タ２１〜２４に供給される電源電圧は、それ以外の他の
回路構成要素に対して供給される電源電圧とは別個の専
用電源より供給されている。

【００２２】図１において、ＬＳＩテスタを用いること
なく、出力バッファ回路２５、２６、２７および２８の
電気的特性の調査・解析を行う際には、まず、テストモ
ード制御端子３に対して、内部論理回路４に供給されて
いる電源電圧と同電位の“Ｈ”レベルの制御信号１０４
が入力される。この制御信号１０４は、対応するトラン
スファ回路１２、１３、１４および１５のゲートに入力
されるとともに、インバータ１６により反転されて、
“Ｌ”レベルの制御信号としてクロックドインバータ１
７、１８、１９および２０に入力される。これにより、
クロックドインバータ１７、１８、１９および２０は出
力不定動作状態となり、内部論理回路４とインバータ２
１、２２、２３および２４との接続関係は切離された状
態になるとともに、トランスファ回路１２、１３、１４
および１５を介して、専用デコーダ５の出力側と、出力
バッファ回路２５、２６、２７および２８の入力側との
間は、それぞれ接続される状態となる。この回路接続状
態において、入力端子１および２に対しては、電気的特
性評価対象の出力バッファ回路を選択するための選択制
御信号として、“Ｈ”レベルおよび“Ｌ”レベルの組合
わせによる制御信号１０２および１０３が入力される。
この場合における、制御信号１０２および１０３のレベ
ル組合わせと、専用デコーダ５を介して、出力バッファ
回路２５、２６、２７および２８の入力側に出力される
信号１０９、１１０、１１１および１１２が“Ｈ”レベ
ルに設定される関係は下記のとうりである。なお、専用
デコーダ５の出力により、入力側のレベルが“Ｈ”レベ
ルに設定される出力バッファ回路が、選択された出力バ
ッファ回路そのものである。

【００２３】 制御信号１０２： “Ｌ” “Ｌ” “Ｈ” “Ｈ” 制御信号１０３： “Ｌ” “Ｈ” “Ｌ” “Ｈ” ↓ ↓ ↓ ↓ 信号１０９ ： “Ｈ” “Ｌ” “Ｌ” “Ｌ” 信号１１０ ： “Ｌ” “Ｈ” “Ｌ” “Ｌ” 信号１１１ ： “Ｌ” “Ｌ” “Ｈ” “Ｌ” 信号１１２ ： “Ｌ” “Ｌ” “Ｌ” “Ｈ” 従って、制御信号１０２／１０３の組合わせと選択され
る出力バッファ回路との関係は、下記に示されるように
なる。

【００２４】 〔“Ｌ”／“Ｌ”〕……………出力バッファ回路２５ 〔“Ｌ”／“Ｈ”〕……………出力バッファ回路２６ 〔“Ｈ”／“Ｌ”〕……………出力バッファ回路２７ 〔“Ｈ”／“Ｈ”〕……………出力バッファ回路２８ 上記のように、専用デコーダ５の出力として生成される
信号１０９、１１０、１１１および１１２により選択さ
れた出力バッファ回路においては、例えば、信号１０９
が“Ｈ”レベルで入力される場合の出力バッファ回路２
５においては、当該“Ｈ”レベルの信号１０９の入力に
対応して、出力側には出力端子２９を介して電流出力さ
れ、接地電位レベルの状態となる。また、他の出力バッ
ファ回路２６、２７および２８においては、それぞれ
“Ｌ”レベルの信号１１０、１１１および１１２が入力
されるために、その出力側は高電位レベルの状態となっ
ている。この状態において、当該出力バッファ回路２５
の電気的特性を評価測定する際には、必要に応じて、専
用電源より電源供給を受けているＮＯＲ回路８、９、１
０および１１に対する電源電圧を制御調整することによ
り、出力バッファ回路２５に入力される信号１０９のレ
ベルを調整し、当該出力バッファ回路２５に関する所望
の電気的特性の評価測定を行うことができる。

【００２５】また、図１において、ＬＳＩテスタ（図示
されない）により、内部論理回路４の安定した機能評価
試験を行う際には、テストモード制御端子３に対して、
内部論理回路４に供給されている電源電圧よりも低レベ
ルに設定される“Ｌ”レベルの制御信号１０４が入力さ
れる。この制御信号１０４は、対応するトランスファ回
路１２、１３、１４および１５のゲートに入力されると
ともに、インバータ１６により反転されて、“Ｈ”レベ
ルの制御信号としてクロックドインバータ１７、１８、
１９および２０に入力される。これにより、クロックド
インバータ１７、１８、１９および２０は出力動作状態
となり、内部論理回路４とインバータ２１、２２、２３
および２４との間は正常な接続関係状態になるととも
に、トランスファ回路１２、１３、１４および１５は遮
断されて、専用デコーダ５の出力側と、出力バッファ回
路２５、２６、２７および２８の入力側との間は切離さ
れた状態となる。

【００２６】この回路接続状態において、前述のよう
に、ＮＯＲ回路８〜１１およびインバータ２１〜２４に
対しては、所定の専用電源より、内部論理回路４を含む
他の回路構成要素に供給される電源電圧よりも低レベル
の電源電圧が供給される。このようにすることにより、
ＬＳＩテスタより入力される信号１０１を受けて、内部
う理回路４より出力され、インバータ２１〜２４より出
力されて、出力バッファ回路２５〜２８に対しては、正
常の動作状態よりはレベル低下した電圧が入力される。
これにより、出力バッファ回路２５〜２８における出力
電流を少なくするように制御することが可能となり、結
果的にノイズが抑制されて、当該ノイズに起因する機能
評価測定における動作不良・判定障害等を防止すること
ができる。

【００２７】なお、上記の説明においては、ＮＯＲ回路
８〜１１およびインバータ２１〜２４に対する専用電源
は、半導体装置の内部回路の機能評価試験および出力バ
ッファ回路の電気的特性評価測定に対応して、当該半導
体装置全般に供給される汎用電源電圧よりも低電位に設
定されるているが、当該半導体装置を実使用する場合に
おいては、当該専用電源による供給電圧レベルを、前記
汎用電源電圧のレベルと同等レベルに設定して、単一電
源作動として稼働させることも可能である。

【００２８】

【発明の効果】以上説明したように、本発明は、内部回
路の出力側と出力バッファ回路との間に、供給電源電圧
を制御調整することのできる専用電源が供給されるバッ
ファ回路を設け、当該内部回路の機能評価試験時に、前
記専用電源による供給電圧を低レベルに制御調整するこ
とにより、前記出力バッファ回路の出力電流量を、ＬＳ
Ｉテスタによる機能評価試験に必要程度のレベルに抑制
制御し、当該ＬＳＩテスタによる当該機能評価試験を、
誤判定なく正常に実施することができるという効果があ
る。

【００２９】また、出力バッファ回路の電気的特性評価
測定時においては、内部回路と出力バッファ回路との間
の回路接続を遮断し、測定対象の出力バッファ回路を適
宜に選択するとともに、前記専用電源の供給電圧レベル
調整により、当該出力バッファ回路に対する入力信号の
レベル調整を可能とするテストモード制御手段を設ける
ことにより、ＬＳＩテストを用いることなく、出力バッ
ファ回路の電気的特性評価測定を行うことができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の１実施形態を示すブロック図である。

【図２】従来例を示すブロック図である。

【図３】他の従来例を示すブロック図である。

【符号の説明】

１、２ 入力端子 ３ テストモード制御端子 ４、３３、４２ 内部論理回路 ５ 専用デコーダ ６、７、１６、２１〜２４、４７ インバータ ８〜１１ ＮＯＲ回路 １２〜１５ トランスファ回路 １７〜２０ クロックドインバータ ２５〜２８、３４〜３７ 出力バッファ回路 ２９〜３２、３８〜４１ 出力端子 ４３、４４ 外部制御信号用パッド ４５、４６ 抵抗 ４８−１〜４８−ｎ 信号遮断回路 ４９、５０ トランスファ回路 ５１−１〜５１−ｎ 出力回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/822 H01L 27/04 H03K 19/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 内部回路の出力信号を外部に出力する出
   力バッファ回路の電気的特性の評価測定するテストモー
   ドと、前記内部回路の機能評価試験を行うテストモード
   とを少なくとも含むテストモードを、任意に選択制御す
   るテストモード選択制御機能を有する半導体装置におい
   て、 前記内部回路の出力端子と前記出力バッファ回路とを連
   結する信号線路上に挿入接続され、所定のテストモード
   制御信号を介して当該信号線路の開閉制御を行う第１の
   信号線路開閉制御手段と、 前記第１の信号線路開閉制御手段と縦続接続される状態
   で、前記内部回路の出力端子と前記出力バッファ回路と
   を連結する信号線路上に挿入接続され、電源電圧レベル
   の制御が可能な専用電源から電源電圧供給されるバッフ
   ァ回路と、 前記出力バッファ回路の電気的特性の評価測定時に、当
   該測定対象の出力バッファ回路を選択する出力バッファ
   選択制御信号の入力を受けて、測定対象の出力バッファ
   回路に対する入力信号として“Ｈ”レベルの信号を出力
   し、測定対象外の出力バッファ回路に対する入力信号と
   して“Ｌ”レベルの信号を出力する出力バッファ回路選
   択手段と、 前記出力バッファ回路選択手段の出力側と前記出力バッ
   ファ回路の入力側とを連結する信号線路上に挿入接続さ
   れ、前記テストモード制御信号を介して当該信号線路の
   開閉制御を行う第２の信号線路開閉制御手段とを、 少なくとも前記出力バッファ回路の電気的特性の評価測
   定するテストモードと、前記内部回路の機能評価試験を
   行うテストモードとを選択制御するとともに、これら２
   つのテストモードを実行する機能手段として備えること
   を特徴とする半導体装置。
2. 【請求項２】 前記第１の信号線路開閉制御手段が、前
   記テストモード制御信号の反転信号による制御作用を受
   けて、前記内部回路の出力端子と前記出力バッファ回路
   とを連結する信号線路の開閉制御を行うクロックドイン
   バータにより形成される請求項１記載の半導体装置。
3. 【請求項３】 前記バッファ回路が、インバータにより
   形成される請求項１記載の半導体装置。
4. 【請求項４】 前記出力バッファ選択制御信号が複数の
   論理レベル信号の組合わせにより形成され、 前記出力バッファ回路選択手段が、前記出力バッファ選
   択制御信号をデコードして、前記出力バッファ回路に対
   する入力信号として“Ｈ”レベルの信号または“Ｌ”レ
   ベルの信号を出力するデコード回路として形成される請
   求項１記載の半導体装置。
5. 【請求項５】 前記第２の信号線路開閉制御手段が、前
   記テストモード制御信号による制御作用を受けて、前記
   出力バッファ回路選択手段の出力側と前記出力バッファ
   回路とを連結する信号線路の開閉制御を行う複数のトラ
   ンスファ回路により形成される請求項１記載の半導体装
   置。
6. 【請求項６】 前記出力バッファ選択制御信号が第１お
   よび第２の論理レベル信号の組合わせにより形成され、 前記デコード回路が、第１の入力端に前記第１の論理レ
   ベル信号が入力され、第２の入力端に前記第２の論理レ
   ベル信号が入力されて、出力端より前記出力バッファ回
   路に対する第１の入力信号を出力する第１のＮＯＲ回路
   と、 第１の入力端に前記第１の論理レベル信号が入力され、
   第２の入力端に前記第２の論理レベル信号の反転信号が
   入力されて、出力端より前記出力バッファ回路に対する
   第２の入力信号を出力する第２のＮＯＲ回路と、 第１の入力端に前記第１の論理レベル信号の反転信号が
   入力され、第２の入力端に前記第２の論理レベル信号が
   入力されて、出力端より前記出力バッファ回路に対する
   第３の入力信号を出力する第３のＮＯＲ回路と、 第１の入力端に前記第１の論理レベル信号の反転信号が
   入力され、第２の入力端に前記第２の論理レベル信号の
   反転信号が入力されて、出力端より前記出力バッファ回
   路に対する第４の入力信号を出力する第４のＮＯＲ回路
   と、 を備えて形成される請求項４記載の半導体装置。