JP3116423B2 - 出力回路の検査回路 - Google Patents
出力回路の検査回路Info
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- JP3116423B2 JP3116423B2 JP03155411A JP15541191A JP3116423B2 JP 3116423 B2 JP3116423 B2 JP 3116423B2 JP 03155411 A JP03155411 A JP 03155411A JP 15541191 A JP15541191 A JP 15541191A JP 3116423 B2 JP3116423 B2 JP 3116423B2
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Description
【０００１】
【産業上の利用分野】本発明は集積回路装置に設けられ
てこの集積回路装置の出力回路における異常を検査する
出力回路の検査回路に関する。
てこの集積回路装置の出力回路における異常を検査する
出力回路の検査回路に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータ等の電子機
器システムにおいては、消費電力の低減が要望されてい
る。このため、これらの電子機器システムにおいては、
消費電力を低減するための機能を備えたものが使用され
るようになった。例えば、その出力回路にＣＭＯＳ（Co
mplementary MetalOxide Semiconductor ）を使用する
ことにより消費電力の低減を図った集積回路装置が使用
されている。
器システムにおいては、消費電力の低減が要望されてい
る。このため、これらの電子機器システムにおいては、
消費電力を低減するための機能を備えたものが使用され
るようになった。例えば、その出力回路にＣＭＯＳ（Co
mplementary MetalOxide Semiconductor ）を使用する
ことにより消費電力の低減を図った集積回路装置が使用
されている。
【０００３】図３は、従来の集積回路装置における出力
回路の一例を示す回路図である。
回路の一例を示す回路図である。
【０００４】ＮＡＮＤゲート４１には、信号Ｄ及び信号
Ｃが与えられるようになっている。また、ＮＯＲゲート
４２には、信号Ｄが与えられると共に、信号Ｃがインバ
ータ４３により反転されて与えられるようになってい
る。そして、ＮＡＮＤゲート４１の出力はＰチャネルト
ランジスタ４４のゲート電極に与えられ、ＮＯＲゲート
４２の出力はＮチャネルトランジスタ４５のゲート電極
に与えられるようになっている。これらのトランジスタ
４４，４５は、電源ＶDDと接地ＧＮＤとの間に直列に接
続されており、これらのトランジスタ４４，４５の相互
接続点が出力端子４６に接続されている。なお、信号Ｄ
はデータバス（図示せず）から与えられるデータ信号で
あり、信号Ｃは出力イネーブル信号である。
Ｃが与えられるようになっている。また、ＮＯＲゲート
４２には、信号Ｄが与えられると共に、信号Ｃがインバ
ータ４３により反転されて与えられるようになってい
る。そして、ＮＡＮＤゲート４１の出力はＰチャネルト
ランジスタ４４のゲート電極に与えられ、ＮＯＲゲート
４２の出力はＮチャネルトランジスタ４５のゲート電極
に与えられるようになっている。これらのトランジスタ
４４，４５は、電源ＶDDと接地ＧＮＤとの間に直列に接
続されており、これらのトランジスタ４４，４５の相互
接続点が出力端子４６に接続されている。なお、信号Ｄ
はデータバス（図示せず）から与えられるデータ信号で
あり、信号Ｃは出力イネーブル信号である。
【０００５】このように構成された出力回路を有する集
積回路装置において、低消費電力を実現するためには、
ゲートの故障等が無いことが必要である。上述の集積回
路装置において、ゲート故障を検出するためには、先
ず、出力イネーブル信号Ｃを“Ｈ”レベルに設定する。
そして、データバスからの信号Ｄを例えば“Ｈ”に設定
し、次いでこの信号Ｄを“Ｌ”に設定する。この場合
に、例えばトランジスタ４４又はトランジスタ４５に異
常があると、電源ＶDDから接地ＧＮＤに貫通電流が流れ
る。この貫通電流を検出することにより、ゲート故障を
検出することができる。
積回路装置において、低消費電力を実現するためには、
ゲートの故障等が無いことが必要である。上述の集積回
路装置において、ゲート故障を検出するためには、先
ず、出力イネーブル信号Ｃを“Ｈ”レベルに設定する。
そして、データバスからの信号Ｄを例えば“Ｈ”に設定
し、次いでこの信号Ｄを“Ｌ”に設定する。この場合
に、例えばトランジスタ４４又はトランジスタ４５に異
常があると、電源ＶDDから接地ＧＮＤに貫通電流が流れ
る。この貫通電流を検出することにより、ゲート故障を
検出することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
集積回路装置においては以下に示す問題点がある。即
ち、実際の集積回路装置においては、例えば図３に示す
ような出力回路が多数設けられている。これらの各出力
回路におけるゲートの異常の有無を検査するためには、
これら複数の出力回路に所定の状態値の信号を順次与え
る必要がある。従って、検査が煩雑であると共に検査に
長時間を必要とする。
集積回路装置においては以下に示す問題点がある。即
ち、実際の集積回路装置においては、例えば図３に示す
ような出力回路が多数設けられている。これらの各出力
回路におけるゲートの異常の有無を検査するためには、
これら複数の出力回路に所定の状態値の信号を順次与え
る必要がある。従って、検査が煩雑であると共に検査に
長時間を必要とする。
【０００７】例えば、図３に示す従来の出力回路におい
ては、トランジスタ４４，４５における異常の有無を検
査するためには、マイクロコンピュータ等のレジスタを
操作して、データ信号Ｄ及び出力イネーブル信号Ｃを前
述の如く設定する。そして、出力回路の数だけこのよう
な操作を繰り返す必要がある。
ては、トランジスタ４４，４５における異常の有無を検
査するためには、マイクロコンピュータ等のレジスタを
操作して、データ信号Ｄ及び出力イネーブル信号Ｃを前
述の如く設定する。そして、出力回路の数だけこのよう
な操作を繰り返す必要がある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、出力回路の検査を容易に実施することがで
きる出力回路の検査回路を提供することを目的とする。
のであって、出力回路の検査を容易に実施することがで
きる出力回路の検査回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る出力回路の
検査回路は、集積回路に設けられてこの集積回路装置の
出力回路における異常を検出する出力回路の検査回路に
おいて、第１の制御信号及び第２の制御信号が入力され
る第１のＡＮＤゲートとデータ信号及び前記第２の制御
信号の反転信号が入力される第２のＡＮＤゲートと前記
第１のＡＮＤゲート及び前記第２のＡＮＤゲートの出力
信号が入力される第１のＮＯＲゲートと前記第１のＮＯ
Ｒゲートの出力信号を反転する第１のインバータとを有
する第１の制御手段と、出力イネーブル信号及び前記第
２の制御信号の反転信号が入力される第３のＡＮＤゲー
トと前記第３のＡＮＤゲートの出力信号及び前記第２の
制御信号が入力される第２のＮＯＲゲートと前記第２の
ＮＯＲゲートの出力信号を反転する第２のインバータと
を有する第２の制御手段とを有し、前記第１の制御手段
は前記第２の制御信号に基づいて前記データ信号及び前
記第１の制御信号のうちのいずれか一方を前記出力回路
に選択的に出力し、前記第２の制御手段は前記第２の制
御信号に基づいて前記出力回路の出力イネーブルを前記
出力イネーブル信号により制御するか、又は前記出力回
路を常時出力イネーブルにするかを選択することを特徴
とする。また、本発明に係る他の出力回路の検査回路
は、集積回路に設けられてこの集積回路装置のリセット
機能付きラッチ回路からなる出力回路における異常を検
出する出力回路の検査回路において、第１の制御信号及
び第２の制御信号が入力される第１のＡＮＤゲートとデ
ータ信号及び前記第２の制御信号の反転信号が入力され
る第２のＡＮＤゲートと前記第１のＡＮＤゲート及び前
記第２のＡＮＤゲートの出力信号が入力される第１のＮ
ＯＲゲートと前記第１のＮＯＲゲートの出力信号を反転
する第１のインバータとを有する第１の制御手段と、ク
ロック信号及び前記第２の制御信号の反転信号が入力さ
れる第１のＮＡＮＤゲートと前記第１のＮＡＮＤゲート
の出力信号を反転する第２のインバータとを有する第２
の制御手段とを有し、前記第１の制御手段は前記第２の
制御信号に基づいて前記データ信号及び前記第１の制御
信号のうちのいずれか一方を前記出力回路に選択的に出
力し、前記第２の制御手段は前記第２の制御信号に基づ
いて前記出力回路を前記クロック信号によって制御する
か、又は前記出力回路の 異常を常時検出可能にするかを
選択することを特徴とする。
検査回路は、集積回路に設けられてこの集積回路装置の
出力回路における異常を検出する出力回路の検査回路に
おいて、第１の制御信号及び第２の制御信号が入力され
る第１のＡＮＤゲートとデータ信号及び前記第２の制御
信号の反転信号が入力される第２のＡＮＤゲートと前記
第１のＡＮＤゲート及び前記第２のＡＮＤゲートの出力
信号が入力される第１のＮＯＲゲートと前記第１のＮＯ
Ｒゲートの出力信号を反転する第１のインバータとを有
する第１の制御手段と、出力イネーブル信号及び前記第
２の制御信号の反転信号が入力される第３のＡＮＤゲー
トと前記第３のＡＮＤゲートの出力信号及び前記第２の
制御信号が入力される第２のＮＯＲゲートと前記第２の
ＮＯＲゲートの出力信号を反転する第２のインバータと
を有する第２の制御手段とを有し、前記第１の制御手段
は前記第２の制御信号に基づいて前記データ信号及び前
記第１の制御信号のうちのいずれか一方を前記出力回路
に選択的に出力し、前記第２の制御手段は前記第２の制
御信号に基づいて前記出力回路の出力イネーブルを前記
出力イネーブル信号により制御するか、又は前記出力回
路を常時出力イネーブルにするかを選択することを特徴
とする。また、本発明に係る他の出力回路の検査回路
は、集積回路に設けられてこの集積回路装置のリセット
機能付きラッチ回路からなる出力回路における異常を検
出する出力回路の検査回路において、第１の制御信号及
び第２の制御信号が入力される第１のＡＮＤゲートとデ
ータ信号及び前記第２の制御信号の反転信号が入力され
る第２のＡＮＤゲートと前記第１のＡＮＤゲート及び前
記第２のＡＮＤゲートの出力信号が入力される第１のＮ
ＯＲゲートと前記第１のＮＯＲゲートの出力信号を反転
する第１のインバータとを有する第１の制御手段と、ク
ロック信号及び前記第２の制御信号の反転信号が入力さ
れる第１のＮＡＮＤゲートと前記第１のＮＡＮＤゲート
の出力信号を反転する第２のインバータとを有する第２
の制御手段とを有し、前記第１の制御手段は前記第２の
制御信号に基づいて前記データ信号及び前記第１の制御
信号のうちのいずれか一方を前記出力回路に選択的に出
力し、前記第２の制御手段は前記第２の制御信号に基づ
いて前記出力回路を前記クロック信号によって制御する
か、又は前記出力回路の 異常を常時検出可能にするかを
選択することを特徴とする。
【００１０】
【作用】本願請求項１に係る発明においては、データ信
号が与えられると共に第１及び第２の制御信号が与えら
れる第１の制御手段と出力イネーブル信号及び第２の制
御信号が与えられる第２の制御手段とが設けられてお
り、この第１の制御手段により、前記第２の制御信号に
基づいて前記データ信号又は前記第１の制御信号のいず
れか一方を出力回路に選択的に出力する。また、第２の
制御手段により、前記第２の制御信号に基づいて前記出
力イネーブル信号又は第２の制御信号のいずれか一方を
出力回路に出力する。従って、本発明においては、通常
動作の場合、第２の制御信号により第１の制御手段から
前記データ信号が出力されるので、出力回路には従来と
同様の信号が与えられる。また、出力回路の検査を実施
する場合は、第２の制御信号により第１の制御手段から
前記テスト信号が出力される。これにより、出力回路に
所望の状態値の信号を与えて出力回路の検査を実施する
ことができる。また、本願請求項２に係る発明において
は、データ信号が与えられると共に第１及び第２の制御
信号が与えられる第１の制御手段とクロック信号及び第
２の制御信号が与えられる第２の制御手段とが設けられ
ており、この第１の制御手段により、前記第２の制御信
号に基づいて前記データ信号又は前記第１の制御信号の
いずれか一方を出力回路に選択的に出力する。また、第
２の制御信号により第２の制御手段からクロック信号又
は第２の制御信号を出力回路に選択的に出力する。従っ
て、本発明においては、通常動作の場合、第２の制御信
号により第１の制御手段から前記データ信号が出力され
るので、出力回路には従来と同様の信号が与えられる。
また、出力回路の検査を実施する場合は、第２の制御信
号により前記テスト信号が出力される。これにより、出
力回路に所望の状態値の信号を与えて出力回路の検査を
実施することができる。
号が与えられると共に第１及び第２の制御信号が与えら
れる第１の制御手段と出力イネーブル信号及び第２の制
御信号が与えられる第２の制御手段とが設けられてお
り、この第１の制御手段により、前記第２の制御信号に
基づいて前記データ信号又は前記第１の制御信号のいず
れか一方を出力回路に選択的に出力する。また、第２の
制御手段により、前記第２の制御信号に基づいて前記出
力イネーブル信号又は第２の制御信号のいずれか一方を
出力回路に出力する。従って、本発明においては、通常
動作の場合、第２の制御信号により第１の制御手段から
前記データ信号が出力されるので、出力回路には従来と
同様の信号が与えられる。また、出力回路の検査を実施
する場合は、第２の制御信号により第１の制御手段から
前記テスト信号が出力される。これにより、出力回路に
所望の状態値の信号を与えて出力回路の検査を実施する
ことができる。また、本願請求項２に係る発明において
は、データ信号が与えられると共に第１及び第２の制御
信号が与えられる第１の制御手段とクロック信号及び第
２の制御信号が与えられる第２の制御手段とが設けられ
ており、この第１の制御手段により、前記第２の制御信
号に基づいて前記データ信号又は前記第１の制御信号の
いずれか一方を出力回路に選択的に出力する。また、第
２の制御信号により第２の制御手段からクロック信号又
は第２の制御信号を出力回路に選択的に出力する。従っ
て、本発明においては、通常動作の場合、第２の制御信
号により第１の制御手段から前記データ信号が出力され
るので、出力回路には従来と同様の信号が与えられる。
また、出力回路の検査を実施する場合は、第２の制御信
号により前記テスト信号が出力される。これにより、出
力回路に所望の状態値の信号を与えて出力回路の検査を
実施することができる。
【００１１】本発明においては、このようにしてマイク
ロコンピュータのレジスタ等を操作しなくとも出力回路
の検査を実施することができるため、検査が容易である
と共に、検査に要する時間を短縮することができる。
ロコンピュータのレジスタ等を操作しなくとも出力回路
の検査を実施することができるため、検査が容易である
と共に、検査に要する時間を短縮することができる。
【００１２】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１３】図１は本発明の第１の実施例に係る出力回
路の検査回路を示す回路図である。
路の検査回路を示す回路図である。
【００１４】本実施例は、図３に示す一般的な出力回路
の前段に、第１の制御回路１３及び第２の制御回路１４
からなる検査回路を設けたものである。つまり、図１に
示すＮＡＮＤゲート７、ＮＯＲゲート８、インバータ
９、トランジスタ１０，１１及び出力端子１２は、夫々
図３に示すＮＡＮＤゲート４１、ＮＯＲゲート４２、イ
ンバータ４３、トランジスタ４４，４５及び出力端子４
６に対応している。
の前段に、第１の制御回路１３及び第２の制御回路１４
からなる検査回路を設けたものである。つまり、図１に
示すＮＡＮＤゲート７、ＮＯＲゲート８、インバータ
９、トランジスタ１０，１１及び出力端子１２は、夫々
図３に示すＮＡＮＤゲート４１、ＮＯＲゲート４２、イ
ンバータ４３、トランジスタ４４，４５及び出力端子４
６に対応している。
【００１５】第１の制御回路１３は、インバータ２，３
と２入力ＡＮＤ２入力ＡＮＤ２入力ＮＯＲゲート１で構
成されている。即ち、ゲート１の一方のＡＮＤゲートに
は、信号Ｄが与えられると共に、制御信号ＴＥＳＴ２が
インバータ２により反転されて与えられるようになって
いる。また、ゲート１の他方のＡＮＤゲートには、制御
信号ＴＥＳＴ１及び制御信号ＴＥＳＴ２が与えられるよ
うになっている。そして、このゲート１の出力はインバ
ータ３により反転され、ＮＡＮＤゲート７及びＮＯＲゲ
ート８に与えられる。
と２入力ＡＮＤ２入力ＡＮＤ２入力ＮＯＲゲート１で構
成されている。即ち、ゲート１の一方のＡＮＤゲートに
は、信号Ｄが与えられると共に、制御信号ＴＥＳＴ２が
インバータ２により反転されて与えられるようになって
いる。また、ゲート１の他方のＡＮＤゲートには、制御
信号ＴＥＳＴ１及び制御信号ＴＥＳＴ２が与えられるよ
うになっている。そして、このゲート１の出力はインバ
ータ３により反転され、ＮＡＮＤゲート７及びＮＯＲゲ
ート８に与えられる。
【００１６】一方、第２の制御回路１４は、インバータ
５，６及び２入力ＡＮＤ２入力ＮＯＲゲート４により構
成されている。即ち、ゲート４のＡＮＤゲートには、信
号Ｃが与えられると共に制御信号ＴＥＳＴ２がインバー
タ５により反転されて与えられるようになっている。ま
た、この制御信号ＴＥＳＴ２は、ゲート４のＮＯＲゲー
トにも直接与えられるようになっている。そして、この
ゲート４の出力はインバータ６により反転され、ＮＡＮ
Ｄゲート７及びインバータ９に与えられるようになって
いる。
５，６及び２入力ＡＮＤ２入力ＮＯＲゲート４により構
成されている。即ち、ゲート４のＡＮＤゲートには、信
号Ｃが与えられると共に制御信号ＴＥＳＴ２がインバー
タ５により反転されて与えられるようになっている。ま
た、この制御信号ＴＥＳＴ２は、ゲート４のＮＯＲゲー
トにも直接与えられるようになっている。そして、この
ゲート４の出力はインバータ６により反転され、ＮＡＮ
Ｄゲート７及びインバータ９に与えられるようになって
いる。
【００１７】なお、制御信号ＴＥＳＴ１は“０”又は
“１”の固定レベルの信号である。また、制御信号ＴＥ
ＳＴ２は出力回路の出力状態を制御する信号である。更
に、信号Ｄはデータバスからの信号であり、信号Ｃは出
力イネーブル信号である。
“１”の固定レベルの信号である。また、制御信号ＴＥ
ＳＴ２は出力回路の出力状態を制御する信号である。更
に、信号Ｄはデータバスからの信号であり、信号Ｃは出
力イネーブル信号である。
【００１８】次に、本実施例に係る出力回路の検査回路
の動作について説明する。
の動作について説明する。
【００１９】通常の動作モードにおいては、制御信号Ｔ
ＥＳＴ１，ＴＥＳＴ２をいずれも“Ｌ”に設定する。そ
うすると、制御回路１３からは信号Ｄが出力され、制御
回路１４からは信号Ｃが出力される。これにより、出力
回路は、図３に示す回路と同様に動作する。
ＥＳＴ１，ＴＥＳＴ２をいずれも“Ｌ”に設定する。そ
うすると、制御回路１３からは信号Ｄが出力され、制御
回路１４からは信号Ｃが出力される。これにより、出力
回路は、図３に示す回路と同様に動作する。
【００２０】制御信号ＴＥＳＴ２を“Ｈ”にすると、出
力イネーブル信号Ｃの状態値に拘らず、制御回路１４の
出力は“Ｈ”になり、制御回路１３からは制御信号ＴＥ
ＳＴ１が出力される。従って、制御信号ＴＥＳＴ１を
“Ｈ”に設定すると、ＮＡＮＤゲート７、ＮＯＲゲート
８の出力はいずれも“Ｌ”になる。即ち、制御信号ＴＥ
ＳＴ２を“Ｌ”に設定し、制御信号ＴＥＳＴ１を“Ｌ”
に設定すると、制御回路１３の出力は信号Ｄとなる。ま
た、ＴＥＳＴ２を“Ｈ”に設定すると、制御回路１３の
出力は制御信号ＴＥＳＴ１となる。これにより、制御信
号ＴＥＳＴ２に基づいて信号Ｄ及び制御信号ＴＥＳＴ１
のいずれか一方が選択的に制御回路１３の出力となる。
これにより、Ｐチャネルトランジスタ１０はオンにな
り、Ｎチャネルトランジスタはオフになる。この場合
に、Ｎチャネルトランジスタ１１並びにＮＡＮＤゲート
７、ＮＯＲゲート８及びインバータ９を構成するＰチャ
ネルトランジスタのうちの少なくとも１つに異常がある
と、電源ＶＤＤから接地ＧＮＤに貫通電流が流れる。こ
の貫通電流を検出することにより、異常を検出できる。
力イネーブル信号Ｃの状態値に拘らず、制御回路１４の
出力は“Ｈ”になり、制御回路１３からは制御信号ＴＥ
ＳＴ１が出力される。従って、制御信号ＴＥＳＴ１を
“Ｈ”に設定すると、ＮＡＮＤゲート７、ＮＯＲゲート
８の出力はいずれも“Ｌ”になる。即ち、制御信号ＴＥ
ＳＴ２を“Ｌ”に設定し、制御信号ＴＥＳＴ１を“Ｌ”
に設定すると、制御回路１３の出力は信号Ｄとなる。ま
た、ＴＥＳＴ２を“Ｈ”に設定すると、制御回路１３の
出力は制御信号ＴＥＳＴ１となる。これにより、制御信
号ＴＥＳＴ２に基づいて信号Ｄ及び制御信号ＴＥＳＴ１
のいずれか一方が選択的に制御回路１３の出力となる。
これにより、Ｐチャネルトランジスタ１０はオンにな
り、Ｎチャネルトランジスタはオフになる。この場合
に、Ｎチャネルトランジスタ１１並びにＮＡＮＤゲート
７、ＮＯＲゲート８及びインバータ９を構成するＰチャ
ネルトランジスタのうちの少なくとも１つに異常がある
と、電源ＶＤＤから接地ＧＮＤに貫通電流が流れる。こ
の貫通電流を検出することにより、異常を検出できる。
【００２１】また、制御信号ＴＥＳＴ２を“Ｈ”にした
まま制御信号ＴＥＳＴ１を“Ｌ”にすると、ＮＡＮＤゲ
ート７、ＮＯＲゲート８の出力はいずれも“Ｈ”とな
る。これにより、Ｐチャネルトランジスタ１０はオフと
なり、Ｎチャネルトランジスタ１１はオンとなる。この
場合に、Ｐチャネルトランジスタ１０並びにＮＡＮＤゲ
ート７、ＮＯＲゲート８及びインバータ９を構成するＮ
チャネルトランジスタのうちの少なくとも１つに異常が
あると、電源ＶDDから接地ＧＮＤに貫通電流が流れる。
この貫通電流を検出することにより、異常を検出でき
る。
まま制御信号ＴＥＳＴ１を“Ｌ”にすると、ＮＡＮＤゲ
ート７、ＮＯＲゲート８の出力はいずれも“Ｈ”とな
る。これにより、Ｐチャネルトランジスタ１０はオフと
なり、Ｎチャネルトランジスタ１１はオンとなる。この
場合に、Ｐチャネルトランジスタ１０並びにＮＡＮＤゲ
ート７、ＮＯＲゲート８及びインバータ９を構成するＮ
チャネルトランジスタのうちの少なくとも１つに異常が
あると、電源ＶDDから接地ＧＮＤに貫通電流が流れる。
この貫通電流を検出することにより、異常を検出でき
る。
【００２２】本実施例においては、制御信号ＴＥＳＴ
１，ＴＥＳＴ２の状態値を適宜設定することにより、通
常動作モードと出力回路の検査モードとを切り替えるこ
とができる。従って、マイクロコンピュータのレジスタ
等を操作する必要がなく、出力回路の検査を容易に実施
することができる。
１，ＴＥＳＴ２の状態値を適宜設定することにより、通
常動作モードと出力回路の検査モードとを切り替えるこ
とができる。従って、マイクロコンピュータのレジスタ
等を操作する必要がなく、出力回路の検査を容易に実施
することができる。
【００２３】図２は本発明の第２の実施例に係る出力回
路を示す回路図である。
路を示す回路図である。
【００２４】本実施例は、一般的なリセット付きのラッ
チ回路を出力回路とし、この出力回路の前段に、第１の
制御回路３２及び第２の制御回路３１からなる検査回路
を設けたものである。なお、リセット付きラッチ回路
は、例えばレジスタの１ビットの構成要素として使用さ
れる。
チ回路を出力回路とし、この出力回路の前段に、第１の
制御回路３２及び第２の制御回路３１からなる検査回路
を設けたものである。なお、リセット付きラッチ回路
は、例えばレジスタの１ビットの構成要素として使用さ
れる。
【００２５】第１の制御回路３２は、インバータ２５，
２６と２入力ＡＮＤ２入力ＡＮＤ２入力ＮＯＲゲート２
４とにより構成されている。即ち、ゲート２４の一方の
ＡＮＤゲートには信号Ｄが与えられると共に制御信号Ｔ
ＥＳＴ２がインバータ２５で反転されて与えられるよう
になっている。また、ゲート２４の他方のＡＮＤゲート
には制御信号ＴＥＳＴ１及び制御信号ＴＥＳＴ２が与え
られるようになっている。そして、ゲート２４の出力は
インバータ２６により反転されて、この制御回路３２か
ら出力される。
２６と２入力ＡＮＤ２入力ＡＮＤ２入力ＮＯＲゲート２
４とにより構成されている。即ち、ゲート２４の一方の
ＡＮＤゲートには信号Ｄが与えられると共に制御信号Ｔ
ＥＳＴ２がインバータ２５で反転されて与えられるよう
になっている。また、ゲート２４の他方のＡＮＤゲート
には制御信号ＴＥＳＴ１及び制御信号ＴＥＳＴ２が与え
られるようになっている。そして、ゲート２４の出力は
インバータ２６により反転されて、この制御回路３２か
ら出力される。
【００２６】一方、第２の制御回路３１は、インバータ
２２，２３とＮＡＮＤゲート２１とにより構成されてい
る。即ち、ＮＡＮＤゲート２１にはクロック信号ＣＫが
与えられると共に、制御信号ＴＥＳＴ２がインバータ２
３により反転されて与えられるようになっている。そし
て、このＮＯＲゲート２１の出力は、インバータ２２に
より反転されてこの制御回路３１から出力されるように
なっている。
２２，２３とＮＡＮＤゲート２１とにより構成されてい
る。即ち、ＮＡＮＤゲート２１にはクロック信号ＣＫが
与えられると共に、制御信号ＴＥＳＴ２がインバータ２
３により反転されて与えられるようになっている。そし
て、このＮＯＲゲート２１の出力は、インバータ２２に
より反転されてこの制御回路３１から出力されるように
なっている。
【００２７】リセット付きラッチ回路は、インバータ２
７，３１、クロックドインバータ２８、トランスファー
ゲート２９及びＮＯＲゲート３０により構成されてい
る。即ち、制御回路３２の出力はトランスファーゲート
２９を介してＮＯＲゲート３０の一方の入力端に与えら
れる。このトランスファーゲート２９は、制御回路３１
の出力に基づいて駆動する。また、ＮＯＲゲート３０の
他方の入力端には、リセット信号ＲＥＳＥＴが与えられ
るようになっている。このＮＯＲゲート３０の出力は、
インバータ３３により反転されて出力されるようになっ
ていると共に、クロックドインバータ２８を介して前記
一方の入力端に与えられる。このクロックドインバータ
２８のクロック入力端子には、制御回路３１の出力がイ
ンバータ２７により反転されて与えられるようになって
いる。
７，３１、クロックドインバータ２８、トランスファー
ゲート２９及びＮＯＲゲート３０により構成されてい
る。即ち、制御回路３２の出力はトランスファーゲート
２９を介してＮＯＲゲート３０の一方の入力端に与えら
れる。このトランスファーゲート２９は、制御回路３１
の出力に基づいて駆動する。また、ＮＯＲゲート３０の
他方の入力端には、リセット信号ＲＥＳＥＴが与えられ
るようになっている。このＮＯＲゲート３０の出力は、
インバータ３３により反転されて出力されるようになっ
ていると共に、クロックドインバータ２８を介して前記
一方の入力端に与えられる。このクロックドインバータ
２８のクロック入力端子には、制御回路３１の出力がイ
ンバータ２７により反転されて与えられるようになって
いる。
【００２８】制御信号ＴＥＳＴ１は“０”又は“１”の
固定レベルの信号であり、第１の制御回路３２に入力さ
れる。また、信号Ｄはデータバス（図示せず）から与え
られる信号である。
固定レベルの信号であり、第１の制御回路３２に入力さ
れる。また、信号Ｄはデータバス（図示せず）から与え
られる信号である。
【００２９】次に、本実施例の動作について説明する。
【００３０】通常動作モードでは、第１の実施例と同様
に、制御信号ＴＥＳＴ１及び制御信号ＴＥＳＴ２をいず
れも“Ｌ”に設定する。そうすると、制御回路３１の出
力としてクロック信号ＣＫが出力され、制御回路３２の
出力として信号Ｄが出力される。従って、この場合は、
制御回路３１，３２が設けられていない従来のリセット
付きラッチ回路と同様に動作する。
に、制御信号ＴＥＳＴ１及び制御信号ＴＥＳＴ２をいず
れも“Ｌ”に設定する。そうすると、制御回路３１の出
力としてクロック信号ＣＫが出力され、制御回路３２の
出力として信号Ｄが出力される。従って、この場合は、
制御回路３１，３２が設けられていない従来のリセット
付きラッチ回路と同様に動作する。
【００３１】制御信号ＴＥＳＴ１を“Ｈ”、制御信号Ｔ
ＥＳＴ２を“Ｈ”に設定すると、制御回路３１の出力は
“Ｌ”、制御回路３２の出力は“Ｈ”になる。この状態
においては、インバータ３３の出力が“１”のときのラ
ッチ回路各部の異常の有無を検査することができる。
ＥＳＴ２を“Ｈ”に設定すると、制御回路３１の出力は
“Ｌ”、制御回路３２の出力は“Ｈ”になる。この状態
においては、インバータ３３の出力が“１”のときのラ
ッチ回路各部の異常の有無を検査することができる。
【００３２】また、制御信号ＴＥＳＴ１を“Ｌ”に設定
すると共に、制御信号ＴＥＳＴ２を“Ｈ”に設定する
と、制御回路３１の出力は“Ｌ”、制御回路３２の出力
は“Ｌ”になる。この状態においては、インバータ３３
の出力が“０”のときのラッチ回路各部の異常の有無を
検査することができる。上述の如く、制御信号ＴＥＳＴ
２を“Ｌ”に設定し、制御信号ＴＥＳＴ１を“Ｌ”に設
定すると、制御回路３１の出力はクロック信号ＣＫとな
る。また、ＴＥＳＴ２を“Ｈ”に設定すると、制御回路
３１の出力は制御信号ＴＥＳＴ１となる。これにより、
制御信号ＴＥＳＴ２に基づいてクロック信号ＣＫ及び制
御信号ＴＥＳＴ１が選択的に制御回路３１の出力とな
る。
すると共に、制御信号ＴＥＳＴ２を“Ｈ”に設定する
と、制御回路３１の出力は“Ｌ”、制御回路３２の出力
は“Ｌ”になる。この状態においては、インバータ３３
の出力が“０”のときのラッチ回路各部の異常の有無を
検査することができる。上述の如く、制御信号ＴＥＳＴ
２を“Ｌ”に設定し、制御信号ＴＥＳＴ１を“Ｌ”に設
定すると、制御回路３１の出力はクロック信号ＣＫとな
る。また、ＴＥＳＴ２を“Ｈ”に設定すると、制御回路
３１の出力は制御信号ＴＥＳＴ１となる。これにより、
制御信号ＴＥＳＴ２に基づいてクロック信号ＣＫ及び制
御信号ＴＥＳＴ１が選択的に制御回路３１の出力とな
る。
【００３３】
【発明の効果】以上詳述したように本発明によれば、第
１及び第２の制御信号に基づいて第１及び第２の制御手
段の出力を任意に設定することができるから、従来のよ
うに、出力回路が多数設けられた集積回路の各出力回路
におけるゲートの異常の有無を検出するために、これら
複数の出力回路に所定の状態値の信号を順次与える必要
がないので、出力回路の検査を容易に実施することが可
能であり、ＣＭＯＳ等により構成されたゲートの故障を
簡単に検査することができると共に、検査に要する時間
を短縮することができる。このため、確実に消費電力を
低減できる高信頼性のシステムを構成することができ
る。
１及び第２の制御信号に基づいて第１及び第２の制御手
段の出力を任意に設定することができるから、従来のよ
うに、出力回路が多数設けられた集積回路の各出力回路
におけるゲートの異常の有無を検出するために、これら
複数の出力回路に所定の状態値の信号を順次与える必要
がないので、出力回路の検査を容易に実施することが可
能であり、ＣＭＯＳ等により構成されたゲートの故障を
簡単に検査することができると共に、検査に要する時間
を短縮することができる。このため、確実に消費電力を
低減できる高信頼性のシステムを構成することができ
る。
【図１】本発明の第１の実施例に係る出力回路の検査回
路を示す回路図である。
路を示す回路図である。
【図２】本発明の第２の実施例に係る出力回路の検査回
路を示す回路図である。
路を示す回路図である。
【図３】従来の集積回路装置の出力回路を一例を示す回
路図である。
路図である。
１，２４；２入力ＡＮＤ２入力ＡＮＤ２入力ＮＯＲゲー
ト ４；２入力ＡＮＤ２入力ＮＯＲゲート ７，２１，４１；ＮＡＮＤゲート ８，３０，４２；ＮＯＲゲート １０，１１，４４，４５；トランジスタ １２，４６；出力端子 １３，１４，３１，３２；制御回路 ２９；トランスファーゲート
ト ４；２入力ＡＮＤ２入力ＮＯＲゲート ７，２１，４１；ＮＡＮＤゲート ８，３０，４２；ＮＯＲゲート １０，１１，４４，４５；トランジスタ １２，４６；出力端子 １３，１４，３１，３２；制御回路 ２９；トランスファーゲート
Claims (2)
- 【請求項１】 集積回路に設けられてこの集積回路装置
の出力回路における異常を検出する出力回路の検査回路
において、第１の制御信号及び第２の制御信号が入力さ
れる第１のＡＮＤゲートとデータ信号及び前記第２の制
御信号の反転信号が入力される第２のＡＮＤゲートと前
記第１のＡＮＤゲート及び前記第２のＡＮＤゲートの出
力信号が入力される第１のＮＯＲゲートと前記第１のＮ
ＯＲゲートの出力信号を反転する第１のインバータとを
有する第１の制御手段と、出力イネーブル信号及び前記
第２の制御信号の反転信号が入力される第３のＡＮＤゲ
ートと前記第３のＡＮＤゲートの出力信号及び前記第２
の制御信号が入力される第２のＮＯＲゲートと前記第２
のＮＯＲゲートの出力信号を反転する第２のインバータ
とを有する第２の制御手段とを有し、前記第１の制御手
段は前記第２の制御信号に基づいて前記データ信号及び
前記第１の制御信号のうちのいずれか一方を前記出力回
路に選択的に出力し、前記第２の制御手段は前記第２の
制御信号に基づいて前記出力回路の出力イネーブルを前
記出力イネーブル信号により制御するか、又は前記出力
回路を常時出力イネーブルにするかを選択することを特
徴とする出力回路の検査回路。 - 【請求項２】 集積回路に設けられてこの集積回路装置
のリセット機能付きラッチ回路からなる出力回路におけ
る異常を検出する出力回路の検査回路において、第１の
制御信号及び第２の制御信号が入力される第１のＡＮＤ
ゲートとデータ信号及び前記第２の制御信号の反転信号
が入力される第２のＡＮＤゲートと前記第１のＡＮＤゲ
ート及び前記第２のＡＮＤゲートの出力信号が入力され
る第１のＮＯＲゲートと前記第１のＮＯＲゲートの出力
信号を反転する第１のインバータとを有する第１の制御
手段と、クロック信号及び前記第２の制御信号の反転信
号が入力される第１のＮＡＮＤゲートと前記第１のＮＡ
ＮＤゲートの出力信号を反転する第２のインバータとを
有する第２の制御手段とを有し、前記第１の制御手段は
前記第２の制御信号に基づいて前記データ信号及び前記
第１の制御信号のうちのいずれか一方を前記出力回路に
選択的に出力し、前記第２の制御手段は前記第２の制御
信号に基づいて前記出力回路を前記クロック信号によっ
て制御するか、又は前記出力回路の異常を常時検出可能
にするかを選択することを特徴と する出力回路の検査回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03155411A JP3116423B2 (ja) | 1991-05-30 | 1991-05-30 | 出力回路の検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03155411A JP3116423B2 (ja) | 1991-05-30 | 1991-05-30 | 出力回路の検査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04353779A JPH04353779A (ja) | 1992-12-08 |
| JP3116423B2 true JP3116423B2 (ja) | 2000-12-11 |
Family
ID=15605405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03155411A Expired - Fee Related JP3116423B2 (ja) | 1991-05-30 | 1991-05-30 | 出力回路の検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116423B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6745129B2 (ja) | 2016-03-31 | 2020-08-26 | ザインエレクトロニクス株式会社 | 信号多重化装置 |
-
1991
- 1991-05-30 JP JP03155411A patent/JP3116423B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04353779A (ja) | 1992-12-08 |
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Legal Events
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|---|---|---|---|
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