JP3361472B2 - アナログ・バウンダリ・スキャン対応集積回路装置 - Google Patents
アナログ・バウンダリ・スキャン対応集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、アナログ・バウン
ダリ・スキャン機能を有する集積回路装置に関するもの
である。
ダリ・スキャン機能を有する集積回路装置に関するもの
である。
【０００２】
【従来の技術】近年、電子機器内の電子部品の集積度は
上昇の一途をたどっている。この集積度の向上によっ
て、電子機器は、更なる小型化、軽量化が実現できるよ
うになった。ところがその一方で、この集積度の向上
は、電子機器の検査をより困難にするという問題を引き
起こしている。
上昇の一途をたどっている。この集積度の向上によっ
て、電子機器は、更なる小型化、軽量化が実現できるよ
うになった。ところがその一方で、この集積度の向上
は、電子機器の検査をより困難にするという問題を引き
起こしている。
【０００３】この問題を解決すべく考案されたのがＩＥ
ＥＥ１１４９．４として規格が定められているアナログ
・バウンダリ・スキャン検査法である。これは、検査装
置を集積回路の内部に設け、集積回路を基板に実装した
後、実装基板上で集積回路内および集積回路間の接続や
性能を検査するというものである。
ＥＥ１１４９．４として規格が定められているアナログ
・バウンダリ・スキャン検査法である。これは、検査装
置を集積回路の内部に設け、集積回路を基板に実装した
後、実装基板上で集積回路内および集積回路間の接続や
性能を検査するというものである。
【０００４】その検査方法の一つとしてＩＥＥＥ１１４
９．４では、集積回路間の単純な相互配線の接続を検査
する方法を提案しており、この検査のために、接続端子
の電位を検出する論理回路を集積回路内に設けることを
示している。以下この方法の詳細について説明する。
９．４では、集積回路間の単純な相互配線の接続を検査
する方法を提案しており、この検査のために、接続端子
の電位を検出する論理回路を集積回路内に設けることを
示している。以下この方法の詳細について説明する。
【０００５】図８は従来のアナログ・バウンダリ・スキ
ャン対応集積回路装置の構成を示す図である。図８にお
いて、集積回路１，２の間に相互配線３が設けられてお
り、集積回路２のドライバ６から出力されたディジタル
信号またはアナログ信号が、端子５，相互配線３および
端子４を介して、集積回路１のレシーバ７に伝えられ
る。集積回路１は、端子４に入力が接続され、相互配線
３の接続状態を検査するために端子４の電位を検出する
論理回路５１を備えている。図８では、論理回路５１
は、所定の入力しきい値電圧を有するＣＭＯＳインバー
タによって構成されている。
ャン対応集積回路装置の構成を示す図である。図８にお
いて、集積回路１，２の間に相互配線３が設けられてお
り、集積回路２のドライバ６から出力されたディジタル
信号またはアナログ信号が、端子５，相互配線３および
端子４を介して、集積回路１のレシーバ７に伝えられ
る。集積回路１は、端子４に入力が接続され、相互配線
３の接続状態を検査するために端子４の電位を検出する
論理回路５１を備えている。図８では、論理回路５１
は、所定の入力しきい値電圧を有するＣＭＯＳインバー
タによって構成されている。
【０００６】図８において、相互配線３の接続状態を検
査する際には、ドライバ６から、論理回路５１の入力し
きい値電圧よりも高いハイレベルの電圧（以下
「“Ｈ”」と略記する）と、論理回路５１の入力しきい
値電圧よりも低いローレベルの電圧（以下「“Ｌ”」と
略記する）とを出力させ、その出力電圧が端子４に正常
に伝わるか否かを論理回路５１によって検査する。
査する際には、ドライバ６から、論理回路５１の入力し
きい値電圧よりも高いハイレベルの電圧（以下
「“Ｈ”」と略記する）と、論理回路５１の入力しきい
値電圧よりも低いローレベルの電圧（以下「“Ｌ”」と
略記する）とを出力させ、その出力電圧が端子４に正常
に伝わるか否かを論理回路５１によって検査する。
【０００７】まず、ドライバ６から“Ｈ”を出力させ
る。このとき、相互配線３の接続状態が正常であれば端
子４に“Ｈ”が伝わり、論理回路５１は端子４の電位す
なわち“Ｈ”を入力して“Ｌ”を出力する。次に、ドラ
イバ６から“Ｌ”を出力させる。このとき、相互配線３
の接続状態が正常であれば端子４に“Ｌ”が伝わり、論
理回路５１は端子４の電位すなわち“Ｌ”を入力して
“Ｈ”を出力する。
る。このとき、相互配線３の接続状態が正常であれば端
子４に“Ｈ”が伝わり、論理回路５１は端子４の電位す
なわち“Ｈ”を入力して“Ｌ”を出力する。次に、ドラ
イバ６から“Ｌ”を出力させる。このとき、相互配線３
の接続状態が正常であれば端子４に“Ｌ”が伝わり、論
理回路５１は端子４の電位すなわち“Ｌ”を入力して
“Ｈ”を出力する。
【０００８】このように、図８の例では論理回路５１と
してインバータを用いているので、論理回路５１の出力
がドライバ６の出力と逆のレベルであるか否かによっ
て、相互配線３の接続状態が正常であるか否かを検査で
きる。もし、相互配線３の接続状態が正常でない場合、
例えば相互配線３が電源とショートしている場合は、ド
ライバ６から“Ｌ”を出力させても、端子４の電位は電
源電位に固定されているため、論理回路５１は“Ｌ”を
出力する。これはドライバ６の出力と逆のレベルではな
いので、このときには、相互配線３の接続状態は正常で
ないと判断する。また、相互配線３がグランドとショー
トしている場合は、ドライバ６から“Ｈ”を出力させて
も、端子４の電位はグランド電位に固定されているた
め、論理回路５１は“Ｈ”を出力する。これはドライバ
６の出力とは逆のレベルではないので、このときには、
相互配線３の接続状態は正常でないと判断する。
してインバータを用いているので、論理回路５１の出力
がドライバ６の出力と逆のレベルであるか否かによっ
て、相互配線３の接続状態が正常であるか否かを検査で
きる。もし、相互配線３の接続状態が正常でない場合、
例えば相互配線３が電源とショートしている場合は、ド
ライバ６から“Ｌ”を出力させても、端子４の電位は電
源電位に固定されているため、論理回路５１は“Ｌ”を
出力する。これはドライバ６の出力と逆のレベルではな
いので、このときには、相互配線３の接続状態は正常で
ないと判断する。また、相互配線３がグランドとショー
トしている場合は、ドライバ６から“Ｈ”を出力させて
も、端子４の電位はグランド電位に固定されているた
め、論理回路５１は“Ｈ”を出力する。これはドライバ
６の出力とは逆のレベルではないので、このときには、
相互配線３の接続状態は正常でないと判断する。
【０００９】
【発明が解決しようとする課題】しかしながら、前述し
た従来の構成では、相互配線の接続状態が必ずしも正し
く検査できない場合がある。
た従来の構成では、相互配線の接続状態が必ずしも正し
く検査できない場合がある。
【００１０】例えば図９（ａ）に示すように、相互配線
３が抵抗素子を介して電源とショートした場合には、ド
ライバ６から“Ｌ”を出力させたとき、ドライバ６と抵
抗素子とのインピーダンスの比によっては、端子４の電
位は論理回路５１の入力しきい値電圧よりも低くなる場
合がある。このとき、論理回路５１はドライバ６の出力
電圧と逆レベルの“Ｈ”を出力するので、相互配線３の
接続状態は正常であると判断される。すなわち、電源と
のショートが検出できない。
３が抵抗素子を介して電源とショートした場合には、ド
ライバ６から“Ｌ”を出力させたとき、ドライバ６と抵
抗素子とのインピーダンスの比によっては、端子４の電
位は論理回路５１の入力しきい値電圧よりも低くなる場
合がある。このとき、論理回路５１はドライバ６の出力
電圧と逆レベルの“Ｈ”を出力するので、相互配線３の
接続状態は正常であると判断される。すなわち、電源と
のショートが検出できない。
【００１１】同様に図９（ｂ）に示すように、相互配線
３が抵抗素子を介してグランドとショートした場合に
は、ドライバ６から“Ｈ”を出力させたとき、ドライバ
６と抵抗素子とのインピーダンスの比によっては、端子
４の電位は論理回路５１の入力しきい値電圧よりも高く
なる場合がある。このとき、論理回路５１はドライバ６
の出力電圧と逆レベルの“Ｌ”を出力するので、相互配
線３の接続状態は正常であると判断される。すなわち、
グランドとのショートが検出できない。
３が抵抗素子を介してグランドとショートした場合に
は、ドライバ６から“Ｈ”を出力させたとき、ドライバ
６と抵抗素子とのインピーダンスの比によっては、端子
４の電位は論理回路５１の入力しきい値電圧よりも高く
なる場合がある。このとき、論理回路５１はドライバ６
の出力電圧と逆レベルの“Ｌ”を出力するので、相互配
線３の接続状態は正常であると判断される。すなわち、
グランドとのショートが検出できない。
【００１２】さらに図９（ｃ）に示すように、相互配線
３が断線し、断線した相互配線３と他の配線（図示せ
ず）との間にカップリング容量が存在する場合には、端
子４の電位は不安定な状態になり、他の配線の電位の影
響を受けて一定値にはならず変動する。このため、例え
ば他の配線の電位がドライバ６の出力電圧と同様に変動
した場合には、この影響によって相互配線３の接続状態
は正常であると判断される。すなわち、断線不良が検出
できない。
３が断線し、断線した相互配線３と他の配線（図示せ
ず）との間にカップリング容量が存在する場合には、端
子４の電位は不安定な状態になり、他の配線の電位の影
響を受けて一定値にはならず変動する。このため、例え
ば他の配線の電位がドライバ６の出力電圧と同様に変動
した場合には、この影響によって相互配線３の接続状態
は正常であると判断される。すなわち、断線不良が検出
できない。
【００１３】また、他の問題点として、前述した従来の
構成では、テスト時以外の通常動作時における消費電力
が大きいという問題がある。例えば、通常動作時には、
相互配線３をアナログ信号が通る場合があり、このた
め、端子４の電位は論理回路５１の入力しきい値電圧付
近の中間電位になる頻度が高い。このため、論理回路５
１に頻繁に電流が流れることになり、したがって、通常
動作時における消費電力が増大するおそれがある。
構成では、テスト時以外の通常動作時における消費電力
が大きいという問題がある。例えば、通常動作時には、
相互配線３をアナログ信号が通る場合があり、このた
め、端子４の電位は論理回路５１の入力しきい値電圧付
近の中間電位になる頻度が高い。このため、論理回路５
１に頻繁に電流が流れることになり、したがって、通常
動作時における消費電力が増大するおそれがある。
【００１４】前記の問題に鑑み、本発明は、アナログ・
バウンダリ・スキャン対応集積回路装置として、検査の
信頼性を向上させること、および、特に通常動作時にお
ける消費電力を削減することを課題とする。
バウンダリ・スキャン対応集積回路装置として、検査の
信頼性を向上させること、および、特に通常動作時にお
ける消費電力を削減することを課題とする。
【００１５】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、アナログ・
バウンダリ・スキャン機能を有する集積回路装置とし
て、第１および第２の集積回路と、前記第１の集積回路
と前記第２の集積回路との間に設けられた相互配線とを
備えたものであり、前記第１の集積回路は、前記相互配
線が接続された端子と、前記相互配線の接続状態を検査
するために、前記端子の電位の論理レベルをそれぞれ検
出し、かつ、入力しきい値電圧が互いに異なる複数の論
理回路と、前記論理回路を用いた検査を行わないとき、
この論理回路の出力電位を固定する電位固定素子と、前
記論理回路を用いた検査を行わないとき、この論理回路
に電流が流れないよう、電源およびグランドの少なくと
も一方を、前記論理回路から電気的に切り離す電源分離
素子とを備えているものである。
めに、請求項１の発明が講じた解決手段は、アナログ・
バウンダリ・スキャン機能を有する集積回路装置とし
て、第１および第２の集積回路と、前記第１の集積回路
と前記第２の集積回路との間に設けられた相互配線とを
備えたものであり、前記第１の集積回路は、前記相互配
線が接続された端子と、前記相互配線の接続状態を検査
するために、前記端子の電位の論理レベルをそれぞれ検
出し、かつ、入力しきい値電圧が互いに異なる複数の論
理回路と、前記論理回路を用いた検査を行わないとき、
この論理回路の出力電位を固定する電位固定素子と、前
記論理回路を用いた検査を行わないとき、この論理回路
に電流が流れないよう、電源およびグランドの少なくと
も一方を、前記論理回路から電気的に切り離す電源分離
素子とを備えているものである。
【００１６】請求項１の発明によると、入力しきい値電
圧が異なる複数の論理回路によって端子の電位の論理レ
ベルを検出するので、相互配線がショートや断線した場
合に、端子の電位が、ある入力しきい値電圧を持つ論理
回路では正しく検査できない場合であっても、異なる入
力しきい値電圧を持つ論理回路によって、正しく検査を
行える可能性が高くなる。これにより、検査の信頼性を
向上させることができる。さらに、通常動作時におい
て、例えば端子電位として論理回路の入力しきい値電圧
付近の中間電位が入力されても、電源分離素子によっ
て、論理回路には電流が流れない。また、電位固定素子
によって、論理回路の出力電位が固定されるので、その
後段の回路は動作しない。したがって、通常動作時にお
ける消費電力を削減することができる。
圧が異なる複数の論理回路によって端子の電位の論理レ
ベルを検出するので、相互配線がショートや断線した場
合に、端子の電位が、ある入力しきい値電圧を持つ論理
回路では正しく検査できない場合であっても、異なる入
力しきい値電圧を持つ論理回路によって、正しく検査を
行える可能性が高くなる。これにより、検査の信頼性を
向上させることができる。さらに、通常動作時におい
て、例えば端子電位として論理回路の入力しきい値電圧
付近の中間電位が入力されても、電源分離素子によっ
て、論理回路には電流が流れない。また、電位固定素子
によって、論理回路の出力電位が固定されるので、その
後段の回路は動作しない。したがって、通常動作時にお
ける消費電力を削減することができる。
【００１７】また、請求項２の発明が講じた解決手段
は、アナログ・バウンダリ・スキャン機能を有する集積
回路装置として、第１および第２の集積回路と、前記第
１の集積回路と前記第２の集積回路との間に設けられた
相互配線とを備えたものであり、前記第１の集積回路
は、前記相互配線が接続された端子と、前記相互配線の
接続状態を検査するために、前記端子の電位の論理レベ
ルをそれぞれ検出し、かつ、入力しきい値電圧が互いに
異なる複数の論理回路と、前記論理回路の入力と接続さ
れたプルアップ素子またはプルダウン素子とを備えてい
るものである。
は、アナログ・バウンダリ・スキャン機能を有する集積
回路装置として、第１および第２の集積回路と、前記第
１の集積回路と前記第２の集積回路との間に設けられた
相互配線とを備えたものであり、前記第１の集積回路
は、前記相互配線が接続された端子と、前記相互配線の
接続状態を検査するために、前記端子の電位の論理レベ
ルをそれぞれ検出し、かつ、入力しきい値電圧が互いに
異なる複数の論理回路と、前記論理回路の入力と接続さ
れたプルアップ素子またはプルダウン素子とを備えてい
るものである。
【００１８】請求項２の発明によると、入力しきい値電
圧が異なる複数の論理回路によって端子の電位の論理レ
ベルを検出するので、相互配線がショートや断線した場
合に、端子の電位が、ある入力しきい値電圧を持つ論理
回路では正しく検査できない場合であっても、異なる入
力しきい値電圧を持つ論理回路によって、正しく検査を
行える可能性が高くなる。これにより、検査の信頼性を
向上させることができる。さらに、相互配線が断線して
いる場合において、端子電位は、プルアップ素子または
プルダウン素子によって、電源電位または接地電位のい
ずれかに固定される。このため、相互配線の断線状態を
確実に検出することができる。
圧が異なる複数の論理回路によって端子の電位の論理レ
ベルを検出するので、相互配線がショートや断線した場
合に、端子の電位が、ある入力しきい値電圧を持つ論理
回路では正しく検査できない場合であっても、異なる入
力しきい値電圧を持つ論理回路によって、正しく検査を
行える可能性が高くなる。これにより、検査の信頼性を
向上させることができる。さらに、相互配線が断線して
いる場合において、端子電位は、プルアップ素子または
プルダウン素子によって、電源電位または接地電位のい
ずれかに固定される。このため、相互配線の断線状態を
確実に検出することができる。
【００１９】そして、請求項３の発明では、前記請求項
２におけるプルアップ素子またはプルダウン素子は、前
記論理回路を用いた検査を行わないとき、前記論理回路
の入力から電気的に切り離されるものとする。
２におけるプルアップ素子またはプルダウン素子は、前
記論理回路を用いた検査を行わないとき、前記論理回路
の入力から電気的に切り離されるものとする。
【００２０】さらに、請求項４の発明では、前記請求項
２において、前記論理回路を用いた検査を行わないと
き、前記論理回路の入力と、前記端子とを、電気的に切
り離す入力分離素子を備えているものとする。
２において、前記論理回路を用いた検査を行わないと
き、前記論理回路の入力と、前記端子とを、電気的に切
り離す入力分離素子を備えているものとする。
【００２１】また、請求項５の発明では、前記請求項１
〜４のいずれか１項における論理回路の入力段トランジ
スタのゲート長は、前記第１の集積回路を構成する他の
トランジスタのゲート長よりも長いものとする。
〜４のいずれか１項における論理回路の入力段トランジ
スタのゲート長は、前記第１の集積回路を構成する他の
トランジスタのゲート長よりも長いものとする。
【００２２】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００２３】（第１の実施形態）
図１は本発明の第１の実施形態に係るアナログ・バウン
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図１では、アナログ・バウンダリ・スキャン機能に
係る構成要素以外は図示を省略している。図１におい
て、１，２はアナログ・バウンダリ・スキャン対応の集
積回路装置を構成する第１および第２の集積回路、３は
第１の集積回路１と第２の集積回路２との間に設けられ
た相互配線であり、相互配線３は第１の集積回路１の端
子４と第２の集積回路２の端子５との間を接続してい
る。第２の集積回路２は相互配線３を介して第１の集積
回路１に信号を送るためのドライバ６を備えており、こ
のドライバ６の出力は端子５に接続されている。また、
第１の集積回路１は第２の集積回路２から相互配線３を
介して送られた信号を受けるためのレシーバ７を備えて
おり、このレシーバ７の入力は端子４に接続されてい
る。
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図１では、アナログ・バウンダリ・スキャン機能に
係る構成要素以外は図示を省略している。図１におい
て、１，２はアナログ・バウンダリ・スキャン対応の集
積回路装置を構成する第１および第２の集積回路、３は
第１の集積回路１と第２の集積回路２との間に設けられ
た相互配線であり、相互配線３は第１の集積回路１の端
子４と第２の集積回路２の端子５との間を接続してい
る。第２の集積回路２は相互配線３を介して第１の集積
回路１に信号を送るためのドライバ６を備えており、こ
のドライバ６の出力は端子５に接続されている。また、
第１の集積回路１は第２の集積回路２から相互配線３を
介して送られた信号を受けるためのレシーバ７を備えて
おり、このレシーバ７の入力は端子４に接続されてい
る。
【００２４】また第１の集積回路１は、入力が端子４に
接続された第１および第２の論理回路１１ａ，１１ｂを
備えている。第１および第２の論理回路１１ａ，１１ｂ
は、相互配線３の接続状態を検査するために、端子４の
電位の論理レベルをそれぞれ検出する。また、第１およ
び第２の論理回路１１ａ，１１ｂはその入力しきい値電
圧が互いに異なっている。図１では一例として、ＣＭＯ
Ｓインバータによって構成された論理回路１１ａ，１１
ｂを示している。この場合、ＣＭＯＳインバータを構成
するＰ型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と略記
する）とＮ型ＭＯＳトランジスタ（以下「ＮＭＯＳ」と
略記する）のゲート幅やゲート長を変えることによっ
て、各論理回路１１ａ，１１ｂの入力しきい値電圧を変
えることができる。
接続された第１および第２の論理回路１１ａ，１１ｂを
備えている。第１および第２の論理回路１１ａ，１１ｂ
は、相互配線３の接続状態を検査するために、端子４の
電位の論理レベルをそれぞれ検出する。また、第１およ
び第２の論理回路１１ａ，１１ｂはその入力しきい値電
圧が互いに異なっている。図１では一例として、ＣＭＯ
Ｓインバータによって構成された論理回路１１ａ，１１
ｂを示している。この場合、ＣＭＯＳインバータを構成
するＰ型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と略記
する）とＮ型ＭＯＳトランジスタ（以下「ＮＭＯＳ」と
略記する）のゲート幅やゲート長を変えることによっ
て、各論理回路１１ａ，１１ｂの入力しきい値電圧を変
えることができる。
【００２５】本実施形態の特徴は、第１の集積回路１が
端子４の電位を検出する論理回路１１ａ，１１ｂを複数
個有しており、かつ、これらの論理回路１１ａ，１１ｂ
の入力しきい値電圧が互いに異なっている点である。
端子４の電位を検出する論理回路１１ａ，１１ｂを複数
個有しており、かつ、これらの論理回路１１ａ，１１ｂ
の入力しきい値電圧が互いに異なっている点である。
【００２６】図１に示すアナログ・バウンダリ・スキャ
ン対応集積回路装置の動作について説明する。ここで
は、例として、電源電圧は５Ｖ、第１の論理回路１１ａ
の入力しきい値電圧は３Ｖ、第２の論理回路１１ｂの入
力しきい値電圧は２Ｖとする。
ン対応集積回路装置の動作について説明する。ここで
は、例として、電源電圧は５Ｖ、第１の論理回路１１ａ
の入力しきい値電圧は３Ｖ、第２の論理回路１１ｂの入
力しきい値電圧は２Ｖとする。
【００２７】図１の構成において、相互配線３の接続状
態を検査する場合には、ドライバ６から所定のレベルの
信号を出力させ、この出力信号が端子４に正常に伝わっ
たか否かを第１および第２の論理回路１１ａ，１１ｂに
よって検査する。そして、第１および第２の論理回路１
１ａ，１１ｂがドライバ６の出力信号の逆レベルの信号
を出力したとき、相互配線３の接続状態は正常である、
と判定する。
態を検査する場合には、ドライバ６から所定のレベルの
信号を出力させ、この出力信号が端子４に正常に伝わっ
たか否かを第１および第２の論理回路１１ａ，１１ｂに
よって検査する。そして、第１および第２の論理回路１
１ａ，１１ｂがドライバ６の出力信号の逆レベルの信号
を出力したとき、相互配線３の接続状態は正常である、
と判定する。
【００２８】図２は相互配線３の接続状態と第１および
第２の論理回路１１ａ，１１ｂの出力電圧との関係を示
す図である。
第２の論理回路１１ａ，１１ｂの出力電圧との関係を示
す図である。
【００２９】まず、ドライバ６から５Ｖの電圧を出力さ
せる。この場合、相互配線３の接続状態が正常であると
きや、相互配線３が抵抗素子を介して電源にショートし
ているときは、端子４の電圧は５Ｖになる。この電位は
第１および第２の論理回路１１ａ，１１ｂのいずれの入
力しきい値電圧よりも高いので、第１および第２の論理
回路１１ａ，１１ｂはいずれも０Ｖを出力する（Ａ１，
Ｃ１）。一方、相互配線３が抵抗素子を介してグランド
にショートしているときは、端子４の電位が０Ｖになら
ず例えば２．５Ｖになったとすると、この電位は第１の
論理回路１１ａの入力しきい値電圧よりも低く、第２の
論理回路１１ｂの入力しきい値電圧よりも高いので、第
１の論理回路１１ａは５Ｖを出力する一方、第２の論理
回路１１ｂは０Ｖを出力する（Ｂ１）。
せる。この場合、相互配線３の接続状態が正常であると
きや、相互配線３が抵抗素子を介して電源にショートし
ているときは、端子４の電圧は５Ｖになる。この電位は
第１および第２の論理回路１１ａ，１１ｂのいずれの入
力しきい値電圧よりも高いので、第１および第２の論理
回路１１ａ，１１ｂはいずれも０Ｖを出力する（Ａ１，
Ｃ１）。一方、相互配線３が抵抗素子を介してグランド
にショートしているときは、端子４の電位が０Ｖになら
ず例えば２．５Ｖになったとすると、この電位は第１の
論理回路１１ａの入力しきい値電圧よりも低く、第２の
論理回路１１ｂの入力しきい値電圧よりも高いので、第
１の論理回路１１ａは５Ｖを出力する一方、第２の論理
回路１１ｂは０Ｖを出力する（Ｂ１）。
【００３０】次に、ドライバ６から０Ｖの電圧を出力さ
せる。この場合、相互配線３の接続状態が正常であると
きや、相互配線３が抵抗素子を介してグランドにショー
トしているときは、端子４の電位は０Ｖになる。この電
位は第１および第２の論理回路１１ａ，１１ｂのいずれ
の入力しきい値電圧よりも低いので、第１および第２の
論理回路１１ａ，１１ｂはいずれも５Ｖを出力する（Ａ
２，Ｂ２）。一方、相互配線３が抵抗素子を介して電源
にショートしているときは、端子４の電位が５Ｖになら
ず例えば２．５Ｖになったとすると、この電位は第１の
論理回路１１ａの入力しきい値電圧より低く、第２の論
理回路１１ｂの入力しきい値電圧よりも高いので、第１
の論理回路１１ａは５Ｖを出力する一方、第２の論理回
路１１ｂは０Ｖを出力する（Ｃ２）。
せる。この場合、相互配線３の接続状態が正常であると
きや、相互配線３が抵抗素子を介してグランドにショー
トしているときは、端子４の電位は０Ｖになる。この電
位は第１および第２の論理回路１１ａ，１１ｂのいずれ
の入力しきい値電圧よりも低いので、第１および第２の
論理回路１１ａ，１１ｂはいずれも５Ｖを出力する（Ａ
２，Ｂ２）。一方、相互配線３が抵抗素子を介して電源
にショートしているときは、端子４の電位が５Ｖになら
ず例えば２．５Ｖになったとすると、この電位は第１の
論理回路１１ａの入力しきい値電圧より低く、第２の論
理回路１１ｂの入力しきい値電圧よりも高いので、第１
の論理回路１１ａは５Ｖを出力する一方、第２の論理回
路１１ｂは０Ｖを出力する（Ｃ２）。
【００３１】すなわち、図２から分かるように、相互配
線３が抵抗素子を介してグランドまたは電源にショート
している場合には、第１および第２の論理回路１１ａ，
１１ｂのいずれかがドライバ６の出力電圧と逆レベルの
出力を行わない場合（Ｂ１，Ｃ２）が存在する。したが
って、ドライバ６に０Ｖおよび５Ｖを出力させて、それ
ぞれの場合において、第１および第２の論理回路１１
ａ，１１ｂの両方の出力を確認し、ドライバ６の出力電
圧と逆レベルの出力を行わない場合があれば、相互配線
３に接続不良があると判断する。
線３が抵抗素子を介してグランドまたは電源にショート
している場合には、第１および第２の論理回路１１ａ，
１１ｂのいずれかがドライバ６の出力電圧と逆レベルの
出力を行わない場合（Ｂ１，Ｃ２）が存在する。したが
って、ドライバ６に０Ｖおよび５Ｖを出力させて、それ
ぞれの場合において、第１および第２の論理回路１１
ａ，１１ｂの両方の出力を確認し、ドライバ６の出力電
圧と逆レベルの出力を行わない場合があれば、相互配線
３に接続不良があると判断する。
【００３２】以上のように本実施形態によると、入力し
きい値電圧が異なる複数の論理回路を用いて端子電位を
検出することによって、一個の論理回路では見逃してし
まような相互配線の接続不良を検出することができる。
なお本実施形態では、論理回路が２個の場合について説
明したが、３個以上設けることによって、より検出精度
を高めることも可能である。
きい値電圧が異なる複数の論理回路を用いて端子電位を
検出することによって、一個の論理回路では見逃してし
まような相互配線の接続不良を検出することができる。
なお本実施形態では、論理回路が２個の場合について説
明したが、３個以上設けることによって、より検出精度
を高めることも可能である。
【００３３】（第２の実施形態）
図３は本発明の第２の実施形態に係るアナログ・バウン
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図３では、図１と共通の構成要素に図１と同一の符
号を付しており、ここではその詳細な説明を省略する。
図３において、１２ａ，１２ｂは通常動作時すなわち論
理回路１１ａ，１１ｂを用いた検査を行わないときに、
論理回路１１ａ，１１ｂの出力電位を固定する電位固定
素子、１３ａ，１３ｂは通常動作時すなわち論理回路１
１ａ，１１ｂを用いた検査を行わないときに、論理回路
１１ａ，１１ｂからグランドを電気的に切り離す電源分
離素子である。
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図３では、図１と共通の構成要素に図１と同一の符
号を付しており、ここではその詳細な説明を省略する。
図３において、１２ａ，１２ｂは通常動作時すなわち論
理回路１１ａ，１１ｂを用いた検査を行わないときに、
論理回路１１ａ，１１ｂの出力電位を固定する電位固定
素子、１３ａ，１３ｂは通常動作時すなわち論理回路１
１ａ，１１ｂを用いた検査を行わないときに、論理回路
１１ａ，１１ｂからグランドを電気的に切り離す電源分
離素子である。
【００３４】図３では、電位固定素子１２ａ，１２ｂは
ＰＭＯＳによって構成されており、電源分離素子１３
ａ，１３ｂはＮＭＯＳによって構成されている。電位固
定素子１２ａ，１２ｂを構成するＰＭＯＳおよび電源分
離素子１３ａ，１３ｂを構成するＮＭＯＳのゲートに
は、テスト制御回路（図示せず）から生成出力されたテ
ストモード信号ＴＥＳＴが与えられる。すなわち、テス
トモード信号ＴＥＳＴによって、電位固定素子１２ａ，
１２ｂおよび電源分離素子１３ａ，１３ｂの導通・非導
通が制御される。
ＰＭＯＳによって構成されており、電源分離素子１３
ａ，１３ｂはＮＭＯＳによって構成されている。電位固
定素子１２ａ，１２ｂを構成するＰＭＯＳおよび電源分
離素子１３ａ，１３ｂを構成するＮＭＯＳのゲートに
は、テスト制御回路（図示せず）から生成出力されたテ
ストモード信号ＴＥＳＴが与えられる。すなわち、テス
トモード信号ＴＥＳＴによって、電位固定素子１２ａ，
１２ｂおよび電源分離素子１３ａ，１３ｂの導通・非導
通が制御される。
【００３５】図３に示すアナログ・バウンダリ・スキャ
ン対応集積回路装置の動作について説明する。
ン対応集積回路装置の動作について説明する。
【００３６】まず、相互配線３の接続状態の検査を行う
テスト時には、テスト制御回路はテストモード信号ＴＥ
ＳＴを“Ｈ”にする。テストモード信号ＴＥＳＴが
“Ｈ”になることによって、電位固定素子１２ａ，１２
ｂは非導通状態になる一方、電源分離素子１３ａ，１３
ｂは導通状態になる。これにより、論理回路１１ａ，１
１ｂは電源分離素子１３ａ，１３ｂによってグランドと
接続され、かつ、電位固定素子１２ａ，１２ｂは論理回
路１１ａ，１１ｂに影響を与えなくなる。すなわち、図
３に示す装置は図１と機能的に同等になり、したがっ
て、相互配線３の接続状態の検査を第１の実施形態と同
様に実行することができる。
テスト時には、テスト制御回路はテストモード信号ＴＥ
ＳＴを“Ｈ”にする。テストモード信号ＴＥＳＴが
“Ｈ”になることによって、電位固定素子１２ａ，１２
ｂは非導通状態になる一方、電源分離素子１３ａ，１３
ｂは導通状態になる。これにより、論理回路１１ａ，１
１ｂは電源分離素子１３ａ，１３ｂによってグランドと
接続され、かつ、電位固定素子１２ａ，１２ｂは論理回
路１１ａ，１１ｂに影響を与えなくなる。すなわち、図
３に示す装置は図１と機能的に同等になり、したがっ
て、相互配線３の接続状態の検査を第１の実施形態と同
様に実行することができる。
【００３７】次に、テスト時以外の通常動作時には、テ
スト制御回路はテストモード信号ＴＥＳＴを“Ｌ”にす
る。テストモード信号ＴＥＳＴが“Ｌ”になることによ
って、電位固定素子１２ａ，１２ｂは導通状態になる一
方、電源分離素子１３ａ，１３ｂは非導通状態になる。
これにより、論理回路１１ａ，１１ｂは電源分離素子１
３ａ，１３ｂによってグランドと切り離され、かつ、論
理回路１１ａ，１１ｂの出力電位は電位固定素子１２
ａ，１２ｂによって“Ｈ”に固定される。
スト制御回路はテストモード信号ＴＥＳＴを“Ｌ”にす
る。テストモード信号ＴＥＳＴが“Ｌ”になることによ
って、電位固定素子１２ａ，１２ｂは導通状態になる一
方、電源分離素子１３ａ，１３ｂは非導通状態になる。
これにより、論理回路１１ａ，１１ｂは電源分離素子１
３ａ，１３ｂによってグランドと切り離され、かつ、論
理回路１１ａ，１１ｂの出力電位は電位固定素子１２
ａ，１２ｂによって“Ｈ”に固定される。
【００３８】通常動作時には、相互配線３をアナログ信
号が通る場合があり、端子４の電位は論理回路１１ａ，
１１ｂの入力しきい値電圧付近の中間電位になる頻度が
高い。ところが本実施形態では、論理回路１１ａ，１１
ｂがグランドから切り離されるので、論理回路１１ａ，
１１ｂには電流が流れない。また、論理回路１１ａ，１
１ｂの出力電位が固定されているので、論理回路１１
ａ，１１ｂの次段以降の回路も動作しない。
号が通る場合があり、端子４の電位は論理回路１１ａ，
１１ｂの入力しきい値電圧付近の中間電位になる頻度が
高い。ところが本実施形態では、論理回路１１ａ，１１
ｂがグランドから切り離されるので、論理回路１１ａ，
１１ｂには電流が流れない。また、論理回路１１ａ，１
１ｂの出力電位が固定されているので、論理回路１１
ａ，１１ｂの次段以降の回路も動作しない。
【００３９】以上のように本実施形態によると、通常動
作時に論理回路に流れる電流を削減することができる。
また、論理回路の次段以降の回路に流れる電流も削減す
ることができる。
作時に論理回路に流れる電流を削減することができる。
また、論理回路の次段以降の回路に流れる電流も削減す
ることができる。
【００４０】なお、本実施形態では、電位固定素子とし
てＰＭＯＳを、電源分離素子としてＮＭＯＳを用いる例
について示したが、電位固定素子としては、通常動作時
に論理回路の出力電位を固定できる構成であればどのよ
うなものを用いてもよく、電源分離素子としては、通常
動作時に論理回路を流れる電流を止める構成であればど
のようなものを用いてもよい。また、電源分離素子は、
論理回路と電源との間に設けてもよいし、論理回路と電
源との間、および論理回路とグランドとの間の両方に設
けてもよい。
てＰＭＯＳを、電源分離素子としてＮＭＯＳを用いる例
について示したが、電位固定素子としては、通常動作時
に論理回路の出力電位を固定できる構成であればどのよ
うなものを用いてもよく、電源分離素子としては、通常
動作時に論理回路を流れる電流を止める構成であればど
のようなものを用いてもよい。また、電源分離素子は、
論理回路と電源との間に設けてもよいし、論理回路と電
源との間、および論理回路とグランドとの間の両方に設
けてもよい。
【００４１】（第３の実施形態）
図４は本発明の第３の実施形態に係るアナログ・バウン
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図４では、図３と共通の構成要素に図３と同一の符
号を付しており、ここではその詳細な説明を省略する。
図４において、図３と異なるのは、電位固定素子１２
ａ，１２ｂを構成するＰＭＯＳのゲートが、テストモー
ド信号ＴＥＳＴが印加される代わりにグランドと接続さ
れている点である。すなわち、電位固定素子１２ａ，１
２ｂは常に導通状態である。ただし、電位固定素子１２
ａ，１２ｂは、論理回路１１ａ，１１ｂが動作している
ときはその出力を固定せず、論理回路１１ａ，１１ｂが
動作しないときのみその出力を固定できる程度の導通状
態になるように、そのサイズが設計される。
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図４では、図３と共通の構成要素に図３と同一の符
号を付しており、ここではその詳細な説明を省略する。
図４において、図３と異なるのは、電位固定素子１２
ａ，１２ｂを構成するＰＭＯＳのゲートが、テストモー
ド信号ＴＥＳＴが印加される代わりにグランドと接続さ
れている点である。すなわち、電位固定素子１２ａ，１
２ｂは常に導通状態である。ただし、電位固定素子１２
ａ，１２ｂは、論理回路１１ａ，１１ｂが動作している
ときはその出力を固定せず、論理回路１１ａ，１１ｂが
動作しないときのみその出力を固定できる程度の導通状
態になるように、そのサイズが設計される。
【００４２】また、第１の論理回路１１ａは入力容量が
小さくなるように設計されている。そして、電位固定素
子１２ａ，１２ｂは互いに異なるサイズで設計され、電
源分離素子１３ａ，１３ｂもまた互いに異なるサイズで
設計されている。これにより、論理回路１１ａ，１１ｂ
は構成する素子のサイズが同じであっても、入力しきい
値電圧は互いに異なっている。
小さくなるように設計されている。そして、電位固定素
子１２ａ，１２ｂは互いに異なるサイズで設計され、電
源分離素子１３ａ，１３ｂもまた互いに異なるサイズで
設計されている。これにより、論理回路１１ａ，１１ｂ
は構成する素子のサイズが同じであっても、入力しきい
値電圧は互いに異なっている。
【００４３】相互配線３の接続状態の検査を行うテスト
時には、テストモード信号ＴＥＳＴを“Ｈ”にする。こ
のとき、電源分離素子１３ａ，１３ｂは導通状態にな
り、論理回路１１ａ，１１ｂはグランドと電気的に接続
される。しかもこのとき、電位固定素子１２ａ，１２ｂ
は論理回路１１ａ，１１ｂの出力電位を固定しないの
で、この場合、図４の装置は図１と機能的に同等にな
り、したがって、相互配線３の接続状態の検査を第１の
実施形態と同様に実行することができる。
時には、テストモード信号ＴＥＳＴを“Ｈ”にする。こ
のとき、電源分離素子１３ａ，１３ｂは導通状態にな
り、論理回路１１ａ，１１ｂはグランドと電気的に接続
される。しかもこのとき、電位固定素子１２ａ，１２ｂ
は論理回路１１ａ，１１ｂの出力電位を固定しないの
で、この場合、図４の装置は図１と機能的に同等にな
り、したがって、相互配線３の接続状態の検査を第１の
実施形態と同様に実行することができる。
【００４４】一方、テスト時以外の通常動作時には、テ
ストモード信号ＴＥＳＴを“Ｌ”にする。このとき、電
源分離素子１３ａ，１３ｂは非導通状態になり、論理回
路１１１ａ，１１ｂはグランドと電気的に切り離され
る。そして、論理回路１１ａ，１１ｂの出力電位は電位
固定素子１２ａ，１２ｂによって“Ｈ”に固定される。
ストモード信号ＴＥＳＴを“Ｌ”にする。このとき、電
源分離素子１３ａ，１３ｂは非導通状態になり、論理回
路１１１ａ，１１ｂはグランドと電気的に切り離され
る。そして、論理回路１１ａ，１１ｂの出力電位は電位
固定素子１２ａ，１２ｂによって“Ｈ”に固定される。
【００４５】通常動作時には、相互配線３をアナログ信
号が通る場合があり、端子４の電位は論理回路１１ａ，
１１ｂの入力しきい値電圧付近の中間電位になる頻度が
高い。ところがこの場合、本実施形態では、論理回路１
１ａ，１１ｂは電源分離素子１３ａ，１３ｂによってグ
ランドから切り離されているため、電流が流れない。ま
た、論理回路１１ａ，１１ｂの出力電位が電位固定素子
１２ａ，１２ｂによって固定されているため、論理回路
１１ａ，１１ｂの次段以降の回路も動作しない。さら
に、論理回路１１ａ，１１ｂは入力容量が小さいため、
端子４につながる負荷容量も小さく、したがって、端子
４につながる負荷容量に対する充放電電流が削減され
る。これにより、例えば消費電力の増加などの通常動作
への影響を抑えることができる。
号が通る場合があり、端子４の電位は論理回路１１ａ，
１１ｂの入力しきい値電圧付近の中間電位になる頻度が
高い。ところがこの場合、本実施形態では、論理回路１
１ａ，１１ｂは電源分離素子１３ａ，１３ｂによってグ
ランドから切り離されているため、電流が流れない。ま
た、論理回路１１ａ，１１ｂの出力電位が電位固定素子
１２ａ，１２ｂによって固定されているため、論理回路
１１ａ，１１ｂの次段以降の回路も動作しない。さら
に、論理回路１１ａ，１１ｂは入力容量が小さいため、
端子４につながる負荷容量も小さく、したがって、端子
４につながる負荷容量に対する充放電電流が削減され
る。これにより、例えば消費電力の増加などの通常動作
への影響を抑えることができる。
【００４６】以上のように本実施形態によると、相互配
線の接続状態の検査を第１の実施形態と同様に実行で
き、かつ、通常動作時に流れる電流を削減することがで
きる。
線の接続状態の検査を第１の実施形態と同様に実行で
き、かつ、通常動作時に流れる電流を削減することがで
きる。
【００４７】（第４の実施形態）
図５は本発明の第４の実施形態に係るアナログ・バウン
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図５では、図１と共通の構成要素には図１と同一の
符号を付しており、ここではその詳細な説明を省略す
る。図５において、１７ａ，１７ｂは論理回路１１ａ，
１１ｂの入力と接続されたプルダウン素子である。図５
では、プルダウン素子１７ａ，１７ｂはＮＭＯＳによっ
て構成されている。プルダウン素子１７ａ，１７ｂを構
成するＮＭＯＳのゲートには電源が接続されており、こ
れにより、プルダウン素子１７ａ，１７ｂは導通状態に
なっている。
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図５では、図１と共通の構成要素には図１と同一の
符号を付しており、ここではその詳細な説明を省略す
る。図５において、１７ａ，１７ｂは論理回路１１ａ，
１１ｂの入力と接続されたプルダウン素子である。図５
では、プルダウン素子１７ａ，１７ｂはＮＭＯＳによっ
て構成されている。プルダウン素子１７ａ，１７ｂを構
成するＮＭＯＳのゲートには電源が接続されており、こ
れにより、プルダウン素子１７ａ，１７ｂは導通状態に
なっている。
【００４８】プルダウン素子１７ａ，１７ｂは相互配線
３の断線状態の検査に対して、有効に機能する。すなわ
ち、相互配線３が断線している場合、プルダウン素子１
７ａ，１７ｂがなければ端子４の電位は不安定な状態に
なり、検査が正しく行われない可能性があるが、プルダ
ウン素子１７ａ，１７ｂを設けたことにより、端子４の
電位はグランド電位に落ち着く。このため、ドライバ６
から０Ｖおよび５Ｖを出力させた場合に、論理回路１１
ａ，１１ｂの出力がドライバ６の出力と同レベルになる
場合が必ず生じるので、相互配線３の断線状態を正しく
検出することができる。
３の断線状態の検査に対して、有効に機能する。すなわ
ち、相互配線３が断線している場合、プルダウン素子１
７ａ，１７ｂがなければ端子４の電位は不安定な状態に
なり、検査が正しく行われない可能性があるが、プルダ
ウン素子１７ａ，１７ｂを設けたことにより、端子４の
電位はグランド電位に落ち着く。このため、ドライバ６
から０Ｖおよび５Ｖを出力させた場合に、論理回路１１
ａ，１１ｂの出力がドライバ６の出力と同レベルになる
場合が必ず生じるので、相互配線３の断線状態を正しく
検出することができる。
【００４９】ただし、プルダウン素子１７ａ，１７ｂの
インピーダンスが小さ過ぎる場合には、端子４の電位は
常にグランド電位になってしまうので、検査が正しく行
えない可能性がある。このため、プルダウン素子１７
ａ，１７ｂのインピーダンスは、相互配線３の断線以外
の検査に影響を与えない程度に大きく設計する必要があ
る。プルダウン素子１７ａ，１７ｂのインピーダンスの
上限は、テスト時間の延長によって大きくすることがで
きる。このようにすれば、相互配線３の断線以外の検査
では、プルダウン素子１７ａ，１７ｂの影響は無視でき
るので、図５に示す装置は図１と機能的に同等になり、
したがって、相互配線３の接続状態の検査を第１の実施
形態と同様に実行することができる。
インピーダンスが小さ過ぎる場合には、端子４の電位は
常にグランド電位になってしまうので、検査が正しく行
えない可能性がある。このため、プルダウン素子１７
ａ，１７ｂのインピーダンスは、相互配線３の断線以外
の検査に影響を与えない程度に大きく設計する必要があ
る。プルダウン素子１７ａ，１７ｂのインピーダンスの
上限は、テスト時間の延長によって大きくすることがで
きる。このようにすれば、相互配線３の断線以外の検査
では、プルダウン素子１７ａ，１７ｂの影響は無視でき
るので、図５に示す装置は図１と機能的に同等になり、
したがって、相互配線３の接続状態の検査を第１の実施
形態と同様に実行することができる。
【００５０】以上のように本実施形態によると、相互配
線の断線状態についても、安定して正しく検査を行うこ
とができる。
線の断線状態についても、安定して正しく検査を行うこ
とができる。
【００５１】なお、本実施形態では、プルダウン素子と
してＮＭＯＳを用いる例を示したが、プルダウン素子と
しては、相互配線の断線時に端子電位を固定でき、か
つ、断線時以外の動作に影響を与えない構成であればど
のようなものを用いてもよい。また、プルダウン素子の
代わりに、プルアップ素子を設けてもかまわない。
してＮＭＯＳを用いる例を示したが、プルダウン素子と
しては、相互配線の断線時に端子電位を固定でき、か
つ、断線時以外の動作に影響を与えない構成であればど
のようなものを用いてもよい。また、プルダウン素子の
代わりに、プルアップ素子を設けてもかまわない。
【００５２】（第５の実施形態）
図６は本発明の第５の実施形態に係るアナログ・バウン
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図６では、図５と共通する構成要素には図５と同一
の符号を付しており、ここではその詳細な説明を省略す
る。図５と異なるのは、プルダウン素子１７ａ，１７ｂ
を構成するＮＭＯＳのゲートにテストモード信号ＴＥＳ
Ｔが与えられており、テストモード信号ＴＥＳＴによっ
てプルダウン素子１７ａ，１７ｂの導通・非導通が切換
制御される点である。すなわち、プルダウン素子１７
ａ，１７ｂは、通常動作時すなわち論理回路１１ａ，１
１ｂを用いた検査を行わないとき、論理回路１１ａ，１
１ｂの入力から電気的に切り離される。
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図６では、図５と共通する構成要素には図５と同一
の符号を付しており、ここではその詳細な説明を省略す
る。図５と異なるのは、プルダウン素子１７ａ，１７ｂ
を構成するＮＭＯＳのゲートにテストモード信号ＴＥＳ
Ｔが与えられており、テストモード信号ＴＥＳＴによっ
てプルダウン素子１７ａ，１７ｂの導通・非導通が切換
制御される点である。すなわち、プルダウン素子１７
ａ，１７ｂは、通常動作時すなわち論理回路１１ａ，１
１ｂを用いた検査を行わないとき、論理回路１１ａ，１
１ｂの入力から電気的に切り離される。
【００５３】相互配線３の接続状態の検査を行うテスト
時には、テストモード信号ＴＥＳＴは“Ｈ”になり、プ
ルダウン素子１７ａ，１７ｂは導通状態になる。この場
合、図６の装置は図５と機能的に同等になり、したがっ
て、相互配線３の接続状態の検査を第４の実施形態と同
様に実行することができる。
時には、テストモード信号ＴＥＳＴは“Ｈ”になり、プ
ルダウン素子１７ａ，１７ｂは導通状態になる。この場
合、図６の装置は図５と機能的に同等になり、したがっ
て、相互配線３の接続状態の検査を第４の実施形態と同
様に実行することができる。
【００５４】一方、テスト時以外の通常動作時には、テ
ストモード信号ＴＥＳＴは“Ｌ”になり、プルダウン素
子１７ａ，１７ｂは非導通状態になる。この場合には、
プルダウン素子１７ａ，１７ｂに電流が流れないため、
通常動作時における無駄な電流を削減することができ
る。
ストモード信号ＴＥＳＴは“Ｌ”になり、プルダウン素
子１７ａ，１７ｂは非導通状態になる。この場合には、
プルダウン素子１７ａ，１７ｂに電流が流れないため、
通常動作時における無駄な電流を削減することができ
る。
【００５５】以上のように本実施形態によると、相互配
線の接続状態の検査を第４の実施形態と同様に実行で
き、かつ、通常動作時に流れる電流を削減することがで
きる。
線の接続状態の検査を第４の実施形態と同様に実行で
き、かつ、通常動作時に流れる電流を削減することがで
きる。
【００５６】（第６の実施形態）
図７は本発明の第６の実施形態に係るアナログ・バウン
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図７では、図５と共通する構成要素には図５と同一
の符号を付しており、ここではその詳細な説明を省略す
る。図７において、１８ａ，１８ｂは通常動作時すなわ
ち論理回路１１ａ，１１ｂを用いた検査を行わないと
き、端子４と論理回路１１ａ，１１ｂの入力とを電気的
に切り離す入力分離素子である。図７では、入力分離素
子１８ａ，１８ｂはＮＭＯＳによって構成されている。
入力分離素子１８ａ，１８ｂを構成するＮＭＯＳのゲー
トにはテストモード信号ＴＥＳＴが与えられ、テストモ
ード信号ＴＥＳＴによって入力分離素子１８ａ，１８ｂ
の導通・非導通が切換制御される。
ダリ・スキャン対応集積回路装置の構成を示す図であ
る。図７では、図５と共通する構成要素には図５と同一
の符号を付しており、ここではその詳細な説明を省略す
る。図７において、１８ａ，１８ｂは通常動作時すなわ
ち論理回路１１ａ，１１ｂを用いた検査を行わないと
き、端子４と論理回路１１ａ，１１ｂの入力とを電気的
に切り離す入力分離素子である。図７では、入力分離素
子１８ａ，１８ｂはＮＭＯＳによって構成されている。
入力分離素子１８ａ，１８ｂを構成するＮＭＯＳのゲー
トにはテストモード信号ＴＥＳＴが与えられ、テストモ
ード信号ＴＥＳＴによって入力分離素子１８ａ，１８ｂ
の導通・非導通が切換制御される。
【００５７】相互配線３の接続状態の検査を行うテスト
時には、テストモード信号ＴＥＳＴは“Ｈ”になり、入
力分離素子１８ａ，１８ｂは導通状態になる。これによ
り、端子４と論理回路１１ａ，１１ｂの入力とは電気的
に接続される。この場合は、図７の装置は図５と機能的
に同等になり、したがって、相互配線３の接続状態の検
査を、第４の実施形態と同様に実行することができる。
時には、テストモード信号ＴＥＳＴは“Ｈ”になり、入
力分離素子１８ａ，１８ｂは導通状態になる。これによ
り、端子４と論理回路１１ａ，１１ｂの入力とは電気的
に接続される。この場合は、図７の装置は図５と機能的
に同等になり、したがって、相互配線３の接続状態の検
査を、第４の実施形態と同様に実行することができる。
【００５８】一方、テスト時以外の通常動作時には、テ
ストモード信号ＴＥＳＴは“Ｌ”になり、入力分離素子
１８ａ，１８ｂは非導通状態になる。この場合には、プ
ルダウン素子１７ａ，１７ｂに電流が流れないため、通
常動作時における無駄な電流を削減することができる。
ストモード信号ＴＥＳＴは“Ｌ”になり、入力分離素子
１８ａ，１８ｂは非導通状態になる。この場合には、プ
ルダウン素子１７ａ，１７ｂに電流が流れないため、通
常動作時における無駄な電流を削減することができる。
【００５９】また、通常動作時には、相互配線３をアナ
ログ信号が通る場合があり、端子４の電位は論理回路１
１ａ，１１ｂの入力しきい値電圧付近の中間電位になる
頻度が高い。ところが本実施形態では、論理回路１１
ａ，１１ｂの入力は、入力分離素子１８ａ，１８ｂによ
って端子４から電気的に切り離され、かつ、プルダウン
素子１７ａ，１７ｂによって電位が固定される。このた
め、論理回路１１ａ，１１ｂには電流が流れない。また
論理回路１１ａ，１１ｂの出力も固定されるので、論理
回路１１ａ，１１ｂの次段以降の回路も動作しない。
ログ信号が通る場合があり、端子４の電位は論理回路１
１ａ，１１ｂの入力しきい値電圧付近の中間電位になる
頻度が高い。ところが本実施形態では、論理回路１１
ａ，１１ｂの入力は、入力分離素子１８ａ，１８ｂによ
って端子４から電気的に切り離され、かつ、プルダウン
素子１７ａ，１７ｂによって電位が固定される。このた
め、論理回路１１ａ，１１ｂには電流が流れない。また
論理回路１１ａ，１１ｂの出力も固定されるので、論理
回路１１ａ，１１ｂの次段以降の回路も動作しない。
【００６０】以上のように本実施形態によると、相互配
線の接続状態の検査を第４の実施形態と同様に実行で
き、かつ、通常動作時に流れる電流を削減することがで
きる。
線の接続状態の検査を第４の実施形態と同様に実行で
き、かつ、通常動作時に流れる電流を削減することがで
きる。
【００６１】なお、本実施形態では、入力分離素子とし
てＮＭＯＳを用いる例を示したが、入力分離素子として
は、通常動作時に端子と論理回路の入力とを電気的に切
り離し、テスト時に端子と論理回路の入力とを接続でき
る構成であれば、どのようなものを用いてもよい。
てＮＭＯＳを用いる例を示したが、入力分離素子として
は、通常動作時に端子と論理回路の入力とを電気的に切
り離し、テスト時に端子と論理回路の入力とを接続でき
る構成であれば、どのようなものを用いてもよい。
【００６２】なお、第４〜第６の各実施形態は、第２ま
たは第３の実施の形態とを組み合わせることも可能であ
り、有効である。
たは第３の実施の形態とを組み合わせることも可能であ
り、有効である。
【００６３】また、第２〜第６の各実施形態では、論理
回路が複数の場合について説明したが、論理回路が一個
の場合であっても、各実施形態と同様の効果が得られ
る。
回路が複数の場合について説明したが、論理回路が一個
の場合であっても、各実施形態と同様の効果が得られ
る。
【００６４】また、第１〜第６の各実施形態において、
論理回路の入力段を構成するトランジスタのゲート長
を、集積回路を構成する他のトランジスタで標準的に用
いられるゲート長よりも長くするのが好ましい。これに
より、テスト時または通常動作時に中間電位になる可能
性の高い論理回路の入力段トランジスタのホットキャリ
ア耐性が高くなり、したがって、集積回路装置の信頼性
を向上させることができる。
論理回路の入力段を構成するトランジスタのゲート長
を、集積回路を構成する他のトランジスタで標準的に用
いられるゲート長よりも長くするのが好ましい。これに
より、テスト時または通常動作時に中間電位になる可能
性の高い論理回路の入力段トランジスタのホットキャリ
ア耐性が高くなり、したがって、集積回路装置の信頼性
を向上させることができる。
【００６５】
【発明の効果】以上のように本発明によると、入力しき
い値電圧の異なる複数の論理回路を設けることや、論理
回路の入力側にプルアップ素子またはプルダウン素子を
設けることによって、相互配線の接続状態の検査の信頼
性を向上させることができる。また、電源分離素子や電
位固定素子を設けることによって、通常動作時における
論理回路やその次段以降の回路の電流を削減することが
でき、したがって、通常動作時における消費電力を削減
することができる。
い値電圧の異なる複数の論理回路を設けることや、論理
回路の入力側にプルアップ素子またはプルダウン素子を
設けることによって、相互配線の接続状態の検査の信頼
性を向上させることができる。また、電源分離素子や電
位固定素子を設けることによって、通常動作時における
論理回路やその次段以降の回路の電流を削減することが
でき、したがって、通常動作時における消費電力を削減
することができる。
【図１】本発明の第１の実施形態に係るアナログ・バウ
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
【図２】図１の装置の動作を説明するための図である。
【図３】本発明の第２の実施形態に係るアナログ・バウ
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
【図４】本発明の第３の実施形態に係るアナログ・バウ
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
【図５】本発明の第４の実施形態に係るアナログ・バウ
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
【図６】本発明の第５の実施形態に係るアナログ・バウ
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
【図７】本発明の第６の実施形態に係るアナログ・バウ
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
ンダリ・スキャン対応集積回路装置の構成を示す図であ
る。
【図８】従来のアナログ・バウンダリ・スキャン対応集
積回路装置の構成を示す図である。
積回路装置の構成を示す図である。
【図９】（ａ）〜（ｃ）は相互配線の接続状態の不良の
例を示す図である。
例を示す図である。
１ 第１の集積回路
２ 第２の集積回路
３ 相互配線
４ 端子
１１ａ 第１の論理回路
１１ｂ 第２の論理回路
１２ａ，１２ｂ 電位固定素子
１３ａ，１３ｂ 電源分離素子
１７ａ，１７ｂ プルダウン素子
１８ａ，１８ｂ 入力分離素子
フロントページの続き
(56)参考文献 特開2000−111616（ＪＰ，Ａ)
特開 平６−242178（ＪＰ，Ａ)
特開 平９−264929（ＪＰ，Ａ)
特開 平２−154522（ＪＰ，Ａ)
特開 昭55−39056（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3187
Claims (5)
- 【請求項１】 アナログ・バウンダリ・スキャン機能を
有する集積回路装置であって、 第１および第２の集積回路と、 前記第１の集積回路と前記第２の集積回路との間に設け
られた相互配線とを備え、 前記第１の集積回路は、 前記相互配線が接続された端子と、 前記相互配線の接続状態を検査するために、前記端子の
電位の論理レベルをそれぞれ検出し、かつ、入力しきい
値電圧が互いに異なる複数の論理回路と、 前記論理回路を用いた検査を行わないとき、この論理回
路の出力電位を固定する電位固定素子と、 前記論理回路を用いた検査を行わないとき、この論理回
路に電流が流れないよう、電源およびグランドの少なく
とも一方を、前記論理回路から電気的に切り離す電源分
離素子とを備えていることを特徴とするアナログ・バウ
ンダリ・スキャン対応集積回路装置。 - 【請求項２】 アナログ・バウンダリ・スキャン機能を
有する集積回路装置であって、 第１および第２の集積回路と、 前記第１の集積回路と前記第２の集積回路との間に設け
られた相互配線とを備え、 前記第１の集積回路は、 前記相互配線が接続された端子と、 前記相互配線の接続状態を検査するために、前記端子の
電位の論理レベルをそれぞれ検出し、かつ、入力しきい
値電圧が互いに異なる複数の論理回路と、 前記論理回路の入力と接続されたプルアップ素子または
プルダウン素子とを備えていることを特徴とするアナロ
グ・バウンダリ・スキャン対応集積回路装置。 - 【請求項３】 請求項２において、 前記プルアップ素子またはプルダウン素子は、 前記論理回路を用いた検査を行わないとき、前記論理回
路の入力から、電気的に切り離されることを特徴とする
アナログ・バウンダリ・スキャン対応集積回路装置。 - 【請求項４】 請求項２において、 前記論理回路を用いた検査を行わないとき、前記論理回
路の入力と、前記端子とを、電気的に切り離す入力分離
素子を備えていることを特徴とするアナログ・バウンダ
リ・スキャン対応集積回路装置。 - 【請求項５】 請求項１〜４のいずれか１項において、 前記論理回路の入力段トランジスタのゲート長は、前記
第１の集積回路を構成する他のトランジスタのゲート長
よりも長いことを特徴とするアナログ・バウンダリ・ス
キャン対応集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09610399A JP3361472B2 (ja) | 1999-04-02 | 1999-04-02 | アナログ・バウンダリ・スキャン対応集積回路装置 |
| US09/538,260 US6681355B1 (en) | 1999-04-02 | 2000-03-30 | Analog boundary scan compliant integrated circuit system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09610399A JP3361472B2 (ja) | 1999-04-02 | 1999-04-02 | アナログ・バウンダリ・スキャン対応集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000292489A JP2000292489A (ja) | 2000-10-20 |
| JP3361472B2 true JP3361472B2 (ja) | 2003-01-07 |
Family
ID=14156063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09610399A Expired - Fee Related JP3361472B2 (ja) | 1999-04-02 | 1999-04-02 | アナログ・バウンダリ・スキャン対応集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6681355B1 (ja) |
| JP (1) | JP3361472B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005063725A (ja) | 2003-08-08 | 2005-03-10 | Fujitsu Hitachi Plasma Display Ltd | フラットパネルディスプレイの製造方法 |
| JP5187740B2 (ja) * | 2008-03-19 | 2013-04-24 | 株式会社リキッド・デザイン・システムズ | 接続検出回路を備えた半導体装置 |
| US8471582B2 (en) * | 2009-01-27 | 2013-06-25 | Qualcomm Incorporated | Circuit for detecting tier-to-tier couplings in stacked integrated circuit devices |
| US11946972B2 (en) * | 2020-08-06 | 2024-04-02 | Semiconductor Components Industries, Llc | Monitoring of interconnect lines |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539056A (en) | 1978-09-14 | 1980-03-18 | Mitsubishi Electric Corp | Main voltage detecting circuit |
| US4395767A (en) * | 1981-04-20 | 1983-07-26 | Control Data Corporation | Interconnect fault detector for LSI logic chips |
| EP0358376B1 (en) * | 1988-09-07 | 1995-02-22 | Texas Instruments Incorporated | Integrated test circuit |
| JPH02154522A (ja) | 1988-12-06 | 1990-06-13 | Nec Corp | 入力端子回路 |
| US5576554A (en) * | 1991-11-05 | 1996-11-19 | Monolithic System Technology, Inc. | Wafer-scale integrated circuit interconnect structure architecture |
| JPH06242178A (ja) | 1993-02-19 | 1994-09-02 | Hitachi Ltd | ピンスキャン回路 |
| US5670890A (en) | 1993-04-22 | 1997-09-23 | Lsi Logic Corporation | Switchable pull-ups and pull-downs for IDDQ testing of integrated circuits |
| US6222212B1 (en) * | 1994-01-27 | 2001-04-24 | Integrated Device Technology, Inc. | Semiconductor device having programmable interconnect layers |
| US5517515A (en) * | 1994-08-17 | 1996-05-14 | International Business Machines Corporation | Multichip module with integrated test circuitry disposed within interposer substrate |
| JP3635356B2 (ja) | 1994-08-29 | 2005-04-06 | 株式会社ルネサステクノロジ | 電圧比較回路装置 |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
| JPH09264929A (ja) | 1996-03-29 | 1997-10-07 | Nec Corp | 論理回路のテスト方法およびそのテスト回路 |
| US5963046A (en) * | 1997-03-21 | 1999-10-05 | Hewlett-Packard Company | Method for detecting and locating open-circuit defects within digital CMOS integrated circuits |
| US5970375A (en) * | 1997-05-03 | 1999-10-19 | Advanced Micro Devices, Inc. | Semiconductor fabrication employing a local interconnect |
| US6099580A (en) * | 1998-02-11 | 2000-08-08 | Monterey Design Systems, Inc. | Method for providing performance-driven logic optimization in an integrated circuit layout design |
-
1999
- 1999-04-02 JP JP09610399A patent/JP3361472B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-30 US US09/538,260 patent/US6681355B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6681355B1 (en) | 2004-01-20 |
| JP2000292489A (ja) | 2000-10-20 |
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