JP2885122B2 - 半導体集積回路装置及びテスト方法 - Google Patents
半導体集積回路装置及びテスト方法Info
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- JP2885122B2 JP2885122B2 JP7053274A JP5327495A JP2885122B2 JP 2885122 B2 JP2885122 B2 JP 2885122B2 JP 7053274 A JP7053274 A JP 7053274A JP 5327495 A JP5327495 A JP 5327495A JP 2885122 B2 JP2885122 B2 JP 2885122B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置及び
そのテスト方法に関し、特にテストモード時にはドライ
バ又はバッファの駆動能力を小さくし、ノイズによる不
具合の発生を回避した半導体集積回路のテスト方法に関
する。
そのテスト方法に関し、特にテストモード時にはドライ
バ又はバッファの駆動能力を小さくし、ノイズによる不
具合の発生を回避した半導体集積回路のテスト方法に関
する。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）の規模増大に
伴い、不良検出率を上げるため様々な工夫がなされてき
ている。特に、大規模マクロを半導体チップ内に有する
ＡＳＩＣ（Application Specific IC）においては、マ
クロ部分の故障検出率を上げることはＡＳＩＣメーカの
役割であるとの認識ができ上りつつある。
伴い、不良検出率を上げるため様々な工夫がなされてき
ている。特に、大規模マクロを半導体チップ内に有する
ＡＳＩＣ（Application Specific IC）においては、マ
クロ部分の故障検出率を上げることはＡＳＩＣメーカの
役割であるとの認識ができ上りつつある。
【０００３】このような背景のもと、半導体集積回路の
出力の端子数の増加を防ぐため通常動作時の出力端子と
テストモード時の出力端子を共用するようにした構成が
一般に採用されている。図４にこの従来のテスト回路の
構成例を示す。
出力の端子数の増加を防ぐため通常動作時の出力端子と
テストモード時の出力端子を共用するようにした構成が
一般に採用されている。図４にこの従来のテスト回路の
構成例を示す。
【０００４】図４を参照して、被テスト回路２の出力と
ＬＳＩ内部回路１の出力はセレクタ３に入力され、セレ
クタ３はテスト端子７から入力されるテストモード信号
を選択信号として、被テスト回路２の出力とＬＳＩ内部
回路１の出力のいずれかを選択出力してＣＭＯＳ型バッ
ファ（「出力バッファ回路」ともいう）４に送出し、出
力端子６を介して外部に出力する。
ＬＳＩ内部回路１の出力はセレクタ３に入力され、セレ
クタ３はテスト端子７から入力されるテストモード信号
を選択信号として、被テスト回路２の出力とＬＳＩ内部
回路１の出力のいずれかを選択出力してＣＭＯＳ型バッ
ファ（「出力バッファ回路」ともいう）４に送出し、出
力端子６を介して外部に出力する。
【０００５】図４に示すように、従来のテスト回路にお
いて、ＣＭＯＳ型バッファ４は、通常動作時もテストモ
ード時も同じものが用いられている。
いて、ＣＭＯＳ型バッファ４は、通常動作時もテストモ
ード時も同じものが用いられている。
【０００６】すなわち、従来のテスト回路では、通常動
作時とテストモード時で出力バッファ回路に入力される
信号を切り換えていたが、出力バッファ回路自体のドラ
イブ能力に変化はなかった。
作時とテストモード時で出力バッファ回路に入力される
信号を切り換えていたが、出力バッファ回路自体のドラ
イブ能力に変化はなかった。
【０００７】ところで、例えば特開平3−127511号公報
には、出力段を前段回路部と後段回路部の２段構成と
し、導通タイミング遅延手段により後段回路部の２つの
トランジスタが入力信号よりも所定時間遅れて導通する
ように構成し、出力段における貫通電流を抑制すると共
に出力信号のスルーレート値を制御するようにした出力
バッファ回路が開示されている。すなわち、前記特開平
3−127511号公報にはドライブ能力の異なる２種類のバ
ッファに時間差を設けてオン・オフさせることにより、
出力信号のスルーレート値を小さく調整して出力リンギ
ングレベルを抑制し、大電流を駆動できるようにした出
力バッファ回路が提案されている。しかし前記特開平3
−127511号公報に記載の出力バッファ回路は通常動作時
とテストモード時でバッファの動作が変わるものではな
い。
には、出力段を前段回路部と後段回路部の２段構成と
し、導通タイミング遅延手段により後段回路部の２つの
トランジスタが入力信号よりも所定時間遅れて導通する
ように構成し、出力段における貫通電流を抑制すると共
に出力信号のスルーレート値を制御するようにした出力
バッファ回路が開示されている。すなわち、前記特開平
3−127511号公報にはドライブ能力の異なる２種類のバ
ッファに時間差を設けてオン・オフさせることにより、
出力信号のスルーレート値を小さく調整して出力リンギ
ングレベルを抑制し、大電流を駆動できるようにした出
力バッファ回路が提案されている。しかし前記特開平3
−127511号公報に記載の出力バッファ回路は通常動作時
とテストモード時でバッファの動作が変わるものではな
い。
【０００８】
【発明が解決しようとする課題】上記した通り、図４に
示す従来のテスト回路では、テスト時にも通常動作時と
同じドライブ能力を持った出力バッファが動作するた
め、以下に説明するように種々の問題を引き起してい
た。
示す従来のテスト回路では、テスト時にも通常動作時と
同じドライブ能力を持った出力バッファが動作するた
め、以下に説明するように種々の問題を引き起してい
た。
【０００９】まず、テストモードにてＬＳＩを機能試験
をする場合、通常は内部で用いられているマクロの出力
をＬＳＩの出力端子に導き、マクロテスト用のテストパ
ターンをＬＳＩに印加して機能の検査をする。この場合
に用いられるテストパターンは一般にＬＳＩが通常動作
する時には起り得ない状態を含んでいる。
をする場合、通常は内部で用いられているマクロの出力
をＬＳＩの出力端子に導き、マクロテスト用のテストパ
ターンをＬＳＩに印加して機能の検査をする。この場合
に用いられるテストパターンは一般にＬＳＩが通常動作
する時には起り得ない状態を含んでいる。
【００１０】このため、テスト時には、通常動作時には
問題とならない出力バッファ回路の同時動作によるノイ
ズの発生等といった問題が生じることになる。
問題とならない出力バッファ回路の同時動作によるノイ
ズの発生等といった問題が生じることになる。
【００１１】通常の動作時に必要とされる出力バッファ
回路のドライブ能力は他の部品とのインタフェース条件
や実装条件により決定され、出力バッファ回路のドライ
ブ能力をむやみに小さくすることはできない。このた
め、大きなドライブ能力の出力バッファ回路を多数含む
ＬＳＩでは、特に出力バッファ回路の同時動作によるノ
イズが顕著になり、テスト時にこのノイズが影響して、
良品の被試験デバイスを不良品と判定する事態も起こり
かねない。
回路のドライブ能力は他の部品とのインタフェース条件
や実装条件により決定され、出力バッファ回路のドライ
ブ能力をむやみに小さくすることはできない。このた
め、大きなドライブ能力の出力バッファ回路を多数含む
ＬＳＩでは、特に出力バッファ回路の同時動作によるノ
イズが顕著になり、テスト時にこのノイズが影響して、
良品の被試験デバイスを不良品と判定する事態も起こり
かねない。
【００１２】また、テスト時にはＬＳＩの出力端子の負
荷容量が実装時に比べて大きくなるため（例えばＬＳＩ
テスタのコンパレータに接続されること等による）、ス
イッチング時に発生するＧＮＤ（接地電位）の持ち上が
りの影響は深刻な問題となっている。
荷容量が実装時に比べて大きくなるため（例えばＬＳＩ
テスタのコンパレータに接続されること等による）、ス
イッチング時に発生するＧＮＤ（接地電位）の持ち上が
りの影響は深刻な問題となっている。
【００１３】従って、本発明の目的は、半導体集積回路
のテストモード時、出力バッファの駆動能力を小さくな
るように切り換え、出力バッファのスイッチング時に発
生するノイズを低減するようにした半導体集積回路及び
テスト方法を提供することにある。
のテストモード時、出力バッファの駆動能力を小さくな
るように切り換え、出力バッファのスイッチング時に発
生するノイズを低減するようにした半導体集積回路及び
テスト方法を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するため
本発明は、テストモード時に動作する被テスト回路と通
常モード時に動作する内部回路とを含む半導体集積回路
において、前記内部回路からの出力を入力し、テスト端
子からの信号を制御入力端に入力するスリーステート型
の第１のバッファ回路と、前記内部回路からの出力と前
記被テスト回路からの出力を入力とし、前記テスト端子
に印加される信号の値により、いずれか一方を選択出力
する選択回路と、前記選択回路の出力を入力とし、テス
ト時に必要とされる最低限のドライブ能力を有する第２
のバッファ回路と、前記第１のバッファ回路の出力端と
前記第２のバッファ回路の出力端との接続点に接続され
てなる出力端子と、を備え、通常モード時には、前記テ
スト端子に印可される信号により、前記選択回路で前記
内部回路の出力を選択すると共に、前記第１及び第２の
バッファ回路を駆動させ、前記内部回路の出力が前記第
１及び第２のバッファ回路より前記出力端子に出力さ
れ、テストモード時には、前記テスト端子に印可される
信号により、前記選択回路で前記被テスト回路の出力を
選択すると共に、前記第１のバッファ回路の出力を高イ
ンピーダンス状態とし、前記第２のバッファ回路のみ駆
動して前記被テスト回路の出力が前記出力端子に出力さ
れる、ように構成されてなることを特徴とする半導体集
積回路装置を提供する。
本発明は、テストモード時に動作する被テスト回路と通
常モード時に動作する内部回路とを含む半導体集積回路
において、前記内部回路からの出力を入力し、テスト端
子からの信号を制御入力端に入力するスリーステート型
の第１のバッファ回路と、前記内部回路からの出力と前
記被テスト回路からの出力を入力とし、前記テスト端子
に印加される信号の値により、いずれか一方を選択出力
する選択回路と、前記選択回路の出力を入力とし、テス
ト時に必要とされる最低限のドライブ能力を有する第２
のバッファ回路と、前記第１のバッファ回路の出力端と
前記第２のバッファ回路の出力端との接続点に接続され
てなる出力端子と、を備え、通常モード時には、前記テ
スト端子に印可される信号により、前記選択回路で前記
内部回路の出力を選択すると共に、前記第１及び第２の
バッファ回路を駆動させ、前記内部回路の出力が前記第
１及び第２のバッファ回路より前記出力端子に出力さ
れ、テストモード時には、前記テスト端子に印可される
信号により、前記選択回路で前記被テスト回路の出力を
選択すると共に、前記第１のバッファ回路の出力を高イ
ンピーダンス状態とし、前記第２のバッファ回路のみ駆
動して前記被テスト回路の出力が前記出力端子に出力さ
れる、ように構成されてなることを特徴とする半導体集
積回路装置を提供する。
【００１５】本発明の半導体集積回路においては、前記
内部回路の出力と前記第１のバッファ回路の入力との間
に遅延回路を挿入してもよい。
内部回路の出力と前記第１のバッファ回路の入力との間
に遅延回路を挿入してもよい。
【００１６】また、本発明の半導体集積回路において
は、前記選択回路の出力と前記第２のバッファ回路の入
力との間に遅延回路を挿入してもよい。
は、前記選択回路の出力と前記第２のバッファ回路の入
力との間に遅延回路を挿入してもよい。
【００１７】そして、本発明の半導体集積回路において
は、好ましくは前記バッファ回路及び前記スリーステー
ト型バッファ回路がＣＭＯＳ型のバッファから構成され
る。
は、好ましくは前記バッファ回路及び前記スリーステー
ト型バッファ回路がＣＭＯＳ型のバッファから構成され
る。
【００１８】さらに、本発明は、テストモード時に動作
する被テスト回路と通常動作モード時に動作する内部回
路と、前記内部回路の出力と前記被テスト回路の出力を
入力とし、テストモード信号を、選択制御信号として、
前記内部回路の出力と前記被テスト回路の出力の一方を
第１の出力バッファ回路に選択出力する選択手段と、前
記内部回路からの出力を入力とし、前記テストモード信
号を出力制御信号として、出力イネーブル、出力ハイイ
ンピーダンス状態となるスリーステート型の第２の出力
バッファ回路と、を少なくとも含み、前記第１及び第２
の出力バッファ回路の出力が一の出力端子に接続されて
なる半導体集積回路のテスト方法であって、通常動作モ
ード時に、前記選択手段は、前記内部回路の出力を前記
第１の出力バッファ回路に選択出力し、前記内部回路の
出力を入力とする前記第２の出力バッファ回路は出力イ
ネーブル状態とされ、前記内部回路の出力を前記第１及
び第２の出力バッファ回路を介して前記一の出力端子に
出力し、テストモード時には、前記選択手段は、前記被
テスト回路の出力を前記第１の出力バッファ回路に選択
出力し、前記内部回路の出力を入力とする前記第２の出
力バッファ回路の出力はハイインピーダンス状態とさ
れ、前記被テスト回路の出力を、前記第１の出力バッフ
ァ回路から前記一の出力端子に出力するようにしたこと
を特徴とする半導体集積回路のテスト方法を提供する。
する被テスト回路と通常動作モード時に動作する内部回
路と、前記内部回路の出力と前記被テスト回路の出力を
入力とし、テストモード信号を、選択制御信号として、
前記内部回路の出力と前記被テスト回路の出力の一方を
第１の出力バッファ回路に選択出力する選択手段と、前
記内部回路からの出力を入力とし、前記テストモード信
号を出力制御信号として、出力イネーブル、出力ハイイ
ンピーダンス状態となるスリーステート型の第２の出力
バッファ回路と、を少なくとも含み、前記第１及び第２
の出力バッファ回路の出力が一の出力端子に接続されて
なる半導体集積回路のテスト方法であって、通常動作モ
ード時に、前記選択手段は、前記内部回路の出力を前記
第１の出力バッファ回路に選択出力し、前記内部回路の
出力を入力とする前記第２の出力バッファ回路は出力イ
ネーブル状態とされ、前記内部回路の出力を前記第１及
び第２の出力バッファ回路を介して前記一の出力端子に
出力し、テストモード時には、前記選択手段は、前記被
テスト回路の出力を前記第１の出力バッファ回路に選択
出力し、前記内部回路の出力を入力とする前記第２の出
力バッファ回路の出力はハイインピーダンス状態とさ
れ、前記被テスト回路の出力を、前記第１の出力バッフ
ァ回路から前記一の出力端子に出力するようにしたこと
を特徴とする半導体集積回路のテスト方法を提供する。
【００１９】
【作用】本発明によれば、実動作時には実装条件やイン
タフェース条件から必要とするドライブ能力を持つ出力
バッファが動作し、テストモード時には出力バッファの
ドライブ能力が小さくなり、テスト時において多数の出
力バッファが同時にオン・オフしてもノイズ発生が抑制
され、ノイズに起因する良品、不良品の誤判定を回避す
ることができる。
タフェース条件から必要とするドライブ能力を持つ出力
バッファが動作し、テストモード時には出力バッファの
ドライブ能力が小さくなり、テスト時において多数の出
力バッファが同時にオン・オフしてもノイズ発生が抑制
され、ノイズに起因する良品、不良品の誤判定を回避す
ることができる。
【００２０】また、本発明によれば、内部回路と出力が
接続された２つのバッファのいずれか一と内部回路の出
力との間にディレイ回路を挿入することにより、実動作
においても低スルーレートが実現できると共に、ＥＭＩ
防止の効果がある。
接続された２つのバッファのいずれか一と内部回路の出
力との間にディレイ回路を挿入することにより、実動作
においても低スルーレートが実現できると共に、ＥＭＩ
防止の効果がある。
【００２１】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２２】
【実施例１】図１は本発明の第１の実施例のテスト機能
付き出力バッファ回路である。図１において図４と同一
の要素には同一の参照番号が附されている。
付き出力バッファ回路である。図１において図４と同一
の要素には同一の参照番号が附されている。
【００２３】通常動作モード時には、セレクタ３は通常
動作時に出力すべきＬＳＩの内部回路１からの出力信号
を選択してＣＭＯＳバッファ４に伝達し、３ステートＣ
ＭＯＳバッファ（「スリーステートバッファ」あるいは
「トライステートバッファ」ともいう）５も通常のバッ
ファとして動作している。このため、通常動作時には、
論理的には内部回路１からの出力信号が２つのバッファ
に同時に入力され、同時に出力端子から取り出される。
動作時に出力すべきＬＳＩの内部回路１からの出力信号
を選択してＣＭＯＳバッファ４に伝達し、３ステートＣ
ＭＯＳバッファ（「スリーステートバッファ」あるいは
「トライステートバッファ」ともいう）５も通常のバッ
ファとして動作している。このため、通常動作時には、
論理的には内部回路１からの出力信号が２つのバッファ
に同時に入力され、同時に出力端子から取り出される。
【００２４】バッファのドライブ能力としてはＣＭＯＳ
バッファ４と３ステートＣＭＯＳバッファ５の和とな
る。
バッファ４と３ステートＣＭＯＳバッファ５の和とな
る。
【００２５】一方、テストモード時には、テスト端子７
から入力されるテストモード信号がアクティブとされ３
ステートＣＭＯＳバッファ５の出力は高インピーダンス
状態（Ｈｉ−Ｚ）となり、被テスト回路２の出力信号
が、セレクタ３とＣＭＯＳバッファ４を通り、出力端子
６から取り出される。
から入力されるテストモード信号がアクティブとされ３
ステートＣＭＯＳバッファ５の出力は高インピーダンス
状態（Ｈｉ−Ｚ）となり、被テスト回路２の出力信号
が、セレクタ３とＣＭＯＳバッファ４を通り、出力端子
６から取り出される。
【００２６】このため、テストモード時には出力バッフ
ァのドライブ能力はＣＭＯＳバッファ４のみとなる。
ァのドライブ能力はＣＭＯＳバッファ４のみとなる。
【００２７】ここで、実装時に必要なドライブ能力をＣ
ＭＯＳバッファ４と３ステートＣＭＯＳバッファ５で分
担し、ＣＭＯＳバッファ４のドライブ能力をテスト時に
必要な最低限のドライブ能力とすることにより、テスト
時のノイズ問題が大幅に低減されることになる。
ＭＯＳバッファ４と３ステートＣＭＯＳバッファ５で分
担し、ＣＭＯＳバッファ４のドライブ能力をテスト時に
必要な最低限のドライブ能力とすることにより、テスト
時のノイズ問題が大幅に低減されることになる。
【００２８】
【実施例２】次に図２を参照して、本発明の第２の実施
例を説明する。
例を説明する。
【００２９】図２は、通常動作時、ＬＳＩの内部回路１
の出力信号を比較的ドライブ能力の小さなＣＭＯＳバッ
ファ４に早く伝え、ドライブ能力の大きな３ステートＣ
ＭＯＳバッファ５に遅く伝えることによるスルーレート
の制御を行なうようにしたものであり、ＬＳＩの内部回
路１と３ステートＣＭＯＳバッファ５の間にディレイ回
路８が挿入されている。
の出力信号を比較的ドライブ能力の小さなＣＭＯＳバッ
ファ４に早く伝え、ドライブ能力の大きな３ステートＣ
ＭＯＳバッファ５に遅く伝えることによるスルーレート
の制御を行なうようにしたものであり、ＬＳＩの内部回
路１と３ステートＣＭＯＳバッファ５の間にディレイ回
路８が挿入されている。
【００３０】なお、ＣＭＯＳバッファ４と３ステートＣ
ＭＯＳバッファ５にドライブ能力の差がない場合には、
どちらにディレイ回路８を挿入しても結果は同様の効果
を奏する。
ＭＯＳバッファ５にドライブ能力の差がない場合には、
どちらにディレイ回路８を挿入しても結果は同様の効果
を奏する。
【００３１】図３は、本実施例の別の態様として、セレ
クタ３の出力とＣＭＯＳバッファ４の間にＣＭＯＳバッ
ファの直列接続で構成されたディレイ回路９を挿入した
構成を示す。
クタ３の出力とＣＭＯＳバッファ４の間にＣＭＯＳバッ
ファの直列接続で構成されたディレイ回路９を挿入した
構成を示す。
【００３２】また、本実施例によれば、内部回路１の出
力と２つのバッファのいずれか一の間にディレイ回路を
挿入することにより、実動作においても低スルーレート
が実現できると共に、ＥＭＩ防止の効果がある。
力と２つのバッファのいずれか一の間にディレイ回路を
挿入することにより、実動作においても低スルーレート
が実現できると共に、ＥＭＩ防止の効果がある。
【００３３】上記各実施例は、出力バッファの制御に限
らず、内部バスをドライブする、バスドライバにも適用
できることは勿論である。
らず、内部バスをドライブする、バスドライバにも適用
できることは勿論である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
実動作時には実装条件やインタフェース条件から必要と
するドライブ能力を持つ出力バッファが動作し、テスト
モード時には出力バッファのドライブ能力が小さくなる
ため、多数の出力バッファが同時にオン・オフしても、
ノイズ発生等の問題が回避され、テスト状態を安定化す
るという効果を有する。
実動作時には実装条件やインタフェース条件から必要と
するドライブ能力を持つ出力バッファが動作し、テスト
モード時には出力バッファのドライブ能力が小さくなる
ため、多数の出力バッファが同時にオン・オフしても、
ノイズ発生等の問題が回避され、テスト状態を安定化す
るという効果を有する。
【００３５】また、本発明によれば、内部回路と出力が
接続された２つのバッファのいずれか一と内部回路の出
力との間にディレイ回路を挿入することにより、実動作
においても低スルーレートが実現できると共に、ＥＭＩ
防止の効果がある。
接続された２つのバッファのいずれか一と内部回路の出
力との間にディレイ回路を挿入することにより、実動作
においても低スルーレートが実現できると共に、ＥＭＩ
防止の効果がある。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第２の実施例の別の態様を示す図であ
る。
る。
【図４】従来の回路構成を示す図である。
１ ＬＳＩ内部回路（実使用状態で動作する内部回路） ２ 被テスト回路 ３ セレクタ ４ ＣＭＯＳバッファ ５ ３ステートＣＭＯＳバッファ ６ 出力端子 ７ テスト端子 ８、９ ディレイ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/822 H01L 27/04 H03K 19/00 H03K 19/0175
Claims (6)
- 【請求項１】テストモード時に動作する被テスト回路と
通常モード時に動作する内部回路とを含む半導体集積回
路において、 前記内部回路からの出力を入力し、テスト端子からの信
号を制御入力端に入力するスリーステート型の第１のバ
ッファ回路と、 前記内部回路からの出力と前記被テスト回路からの出力
を入力とし、前記テスト端子に印加される信号の値によ
り、いずれか一方を選択出力する選択回路と、 前記選択
回路の出力を入力とし、テスト時に必要とされる最低限
のドライブ能力を有する第２のバッファ回路と、 前記第１のバッファ回路の出力端と前記第２のバッファ
回路の出力端との接続点に接続されてなる出力端子と、 を備え、通常モード時には、前記テスト端子に印可される信号に
より、前記選択回路で前記内部回路の出力を選択すると
共に、前記第１のバッファ回路を駆動させ、前記内部回
路の出力が前記第１及び第２のバッファ回路より前記出
力端子に出力され、 テストモード時には、前記テスト端子に印可される信号
により、前記選択回路で前記被テスト回路の出力を選択
すると共に、前記第１のバッファ回路の出力を高インピ
ーダンス状態とし、前記第２のバッファ回路のみ駆動し
て前記被テスト回路の出力が前記出力端子に出力され
る、ように構成されてなることを特徴とする 半導体集積
回路装置。 - 【請求項２】前記第１のバッファ回路及び前記第２のバ
ッファ回路がＣＭＯＳバッファ回路からなることを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項３】前記内部回路の出力と前記第１のバッファ
回路の入力との間に遅延回路を設けたことを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項４】前記選択回路の出力と前記第２のバッファ
回路の入力との間に遅延回路を設けたことを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項５】前記遅延回路が複数のＣＭＯＳバッファの
直列接続から構成されることを特徴とする請求項３又は
４記載の半導体集積回路装置。 - 【請求項６】テストモード時に動作する被テスト回路と
通常動作モード時に動作する内部回路と、前記内部回路の出力と前記被テスト回路の出力を入力と
し、テストモード信号を、選択制御信号として、前記内
部回路の出力と前記被テスト回路の出力の一方を第１の
出力バッファ回路に選択出力する選択手段と 、前記内部回路からの出力を入力とし、前記テストモード
信号を出力制御信号として、出力イネーブル、出力ハイ
インピーダンス状態となるスリーステート型の第２の出
力バッファ回路と 、を少なくとも含み 、前記第１及び第２の出力バッファ回路の出力が一の出力
端子に接続されてなる半導体集積回路のテスト方法であ
って 、 通常動作モード時に、前記選択手段は、前記内部回路の
出力を前記第１の出力バッファ回路に選択出力し、前記
内部回路の出力を入力とする前記第２の出力バッファ回
路は出力イネーブル状態とされ、前記内部回路の出力を
前記第１及び第２の出力バッファ回路を介して前記一の
出力端子に出力し、 テストモード時には、前記選択手段は、前記被テスト回
路の出力を前記第１の出力バッファ回路に選択出力し、
前記内部回路の出力を入力とする前記第２の出力バッフ
ァ回路の出力はハイインピーダンス状態とされ、前記被
テスト回路の出力を、前記第１の出力バッファ回路から
前記一の出力端子に出力するようにしたことを特徴とす
る半導体集積回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7053274A JP2885122B2 (ja) | 1995-02-17 | 1995-02-17 | 半導体集積回路装置及びテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7053274A JP2885122B2 (ja) | 1995-02-17 | 1995-02-17 | 半導体集積回路装置及びテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08220196A JPH08220196A (ja) | 1996-08-30 |
| JP2885122B2 true JP2885122B2 (ja) | 1999-04-19 |
Family
ID=12938168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7053274A Expired - Lifetime JP2885122B2 (ja) | 1995-02-17 | 1995-02-17 | 半導体集積回路装置及びテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885122B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2937619B2 (ja) * | 1992-04-28 | 1999-08-23 | 株式会社東芝 | 半導体集積回路装置 |
-
1995
- 1995-02-17 JP JP7053274A patent/JP2885122B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08220196A (ja) | 1996-08-30 |
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