JP2885122B2 - 半導体集積回路装置及びテスト方法 - Google Patents

半導体集積回路装置及びテスト方法

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JP2885122B2
JP2885122B2 JP7053274A JP5327495A JP2885122B2 JP 2885122 B2 JP2885122 B2 JP 2885122B2 JP 7053274 A JP7053274 A JP 7053274A JP 5327495 A JP5327495 A JP 5327495A JP 2885122 B2 JP2885122 B2 JP 2885122B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体集積回路装置及び
そのテスト方法に関し、特にテストモード時にはドライ
バ又はバッファの駆動能力を小さくし、ノイズによる不
具合の発生を回避した半導体集積回路のテスト方法に関
する。
【0002】
【従来の技術】半導体集積回路(LSI)の規模増大に
伴い、不良検出率を上げるため様々な工夫がなされてき
ている。特に、大規模マクロを半導体チップ内に有する
ASIC(Application Specific IC)においては、マ
クロ部分の故障検出率を上げることはASICメーカの
役割であるとの認識ができ上りつつある。
【0003】このような背景のもと、半導体集積回路の
出力の端子数の増加を防ぐため通常動作時の出力端子と
テストモード時の出力端子を共用するようにした構成が
一般に採用されている。図4にこの従来のテスト回路の
構成例を示す。
【0004】図4を参照して、被テスト回路2の出力と
LSI内部回路1の出力はセレクタ3に入力され、セレ
クタ3はテスト端子7から入力されるテストモード信号
を選択信号として、被テスト回路2の出力とLSI内部
回路1の出力のいずれかを選択出力してCMOS型バッ
ファ(「出力バッファ回路」ともいう)4に送出し、出
力端子6を介して外部に出力する。
【0005】図4に示すように、従来のテスト回路にお
いて、CMOS型バッファ4は、通常動作時もテストモ
ード時も同じものが用いられている。
【0006】すなわち、従来のテスト回路では、通常動
作時とテストモード時で出力バッファ回路に入力される
信号を切り換えていたが、出力バッファ回路自体のドラ
イブ能力に変化はなかった。
【0007】ところで、例えば特開平3−127511号公報
には、出力段を前段回路部と後段回路部の2段構成と
し、導通タイミング遅延手段により後段回路部の2つの
トランジスタが入力信号よりも所定時間遅れて導通する
ように構成し、出力段における貫通電流を抑制すると共
に出力信号のスルーレート値を制御するようにした出力
バッファ回路が開示されている。すなわち、前記特開平
3−127511号公報にはドライブ能力の異なる2種類のバ
ッファに時間差を設けてオン・オフさせることにより、
出力信号のスルーレート値を小さく調整して出力リンギ
ングレベルを抑制し、大電流を駆動できるようにした出
力バッファ回路が提案されている。しかし前記特開平3
−127511号公報に記載の出力バッファ回路は通常動作時
とテストモード時でバッファの動作が変わるものではな
い。
【0008】
【発明が解決しようとする課題】上記した通り、図4に
示す従来のテスト回路では、テスト時にも通常動作時と
同じドライブ能力を持った出力バッファが動作するた
め、以下に説明するように種々の問題を引き起してい
た。
【0009】まず、テストモードにてLSIを機能試験
をする場合、通常は内部で用いられているマクロの出力
をLSIの出力端子に導き、マクロテスト用のテストパ
ターンをLSIに印加して機能の検査をする。この場合
に用いられるテストパターンは一般にLSIが通常動作
する時には起り得ない状態を含んでいる。
【0010】このため、テスト時には、通常動作時には
問題とならない出力バッファ回路の同時動作によるノイ
ズの発生等といった問題が生じることになる。
【0011】通常の動作時に必要とされる出力バッファ
回路のドライブ能力は他の部品とのインタフェース条件
や実装条件により決定され、出力バッファ回路のドライ
ブ能力をむやみに小さくすることはできない。このた
め、大きなドライブ能力の出力バッファ回路を多数含む
LSIでは、特に出力バッファ回路の同時動作によるノ
イズが顕著になり、テスト時にこのノイズが影響して、
良品の被試験デバイスを不良品と判定する事態も起こり
かねない。
【0012】また、テスト時にはLSIの出力端子の負
荷容量が実装時に比べて大きくなるため(例えばLSI
テスタのコンパレータに接続されること等による)、ス
イッチング時に発生するGND(接地電位)の持ち上が
りの影響は深刻な問題となっている。
【0013】従って、本発明の目的は、半導体集積回路
のテストモード時、出力バッファの駆動能力を小さくな
るように切り換え、出力バッファのスイッチング時に発
生するノイズを低減するようにした半導体集積回路及び
テスト方法を提供することにある。
【0014】
【課題を解決するための手段】前記目的を達成するため
本発明は、テストモード時に動作する被テスト回路と通
常モード時に動作する内部回路とを含む半導体集積回路
において、前記内部回路からの出力を入力し、テスト端
子からの信号を制御入力端に入力するスリーステート型
の第1のバッファ回路と、前記内部回路からの出力と前
記被テスト回路からの出力を入力とし、前記テスト端子
に印加される信号の値により、いずれか一方を選択出力
する選択回路と、前記選択回路の出力を入力とし、テス
ト時に必要とされる最低限のドライブ能力を有する第2
のバッファ回路と、前記第1のバッファ回路の出力端と
前記第2のバッファ回路の出力端との接続点に接続され
てなる出力端子と、を備え、通常モード時には、前記テ
スト端子に印可される信号により、前記選択回路で前記
内部回路の出力を選択すると共に、前記第1及び第2の
バッファ回路を駆動させ、前記内部回路の出力が前記第
1及び第2のバッファ回路より前記出力端子に出力さ
れ、テストモード時には、前記テスト端子に印可される
信号により、前記選択回路で前記被テスト回路の出力を
選択すると共に、前記第1のバッファ回路の出力を高イ
ンピーダンス状態とし、前記第2のバッファ回路のみ駆
動して前記被テスト回路の出力が前記出力端子に出力さ
れる、ように構成されてなることを特徴とする半導体集
積回路装置を提供する。
【0015】本発明の半導体集積回路においては、前記
内部回路の出力と前記第1のバッファ回路の入力との間
に遅延回路を挿入してもよい。
【0016】また、本発明の半導体集積回路において
は、前記選択回路の出力と前記第2のバッファ回路の入
との間に遅延回路を挿入してもよい。
【0017】そして、本発明の半導体集積回路において
は、好ましくは前記バッファ回路及び前記スリーステー
ト型バッファ回路がCMOS型のバッファから構成され
る。
【0018】さらに、本発明は、テストモード時に動作
する被テスト回路と通常動作モード時に動作する内部回
路と、前記内部回路の出力と前記被テスト回路の出力を
入力とし、テストモード信号を、選択制御信号として、
前記内部回路の出力と前記被テスト回路の出力の一方を
第1の出力バッファ回路に選択出力する選択手段と、前
記内部回路からの出力を入力とし、前記テストモード信
号を出力制御信号として、出力イネーブル、出力ハイイ
ンピーダンス状態となるスリーステート型の第2の出力
バッファ回路と、を少なくとも含み、前記第1及び第2
の出力バッファ回路の出力が一の出力端子に接続されて
なる半導体集積回路のテスト方法であって、通常動作モ
ード時に、前記選択手段は、前記内部回路の出力を前記
第1の出力バッファ回路に選択出力し、前記内部回路の
出力を入力とする前記第2の出力バッファ回路は出力イ
ネーブル状態とされ、前記内部回路の出力を前記第1及
び第2の出力バッファ回路を介して前記一の出力端子に
出力し、テストモード時には、前記選択手段は、前記被
テスト回路の出力を前記第1の出力バッファ回路に選択
出力し、前記内部回路の出力を入力とする前記第2の出
力バッファ回路の出力はハイインピーダンス状態とさ
れ、前記被テスト回路の出力を、前記第1の出力バッフ
ァ回路から前記一の出力端子に出力するようにしたこと
を特徴とする半導体集積回路のテスト方法を提供する。
【0019】
【作用】本発明によれば、実動作時には実装条件やイン
タフェース条件から必要とするドライブ能力を持つ出力
バッファが動作し、テストモード時には出力バッファの
ドライブ能力が小さくなり、テスト時において多数の出
力バッファが同時にオン・オフしてもノイズ発生が抑制
され、ノイズに起因する良品、不良品の誤判定を回避す
ることができる。
【0020】また、本発明によれば、内部回路と出力が
接続された2つのバッファのいずれか一と内部回路の出
力との間にディレイ回路を挿入することにより、実動作
においても低スルーレートが実現できると共に、EMI
防止の効果がある。
【0021】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【0022】
【実施例1】図1は本発明の第1の実施例のテスト機能
付き出力バッファ回路である。図1において図4と同一
の要素には同一の参照番号が附されている。
【0023】通常動作モード時には、セレクタ3は通常
動作時に出力すべきLSIの内部回路1からの出力信号
を選択してCMOSバッファ4に伝達し、3ステートC
MOSバッファ(「スリーステートバッファ」あるいは
「トライステートバッファ」ともいう)5も通常のバッ
ファとして動作している。このため、通常動作時には、
論理的には内部回路1からの出力信号が2つのバッファ
に同時に入力され、同時に出力端子から取り出される。
【0024】バッファのドライブ能力としてはCMOS
バッファ4と3ステートCMOSバッファ5の和とな
る。
【0025】一方、テストモード時には、テスト端子7
から入力されるテストモード信号がアクティブとされ3
ステートCMOSバッファ5の出力は高インピーダンス
状態(Hi−Z)となり、被テスト回路2の出力信号
が、セレクタ3とCMOSバッファ4を通り、出力端子
6から取り出される。
【0026】このため、テストモード時には出力バッフ
ァのドライブ能力はCMOSバッファ4のみとなる。
【0027】ここで、実装時に必要なドライブ能力をC
MOSバッファ4と3ステートCMOSバッファ5で分
担し、CMOSバッファ4のドライブ能力をテスト時に
必要な最低限のドライブ能力とすることにより、テスト
時のノイズ問題が大幅に低減されることになる。
【0028】
【実施例2】次に図2を参照して、本発明の第2の実施
例を説明する。
【0029】図2は、通常動作時、LSIの内部回路1
の出力信号を比較的ドライブ能力の小さなCMOSバッ
ファ4に早く伝え、ドライブ能力の大きな3ステートC
MOSバッファ5に遅く伝えることによるスルーレート
の制御を行なうようにしたものであり、LSIの内部回
路1と3ステートCMOSバッファ5の間にディレイ回
路8が挿入されている。
【0030】なお、CMOSバッファ4と3ステートC
MOSバッファ5にドライブ能力の差がない場合には、
どちらにディレイ回路8を挿入しても結果は同様の効果
を奏する。
【0031】図3は、本実施例の別の態様として、セレ
クタ3の出力とCMOSバッファ4の間にCMOSバッ
ファの直列接続で構成されたディレイ回路9を挿入した
構成を示す。
【0032】また、本実施例によれば、内部回路1の出
力と2つのバッファのいずれか一の間にディレイ回路を
挿入することにより、実動作においても低スルーレート
が実現できると共に、EMI防止の効果がある。
【0033】上記各実施例は、出力バッファの制御に限
らず、内部バスをドライブする、バスドライバにも適用
できることは勿論である。
【0034】
【発明の効果】以上説明したように、本発明によれば、
実動作時には実装条件やインタフェース条件から必要と
するドライブ能力を持つ出力バッファが動作し、テスト
モード時には出力バッファのドライブ能力が小さくなる
ため、多数の出力バッファが同時にオン・オフしても、
ノイズ発生等の問題が回避され、テスト状態を安定化す
るという効果を有する。
【0035】また、本発明によれば、内部回路と出力が
接続された2つのバッファのいずれか一と内部回路の出
力との間にディレイ回路を挿入することにより、実動作
においても低スルーレートが実現できると共に、EMI
防止の効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例の構成を示す図である。
【図2】本発明の第2の実施例の構成を示す図である。
【図3】本発明の第2の実施例の別の態様を示す図であ
る。
【図4】従来の回路構成を示す図である。
【符号の説明】
1 LSI内部回路(実使用状態で動作する内部回路) 2 被テスト回路 3 セレクタ 4 CMOSバッファ 5 3ステートCMOSバッファ 6 出力端子 7 テスト端子 8、9 ディレイ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G01R 31/28 - 31/3193 H01L 21/822 H01L 27/04 H03K 19/00 H03K 19/0175

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】テストモード時に動作する被テスト回路と
    通常モード時に動作する内部回路とを含む半導体集積回
    路において、 前記内部回路からの出力を入力し、テスト端子からの信
    号を制御入力端に入力するスリーステート型の第1のバ
    ッファ回路と、 前記内部回路からの出力と前記被テスト回路からの出力
    を入力とし、前記テスト端子に印加される信号の値によ
    り、いずれか一方を選択出力する選択回路と、 前記選択
    回路の出力を入力とし、テスト時に必要とされる最低限
    のドライブ能力を有する第2のバッファ回路と、 前記第1のバッファ回路の出力端と前記第2のバッファ
    回路の出力端との接続点に接続されてなる出力端子と、 を備え、通常モード時には、前記テスト端子に印可される信号に
    より、前記選択回路で前記内部回路の出力を選択すると
    共に、前記第1のバッファ回路を駆動させ、前記内部回
    路の出力が前記第1及び第2のバッファ回路より前記出
    力端子に出力され、 テストモード時には、前記テスト端子に印可される信号
    により、前記選択回路で前記被テスト回路の出力を選択
    すると共に、前記第1のバッファ回路の出力を高インピ
    ーダンス状態とし、前記第2のバッファ回路のみ駆動し
    て前記被テスト回路の出力が前記出力端子に出力され
    る、ように構成されてなることを特徴とする 半導体集積
    回路装置。
  2. 【請求項2】前記第1のバッファ回路及び前記第2のバ
    ッファ回路がCMOSバッファ回路からなることを特徴
    とする請求項1記載の半導体集積回路装置。
  3. 【請求項3】前記内部回路の出力と前記第1のバッファ
    回路の入力との間に遅延回路を設けたことを特徴とする
    請求項1記載の半導体集積回路装置。
  4. 【請求項4】前記選択回路の出力と前記第2のバッファ
    回路の入力との間に遅延回路を設けたことを特徴とする
    請求項1記載の半導体集積回路装置。
  5. 【請求項5】前記遅延回路が複数のCMOSバッファの
    直列接続から構成されることを特徴とする請求項3又は
    4記載の半導体集積回路装置
  6. 【請求項6】テストモード時に動作する被テスト回路と
    通常動作モード時に動作する内部回路と前記内部回路の出力と前記被テスト回路の出力を入力と
    し、テストモード信号を、選択制御信号として、前記内
    部回路の出力と前記被テスト回路の出力の一方を第1の
    出力バッファ回路に選択出力する選択手段と前記内部回路からの出力を入力とし、前記テストモード
    信号を出力制御信号として、出力イネーブル、出力ハイ
    インピーダンス状態となるスリーステート型の第2の出
    力バッファ回路とを少なくとも含み前記第1及び第2の出力バッファ回路の出力が一の出力
    端子に接続されてなる半導体集積回路のテスト方法であ
    って 、 通常動作モード時に、前記選択手段は、前記内部回路の
    出力を前記第1の出力バッファ回路に選択出力し、前記
    内部回路の出力を入力とする前記第2の出力バッファ回
    路は出力イネーブル状態とされ、前記内部回路の出力を
    前記第1及び第2の出力バッファ回路を介して前記一の
    出力端子に出力し、 テストモード時には、前記選択手段は、前記被テスト回
    路の出力を前記第1の出力バッファ回路に選択出力し、
    前記内部回路の出力を入力とする前記第2の出力バッフ
    ァ回路の出力はハイインピーダンス状態とされ、前記被
    テスト回路の出力を、前記第1の出力バッファ回路から
    前記一の出力端子に出力するようにしたことを特徴とす
    る半導体集積回路のテスト方法。
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JP4680004B2 (ja) * 2005-08-23 2011-05-11 ルネサスエレクトロニクス株式会社 デエンファシス機能を有する出力バッファ回路
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