JP2796103B2 - ２モードドライバ回路 - Google Patents
２モードドライバ回路Info
- Publication number
- JP2796103B2 JP2796103B2 JP63509132A JP50913288A JP2796103B2 JP 2796103 B2 JP2796103 B2 JP 2796103B2 JP 63509132 A JP63509132 A JP 63509132A JP 50913288 A JP50913288 A JP 50913288A JP 2796103 B2 JP2796103 B2 JP 2796103B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- driver circuit
- output
- terminal
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明は集積回路からの出力信号を発生させるための
ドライバ回路に関するものであって、更に詳細には、集
積回路用の二つのモードで動作することが可能なCMOSド
ライバ回路に関するものである。
ドライバ回路に関するものであって、更に詳細には、集
積回路用の二つのモードで動作することが可能なCMOSド
ライバ回路に関するものである。
発明の背景 今日の集積回路は、集積回路が外部世界と通信を行な
うための増加する数のライン接続を必要とする。物理的
に、集積回路は集積回路チップの周辺部に沿って多数の
金属パッドを有しており、該パッドは集積回路の残部へ
接続されている。使用状態において、集積回路チップ
は、集積回路を外部世界へ電気的に接続させる典型的に
はピンである多数の金属接続部を包含するパッケージに
よって保護されている。これら接続部乃至はピンは、金
属ワイヤによってパッドへ接続されている。
うための増加する数のライン接続を必要とする。物理的
に、集積回路は集積回路チップの周辺部に沿って多数の
金属パッドを有しており、該パッドは集積回路の残部へ
接続されている。使用状態において、集積回路チップ
は、集積回路を外部世界へ電気的に接続させる典型的に
はピンである多数の金属接続部を包含するパッケージに
よって保護されている。これら接続部乃至はピンは、金
属ワイヤによってパッドへ接続されている。
これら接続部の多くは、集積回路の内部的に発生され
た信号を外部世界へ送信する。これらの出力接続部は、
集積回路内においてドライバ、乃至はバッファ回路を必
要とする。これらのドライバ回路は、外部世界へ適切に
伝搬されるべき信号に対しての所要の電圧及び電流を発
生する。
た信号を外部世界へ送信する。これらの出力接続部は、
集積回路内においてドライバ、乃至はバッファ回路を必
要とする。これらのドライバ回路は、外部世界へ適切に
伝搬されるべき信号に対しての所要の電圧及び電流を発
生する。
集積回路を製造するプロセスにおいて、集積回路をパ
ッケージする前に集積回路の各々が適切に機能するもの
であるか否かを決定するために、ウェハと呼ばれる単一
の半導体基板の上に製造されている個々の集積回路をテ
ストするステップが存在するのが通常である。このステ
ップ、即ちウェハ類分け動作において、各集積回路は、
各々が集積回路の入出力パッドと接触する多数のプロー
ブによってテストされる。該プローブの他端は、コンピ
ュータへ接続されており、該コンピュータは、テストプ
ログラムの制御下において、テストパターン信号を集積
回路へ送信し且つ解析用の応答を回収する。適切な信号
応答は、その集積回路が機能的であるか否かを決定す
る。
ッケージする前に集積回路の各々が適切に機能するもの
であるか否かを決定するために、ウェハと呼ばれる単一
の半導体基板の上に製造されている個々の集積回路をテ
ストするステップが存在するのが通常である。このステ
ップ、即ちウェハ類分け動作において、各集積回路は、
各々が集積回路の入出力パッドと接触する多数のプロー
ブによってテストされる。該プローブの他端は、コンピ
ュータへ接続されており、該コンピュータは、テストプ
ログラムの制御下において、テストパターン信号を集積
回路へ送信し且つ解析用の応答を回収する。適切な信号
応答は、その集積回路が機能的であるか否かを決定す
る。
しかしながら、これらの多数の出力接続部があるので
問題が発生する。必然的に、これらのドライバ回路は、
ドライバ回路が一つの論理状態から別の論理状態（論理
１から論理０及びその逆）へ交互に迅速にスイッチ動作
する場合に、大量のサージ電流が発生する。ウェハソー
ト（類分け）期間中における問題は、コンピュータへの
プローブの長い導電性ラインが電気信号反射及びその他
のノイズを発生させるということである。これらの不正
確な信号はドライバ回路によって発生される大きなサー
ジ電流によって悪化され、テスト用のコンピュータの読
取り動作を誤らせ、且つ検査中の集積回路を不正確に解
析することとなる。
問題が発生する。必然的に、これらのドライバ回路は、
ドライバ回路が一つの論理状態から別の論理状態（論理
１から論理０及びその逆）へ交互に迅速にスイッチ動作
する場合に、大量のサージ電流が発生する。ウェハソー
ト（類分け）期間中における問題は、コンピュータへの
プローブの長い導電性ラインが電気信号反射及びその他
のノイズを発生させるということである。これらの不正
確な信号はドライバ回路によって発生される大きなサー
ジ電流によって悪化され、テスト用のコンピュータの読
取り動作を誤らせ、且つ検査中の集積回路を不正確に解
析することとなる。
本発明は、二つのモードで動作することの可能なドラ
イバ回路を提供することによってこの問題を解消乃至は
実質的に緩和することを目的としている。第一モードに
おいては、本発明のドライバ回路は通常の動作を行な
い、即ち大きな初期サージ電流が存在し且つ迅速に電圧
レベルを変化させて集積回路の高速動作を維持する。第
二モードにおいては、本ドライバ回路は、弱いドライバ
として動作し、従ってウェハソート（類分け）期間中、
典型的なドライバ回路からの大きなサージ電流によって
発生される問題は実質的に減少される。
イバ回路を提供することによってこの問題を解消乃至は
実質的に緩和することを目的としている。第一モードに
おいては、本発明のドライバ回路は通常の動作を行な
い、即ち大きな初期サージ電流が存在し且つ迅速に電圧
レベルを変化させて集積回路の高速動作を維持する。第
二モードにおいては、本ドライバ回路は、弱いドライバ
として動作し、従ってウェハソート（類分け）期間中、
典型的なドライバ回路からの大きなサージ電流によって
発生される問題は実質的に減少される。
発明の要約 本発明は、二つの基準電圧源の間に接続される一対の
出力トランジスタを持ったドライバ回路を提供してい
る。２個のMOS出力トランジスタが、これら２個の出力
トランジスタの間において本ドライバ回路の出力端子と
直列に接続されている。これら二つのMOS出力トランジ
スタは、相補的な対応で動作し、従って、一方のトラン
ジスタがオフしている場合には、他方のトランジスタは
オンしており、従ってドライバの出力端子は一方の論理
状態にあるか又は他方の論理状態にある。これら出力ト
ランジスタを制御するために、該MOS出力トランジスタ
の各ゲート端子は、インバータ回路の出力端子へ接続さ
れている。
出力トランジスタを持ったドライバ回路を提供してい
る。２個のMOS出力トランジスタが、これら２個の出力
トランジスタの間において本ドライバ回路の出力端子と
直列に接続されている。これら二つのMOS出力トランジ
スタは、相補的な対応で動作し、従って、一方のトラン
ジスタがオフしている場合には、他方のトランジスタは
オンしており、従ってドライバの出力端子は一方の論理
状態にあるか又は他方の論理状態にある。これら出力ト
ランジスタを制御するために、該MOS出力トランジスタ
の各ゲート端子は、インバータ回路の出力端子へ接続さ
れている。
これら出力トランジスタのドライブ能力は、出力トラ
ンジスタゲート上の電圧の大きさによって制御される。
これら二つの基準電圧源の間に接続されているこれらの
インバータ回路の各々は、その入力端子を本ドライバ回
路の入力端子へ接続している。該インバータ回路の各々
は、それ自身と基準電圧源の一方との間に接続した一対
のトランジスタを有している。これらトランジスタの一
つは、そのゲート端子をダイオード形態に接続してお
り、且つ他方のトランジスタはそのゲート端子を制御端
子へ接続している。
ンジスタゲート上の電圧の大きさによって制御される。
これら二つの基準電圧源の間に接続されているこれらの
インバータ回路の各々は、その入力端子を本ドライバ回
路の入力端子へ接続している。該インバータ回路の各々
は、それ自身と基準電圧源の一方との間に接続した一対
のトランジスタを有している。これらトランジスタの一
つは、そのゲート端子をダイオード形態に接続してお
り、且つ他方のトランジスタはそのゲート端子を制御端
子へ接続している。
制御端子上の信号が第二トランジスタをオンさせた場
合に、該トランジスタ対が接続されているインバータ回
路は、該基準電圧源の間に完全な電流経路を有する。従
って、該インバータは最適なドライブ能力で動作する。
制御端子上の信号が該第二トランジスタをターンオフさ
せると、インバータ回路と基準電圧源との間のインバー
タ回路に対する唯一の電流経路は該ダイオード接続され
たトランジスタを介してのみである。このことは、該イ
ンバータの出力電圧及び接続した出力トランジスタのゲ
ート端子上の電圧に影響を与える。ゲート端子電圧にお
けるこの変化は、該出力トランジスタの出力電流及びド
ライブ能力を減少させる。
合に、該トランジスタ対が接続されているインバータ回
路は、該基準電圧源の間に完全な電流経路を有する。従
って、該インバータは最適なドライブ能力で動作する。
制御端子上の信号が該第二トランジスタをターンオフさ
せると、インバータ回路と基準電圧源との間のインバー
タ回路に対する唯一の電流経路は該ダイオード接続され
たトランジスタを介してのみである。このことは、該イ
ンバータの出力電圧及び接続した出力トランジスタのゲ
ート端子上の電圧に影響を与える。ゲート端子電圧にお
けるこの変化は、該出力トランジスタの出力電流及びド
ライブ能力を減少させる。
本発明は、更に、前述した如く二つのモードで動作す
ることが可能であり且つ更に論理１及び論理０状態以外
の第三状態、即ち高インピーダンスとなることが可能な
ドライバ回路を提供している。
ることが可能であり且つ更に論理１及び論理０状態以外
の第三状態、即ち高インピーダンスとなることが可能な
ドライバ回路を提供している。
本発明は、更に、スリュレート制御のために自動的に
遅くされるドライバ回路を提供している。このことは、
ドライバ回路のスイッチング速度の自動フィードバック
制御のためにドライバ回路の出力端子を制御端子へ接続
することによって達成される。
遅くされるドライバ回路を提供している。このことは、
ドライバ回路のスイッチング速度の自動フィードバック
制御のためにドライバ回路の出力端子を制御端子へ接続
することによって達成される。
図面の簡単な説明 第1A図は、入力及び出力端子を有するドライバ回路の
典型的な機能的表示を示している。
典型的な機能的表示を示している。
第1B図は、付加的な制御端子を有する本発明の機能的
表示を示している。
表示を示している。
第２図は、本発明のドライバ回路の詳細を示してい
る。
る。
第3A図は、ドライバ回路において使用されるCMOSイン
バータ回路の一つを示している。
バータ回路の一つを示している。
第3B図は、第２図におけるCMOSインバータ回路の別の
ものを示している。
ものを示している。
第４図は、本発明の別の実施例である出力端子が高イ
ンピーダンス状態となることを許容するドライバ回路の
詳細図である。
ンピーダンス状態となることを許容するドライバ回路の
詳細図である。
第5A図は、ドライバ回路に対するスリュレート制御用
のフィードバックを有する本発明の一実施例の詳細を示
している。
のフィードバックを有する本発明の一実施例の詳細を示
している。
第5B図は、第5A図に示した回路の動作を示している。
注意すべきことであるが、同一の要素を意図する場合
には図面の幾つかにおいて同一の参照番号が使用されて
いる。
には図面の幾つかにおいて同一の参照番号が使用されて
いる。
発明の詳細な説明 第1A図は、入力端子12と出力端子13とを有するドライ
バ回路10を機能的に示している。ドライバ回路10は、出
力端子13への入力端子12上の信号をバッファする。
バ回路10を機能的に示している。ドライバ回路10は、出
力端子13への入力端子12上の信号をバッファする。
第1B図は、本発明を機能的に示しており、即ち前述し
た入力及び出力端子12及び13を有するドライバ回路11を
示している。更に、本発明は、制御端子14を有してお
り、それを介して、ドライバ回路11の動作モードが制御
される。ドライバ回路11は、高ドライブモード、又は低
ドライブモードの何れかで動作することが可能である。
前に説明した如く、低ドライブモードは、例えばウェハ
ソート（類分け）操作期間中に集積回路のテストを行な
う場合のように、動作中の回路がモニタされている回路
である場合に不所望の異状を防止するために大きなサー
ジ電流を減少する上で有用である。
た入力及び出力端子12及び13を有するドライバ回路11を
示している。更に、本発明は、制御端子14を有してお
り、それを介して、ドライバ回路11の動作モードが制御
される。ドライバ回路11は、高ドライブモード、又は低
ドライブモードの何れかで動作することが可能である。
前に説明した如く、低ドライブモードは、例えばウェハ
ソート（類分け）操作期間中に集積回路のテストを行な
う場合のように、動作中の回路がモニタされている回路
である場合に不所望の異状を防止するために大きなサー
ジ電流を減少する上で有用である。
第２図は、本発明の詳細を例示している。このドライ
バ回路は、二つの出力トランジスタ31,32を有してお
り、これらのトランジスタは、それぞれ、通常＋5Vにあ
るVDD及び接地にある二つの基準電圧源の間に直列的に
接続されている。トランジスタ31はＰチャンネルを有す
るMOSトランジスタであり、即ちPMOSトランジスタであ
る。トランジスタ31の二つのソース／ドレイン領域の一
方はVDDにある基準電圧源へ接続されている。トランジ
スタ31の第二のソース／ドレイン領域は、ドライバ回路
の出力端子13へ接続されている。
バ回路は、二つの出力トランジスタ31,32を有してお
り、これらのトランジスタは、それぞれ、通常＋5Vにあ
るVDD及び接地にある二つの基準電圧源の間に直列的に
接続されている。トランジスタ31はＰチャンネルを有す
るMOSトランジスタであり、即ちPMOSトランジスタであ
る。トランジスタ31の二つのソース／ドレイン領域の一
方はVDDにある基準電圧源へ接続されている。トランジ
スタ31の第二のソース／ドレイン領域は、ドライバ回路
の出力端子13へ接続されている。
一方、トランジスタ32は、Ｎチャンネルを有するMOS
トランジスタであり、即ちNMOSトランジスタである。そ
の二つのソース／ドレイン領域の一方は接地にある基準
電圧源に接続されており、一方他方の領域は出力端子13
及びトランジスタ31の第二のソース／ドレイン領域へ接
続されている。
トランジスタであり、即ちNMOSトランジスタである。そ
の二つのソース／ドレイン領域の一方は接地にある基準
電圧源に接続されており、一方他方の領域は出力端子13
及びトランジスタ31の第二のソース／ドレイン領域へ接
続されている。
トランジスタ31,32のゲート端子は、それぞれ、イン
バータ回路22,25へ接続されている。インバータ回路22,
25の入力端子は、入力端子12へ接続されている。動作的
には、入力端子12上の高信号は、インバータ回路22の作
用により、PMOSトランジスタ31のゲート端子上に低信号
を発生する。同様に、インバータ25は、NMOSトランジス
タ32のゲート端子上に低信号を発生させる。従って、PM
OSトランジスタ31がターンオンし且つNMOSトランジスタ
32がターンオフし、従って出力端子13における電圧は高
である。一方、入力端子12上の低信号がPMOSトランジス
タ31をターンオフさせ且つNMOSトランジスタ32をターン
オンさせる。従って、出力端子13上の信号は低である。
バータ回路22,25へ接続されている。インバータ回路22,
25の入力端子は、入力端子12へ接続されている。動作的
には、入力端子12上の高信号は、インバータ回路22の作
用により、PMOSトランジスタ31のゲート端子上に低信号
を発生する。同様に、インバータ25は、NMOSトランジス
タ32のゲート端子上に低信号を発生させる。従って、PM
OSトランジスタ31がターンオンし且つNMOSトランジスタ
32がターンオフし、従って出力端子13における電圧は高
である。一方、入力端子12上の低信号がPMOSトランジス
タ31をターンオフさせ且つNMOSトランジスタ32をターン
オンさせる。従って、出力端子13上の信号は低である。
インバータ回路22,25の各々は、それ自身と前記二つ
の基準電圧源の一方との間に並列的に接続されている少
なくとも一対のトランジスタを有している。これら一対
のトランジスタは、本発明の例示であり、以下に説明す
る如く、本ドライバ回路において２個を越えたトランジ
スタが一層効果的に動作することが可能である。インバ
ータ回路22の場合、並列トランジスタ対34,35がインバ
ータ22と接地との間にある。インバータ回路25の場合、
トランジスタ対36,37がインバータ25とVDDにある基準電
圧源との間にある。
の基準電圧源の一方との間に並列的に接続されている少
なくとも一対のトランジスタを有している。これら一対
のトランジスタは、本発明の例示であり、以下に説明す
る如く、本ドライバ回路において２個を越えたトランジ
スタが一層効果的に動作することが可能である。インバ
ータ回路22の場合、並列トランジスタ対34,35がインバ
ータ22と接地との間にある。インバータ回路25の場合、
トランジスタ対36,37がインバータ25とVDDにある基準電
圧源との間にある。
各トランジスタ対は、トランジスタ34（又は36）を有
しており、そのゲート端子は制御端子14及びダイオード
接続形態にあるトランジスタ35（又は37）へ結合してい
る。PMOSトランジスタ36のゲート端子はインバータ23を
介して制御端子14へ接続されており、NMOSトランジスタ
34のゲート端子はインバータ23及び第二のインバータ24
を介して制御端子14へ接続されている。インバータ23,2
4は、制御端子14上の制御信号の論理レベルを反転する
か又は維持する。制御端子14上の信号が高であると、NM
OSトランジスタ34はターンオンされ、同様に、PMOSトラ
ンジスタ36もインバータ23の動作を介してターンオンさ
れる。このことは、インバータ22又は25の出力端子とV
DD又は接地基準電圧源との間において、インバータ回路
22,25を介しての電流が障害を受けることなく流れるこ
とを許容する。インバータ22は実効的に接地へ結合され
ており、且つインバータ25は同様にVDDへ実効的に結合
されている。両方のインバータ22,25の出力電圧は、入
力端子12における信号レベルに依存して、接地とVDDと
の間で完全にスウィング即ち振れることが可能である。
しており、そのゲート端子は制御端子14及びダイオード
接続形態にあるトランジスタ35（又は37）へ結合してい
る。PMOSトランジスタ36のゲート端子はインバータ23を
介して制御端子14へ接続されており、NMOSトランジスタ
34のゲート端子はインバータ23及び第二のインバータ24
を介して制御端子14へ接続されている。インバータ23,2
4は、制御端子14上の制御信号の論理レベルを反転する
か又は維持する。制御端子14上の信号が高であると、NM
OSトランジスタ34はターンオンされ、同様に、PMOSトラ
ンジスタ36もインバータ23の動作を介してターンオンさ
れる。このことは、インバータ22又は25の出力端子とV
DD又は接地基準電圧源との間において、インバータ回路
22,25を介しての電流が障害を受けることなく流れるこ
とを許容する。インバータ22は実効的に接地へ結合され
ており、且つインバータ25は同様にVDDへ実効的に結合
されている。両方のインバータ22,25の出力電圧は、入
力端子12における信号レベルに依存して、接地とVDDと
の間で完全にスウィング即ち振れることが可能である。
しかしながら、制御端子14上の信号が低である場合、
トランジスタ34,36がターンオフされ且つインバータ回
路22,25を介して電流はダイオード接続されたトランジ
スタ35,37を介して強制される。トランジスタ35,37はト
ランジスタ34,36よりもかなり小型である。特に、トラ
ンジスタ35,37のチャンネル幅は、トランジスタ34,36の
チャンネル幅よりも著しく小さい。その結果、インバー
タ22,25の出力電圧は制限されている。インバータ22の
出力電圧は、接地の上約１ダイオード電圧VTの電圧へ降
下することが可能であるに過ぎない。同様に、インバー
タ回路25の出力電圧は、VDDの下方１個のVTへ上昇する
ことが可能であるに過ぎない。VTは、ダイオード接続さ
れたトランジスタの特定のパラメータに依存し、且つ典
型的には、1.0乃至1.5Vの範囲で変化する。又、ダイオ
ード接続されたトランジスタ35,37を介しての電流は減
少される。
トランジスタ34,36がターンオフされ且つインバータ回
路22,25を介して電流はダイオード接続されたトランジ
スタ35,37を介して強制される。トランジスタ35,37はト
ランジスタ34,36よりもかなり小型である。特に、トラ
ンジスタ35,37のチャンネル幅は、トランジスタ34,36の
チャンネル幅よりも著しく小さい。その結果、インバー
タ22,25の出力電圧は制限されている。インバータ22の
出力電圧は、接地の上約１ダイオード電圧VTの電圧へ降
下することが可能であるに過ぎない。同様に、インバー
タ回路25の出力電圧は、VDDの下方１個のVTへ上昇する
ことが可能であるに過ぎない。VTは、ダイオード接続さ
れたトランジスタの特定のパラメータに依存し、且つ典
型的には、1.0乃至1.5Vの範囲で変化する。又、ダイオ
ード接続されたトランジスタ35,37を介しての電流は減
少される。
上述した如く、インバータ22,25の出力電圧のスウィ
ング即ち振れが減少されているので、出力トランジスタ
31,32のゲート端子の電圧も減少される。出力トランジ
スタ31,32をターンオンさせるためのゲート端子上の電
圧がより低いので、出力端子13を介しての出力電流の量
は、低下され、且つ本ドライバ回路のドライブ能力は減
少される。
ング即ち振れが減少されているので、出力トランジスタ
31,32のゲート端子の電圧も減少される。出力トランジ
スタ31,32をターンオンさせるためのゲート端子上の電
圧がより低いので、出力端子13を介しての出力電流の量
は、低下され、且つ本ドライバ回路のドライブ能力は減
少される。
集積回路上において、第２図に示したドライバ回路
は、それらの制御端子14を単一の入力パッドへ接続させ
ることが可能である。この様に、そのパッドに関するテ
スト用プローブがドライバ回路の制御端子14の全てに対
して低信号を与えこれらのドライバ回路を低ドライブモ
ードとさせることが可能である。このことは、前述した
如く、集積回路のテストを一層容易に行なうことを許容
している。
は、それらの制御端子14を単一の入力パッドへ接続させ
ることが可能である。この様に、そのパッドに関するテ
スト用プローブがドライバ回路の制御端子14の全てに対
して低信号を与えこれらのドライバ回路を低ドライブモ
ードとさせることが可能である。このことは、前述した
如く、集積回路のテストを一層容易に行なうことを許容
している。
第3A図及び第3B図は、それぞれ、トランジスタ対34,3
5及び36,37を有するインバータ22,25を詳細に示してい
る。第3A図は、典型的なトランジスタ対、即ちPMOSトラ
ンジスタ60及びNMOSトランジスタ61を有しており点線で
囲まれたCMOSインバータ22を示している。両方のトラン
ジスタ60,61は、それらのゲート端子を入力端子12へ接
続している。このインバータの出力端子は、PMOSトラン
ジスタ60のドレイン領域及びNMOSトランジスタ61のドレ
イン領域へ接続されている。この出力端子は出力トラン
ジスタ31のゲート端子へ接続されている。インバータ22
はPMOSトランジスタ31をターンオンさせることが可能で
なければならないので、インバータ22はNMOSトランジス
タ61へ並列接続されている付加的なNMOSトランジスタ61
Aを有している。このトランジスタ61,61Aの並列結合
は、インバータ22を介しての遅延特性を最適化させてい
る。NMOSトランジスタ61,61Aがターンオンされると、よ
り高速のスイッチングのために接地へ向けてインバータ
22の出力端子からより大量の電流を引き出すことが可能
である。この並列結合は、更に、インバータ22の出力端
子が接地へ向けて低へ引かれる場合に、インバータ出力
端子と接地基準電源との間の電圧降下が可及的に小さい
ものであることを確保する。
5及び36,37を有するインバータ22,25を詳細に示してい
る。第3A図は、典型的なトランジスタ対、即ちPMOSトラ
ンジスタ60及びNMOSトランジスタ61を有しており点線で
囲まれたCMOSインバータ22を示している。両方のトラン
ジスタ60,61は、それらのゲート端子を入力端子12へ接
続している。このインバータの出力端子は、PMOSトラン
ジスタ60のドレイン領域及びNMOSトランジスタ61のドレ
イン領域へ接続されている。この出力端子は出力トラン
ジスタ31のゲート端子へ接続されている。インバータ22
はPMOSトランジスタ31をターンオンさせることが可能で
なければならないので、インバータ22はNMOSトランジス
タ61へ並列接続されている付加的なNMOSトランジスタ61
Aを有している。このトランジスタ61,61Aの並列結合
は、インバータ22を介しての遅延特性を最適化させてい
る。NMOSトランジスタ61,61Aがターンオンされると、よ
り高速のスイッチングのために接地へ向けてインバータ
22の出力端子からより大量の電流を引き出すことが可能
である。この並列結合は、更に、インバータ22の出力端
子が接地へ向けて低へ引かれる場合に、インバータ出力
端子と接地基準電源との間の電圧降下が可及的に小さい
ものであることを確保する。
同様に、トランジスタ対34,35の他に、トランジスタ3
4は第二トランジスタ34Aを有している。この並列接続し
たトランジスタ31Aは、インバータ22におけるトランジ
スタ61Aと同一の対応で動作する。即ち、トランジスタ3
4,34Aの並列結合は、インバータ22の遅延特性を最適化
させる。トランジスタ34,34Aがターンオンされると、単
一のトランジスタ34の場合よりも一層多量の電流をイン
バータ22から接地へ向けて引き出すことが可能である。
トランジスタ34Aは、更に、トランジスタ34と共同し
て、インバータ22と接地基準電源との間に可及的に最も
小さな電圧降下を提供する。従って、トランジスタ34A
は、トランジスタ34の動作及び機能を最適化している。
4は第二トランジスタ34Aを有している。この並列接続し
たトランジスタ31Aは、インバータ22におけるトランジ
スタ61Aと同一の対応で動作する。即ち、トランジスタ3
4,34Aの並列結合は、インバータ22の遅延特性を最適化
させる。トランジスタ34,34Aがターンオンされると、単
一のトランジスタ34の場合よりも一層多量の電流をイン
バータ22から接地へ向けて引き出すことが可能である。
トランジスタ34Aは、更に、トランジスタ34と共同し
て、インバータ22と接地基準電源との間に可及的に最も
小さな電圧降下を提供する。従って、トランジスタ34A
は、トランジスタ34の動作及び機能を最適化している。
第3B図は、前述した如く、インバータ25及びトランジ
スタ類36,37に関する変形例を詳細に示している。点線
で囲ったインバータ25は、典型的な相補的トランジスタ
対を有しており、即ちNMOSトランジスタ70及びPMOSトラ
ンジスタ71を有している。トランジスタ70,71のゲート
端子は入力端子12へ接続されている。NMOSトランジスタ
70及びPMOSトランジスタ71のドレイン領域はインバータ
25の出力端子へ接続されており、該出力端子は出力トラ
ンジスタ32のゲート端子へ接続されている。インバータ
25を介しての遅延が最適化されることを確保するため
に、インバータ25はトランジスタ71と並列接続された第
二のPMOSトランジスタ71Aを有している。並列トランジ
スタ71Aは、トランジスタ71,71Aがオンされた場合に、
インバータ25の出力端子へVDD基準電源から一層多量の
電流が供給されることに貢献する。トランジスタ71A
は、更に、インバータ25の出力端子がVDD基準電圧へ可
及的に近接していることを確保する。
スタ類36,37に関する変形例を詳細に示している。点線
で囲ったインバータ25は、典型的な相補的トランジスタ
対を有しており、即ちNMOSトランジスタ70及びPMOSトラ
ンジスタ71を有している。トランジスタ70,71のゲート
端子は入力端子12へ接続されている。NMOSトランジスタ
70及びPMOSトランジスタ71のドレイン領域はインバータ
25の出力端子へ接続されており、該出力端子は出力トラ
ンジスタ32のゲート端子へ接続されている。インバータ
25を介しての遅延が最適化されることを確保するため
に、インバータ25はトランジスタ71と並列接続された第
二のPMOSトランジスタ71Aを有している。並列トランジ
スタ71Aは、トランジスタ71,71Aがオンされた場合に、
インバータ25の出力端子へVDD基準電源から一層多量の
電流が供給されることに貢献する。トランジスタ71A
は、更に、インバータ25の出力端子がVDD基準電圧へ可
及的に近接していることを確保する。
更に、上述したトランジスタ対36,37は第三のトラン
ジスタ36Aを有しており、それはPMOSトランジスタ36と
並列に接続されている。このエキストラなトランジスタ
36Aは、インバータ25を介してのスイッチングの遅延が
トランジスタ71Aに対して説明したのと同一の対応で最
適化されることを確保している。
ジスタ36Aを有しており、それはPMOSトランジスタ36と
並列に接続されている。このエキストラなトランジスタ
36Aは、インバータ25を介してのスイッチングの遅延が
トランジスタ71Aに対して説明したのと同一の対応で最
適化されることを確保している。
第４図は、本発明の別の実施例を示しており、それは
前述した如く本ドライバ回路が高及び低ドライブモード
で動作することを可能とさせている。第４図における回
路は、更に、出力端子13が、論理高及び論理低状態以外
に、第三の状態即ち高インピーダンス状態となることを
可能としている。第４図における回路は、PMOS出力トラ
ンジスタ31のゲート端子とインバータ回路22の出力端子
との間に並列なスイッチングトランジスタ43,45を有し
ている。出力トランジスタ31のゲート端子は、更に、PM
OSクランプトランジスタ41へ接続されており、該トラン
ジスタ41はそのソース／ドレイン領域の一方をトランジ
スタ31のゲート電極へ接続しており、且つ他方のソース
／ドレイン領域はVDDにある基準電圧源へ接続してい
る。このクランプトランジスタ41のゲート電極は、２個
の入力端子15,16を有するNORゲート27の出力端子へ接続
されている。
前述した如く本ドライバ回路が高及び低ドライブモード
で動作することを可能とさせている。第４図における回
路は、更に、出力端子13が、論理高及び論理低状態以外
に、第三の状態即ち高インピーダンス状態となることを
可能としている。第４図における回路は、PMOS出力トラ
ンジスタ31のゲート端子とインバータ回路22の出力端子
との間に並列なスイッチングトランジスタ43,45を有し
ている。出力トランジスタ31のゲート端子は、更に、PM
OSクランプトランジスタ41へ接続されており、該トラン
ジスタ41はそのソース／ドレイン領域の一方をトランジ
スタ31のゲート電極へ接続しており、且つ他方のソース
／ドレイン領域はVDDにある基準電圧源へ接続してい
る。このクランプトランジスタ41のゲート電極は、２個
の入力端子15,16を有するNORゲート27の出力端子へ接続
されている。
同様の対応で、NMOS出力トランジスタ32のゲート電極
とインバータ回路25の出力端子との間にスイッチングト
ランジスタ44,46が並列に接続されている。出力トラン
ジスタ32のゲート端子はNMOSクランプトランジスタ42へ
接続されており、該トランジスタ42のソース／ドレイン
領域の一方はトランジスタ32のゲート電極へ接続されて
おり且つ他方のソース／ドレイン領域は接地接続されて
いる。クランプトランジスタ42のゲート電極は、インバ
ータ回路26を介して、NORゲート27の出力端子へ接続さ
れている。
とインバータ回路25の出力端子との間にスイッチングト
ランジスタ44,46が並列に接続されている。出力トラン
ジスタ32のゲート端子はNMOSクランプトランジスタ42へ
接続されており、該トランジスタ42のソース／ドレイン
領域の一方はトランジスタ32のゲート電極へ接続されて
おり且つ他方のソース／ドレイン領域は接地接続されて
いる。クランプトランジスタ42のゲート電極は、インバ
ータ回路26を介して、NORゲート27の出力端子へ接続さ
れている。
NORゲート27の出力端子における信号が低であると、N
MOSスイッチングトランジスタ45,46はターンオフされ
る。PMOSスイッチングトランジスタ43,44も、インバー
タ26の動作を介して、ターンオフされる。NMOSトランジ
スタ45,46及びPMOSトランジスタ43,44がオフであると、
出力トランジスタ31,32のゲート端子は、それぞれ、イ
ンバータ回路22,25の出力端子から分離される。更に、N
ORゲート27の出力端子における低信号がクランプトラン
ジスタ41をターンオンさせる。PMOS出力トランジスタ31
のゲート端子はVDD近傍の高電圧へ実効的にクランプさ
れ、且つトランジスタ31はターンオフされる。この低信
号は、更に、インバータ26によって高信号へ反転され
て、クランプトランジスタ42をターンオンさせる。従っ
て、NMOS出力トランジスタ32のゲート端子は接地近くの
低電圧へクランプされてトランジスタ32を実効的にター
ンオフさせる。出力端子13は今やカットオフされ、それ
は高インピーダンス状態となる。
MOSスイッチングトランジスタ45,46はターンオフされ
る。PMOSスイッチングトランジスタ43,44も、インバー
タ26の動作を介して、ターンオフされる。NMOSトランジ
スタ45,46及びPMOSトランジスタ43,44がオフであると、
出力トランジスタ31,32のゲート端子は、それぞれ、イ
ンバータ回路22,25の出力端子から分離される。更に、N
ORゲート27の出力端子における低信号がクランプトラン
ジスタ41をターンオンさせる。PMOS出力トランジスタ31
のゲート端子はVDD近傍の高電圧へ実効的にクランプさ
れ、且つトランジスタ31はターンオフされる。この低信
号は、更に、インバータ26によって高信号へ反転され
て、クランプトランジスタ42をターンオンさせる。従っ
て、NMOS出力トランジスタ32のゲート端子は接地近くの
低電圧へクランプされてトランジスタ32を実効的にター
ンオフさせる。出力端子13は今やカットオフされ、それ
は高インピーダンス状態となる。
一方、NORゲート27の出力端子における高信号はNMOS
スイッチングトランジスタ45,46をターンオンさせ、且
つPMOSスイッチングトランジスタ43,44もインバータ26
の作用を介してターンオンされる。これら二つのクラン
プトランジスタ41,42は同時にターンオフされる。従っ
て、PMOS出力トランジスタ31のゲート端子はインバータ
回路22の出力端子へ接続され、且つNMOS出力トランジス
タ32のゲート端子はインバータ回路25の出力端子へ接続
される。従って、本ドライバ回路は前述した如くに動作
する。
スイッチングトランジスタ45,46をターンオンさせ、且
つPMOSスイッチングトランジスタ43,44もインバータ26
の作用を介してターンオンされる。これら二つのクラン
プトランジスタ41,42は同時にターンオフされる。従っ
て、PMOS出力トランジスタ31のゲート端子はインバータ
回路22の出力端子へ接続され、且つNMOS出力トランジス
タ32のゲート端子はインバータ回路25の出力端子へ接続
される。従って、本ドライバ回路は前述した如くに動作
する。
NORゲート27は、本ドライバ回路の高インピーダンス
状態を発生させるために二つの制御端子15,16を有して
いる。これら制御端子の一方、例えば端子15は、各ドラ
イバ回路のインピーダンス状態を個別的に制御するため
に使用することが可能であり、一方他方の端子16は集積
回路上の入力パッドへ接続させることが可能である。こ
の入力パッドは、該集積回路上の他のドライバ回路の同
様の制御端子16へ接続されている。その入力パッドへ対
するプローブが高である場合のウェハソート（類分け）
操作において、そのパッドに接続されている全てのドラ
イバ回路は高インピーダンス状態となる。この操作は、
集積回路をテストするために有用であり、特に集積回路
のパラメトリックなDCテストにとって有用である。
状態を発生させるために二つの制御端子15,16を有して
いる。これら制御端子の一方、例えば端子15は、各ドラ
イバ回路のインピーダンス状態を個別的に制御するため
に使用することが可能であり、一方他方の端子16は集積
回路上の入力パッドへ接続させることが可能である。こ
の入力パッドは、該集積回路上の他のドライバ回路の同
様の制御端子16へ接続されている。その入力パッドへ対
するプローブが高である場合のウェハソート（類分け）
操作において、そのパッドに接続されている全てのドラ
イバ回路は高インピーダンス状態となる。この操作は、
集積回路をテストするために有用であり、特に集積回路
のパラメトリックなDCテストにとって有用である。
第5A図において、本発明は、出力スリュレート制御を
有するドライバ回路を提供している。第２図に示した如
く制御端子14の信号に応答するトランジスタ対34,36の
代わりに、トランジスタ34,36のゲート端子は２個のイ
ンバータ28,29を介して出力端子13へ接続されている。
このフィードバック接続により、本ドライバ回路は常に
スローダウンされる。例えば、入力端子12上の信号が高
信号に対して上昇する場合、NMOSトランジスタ34のゲー
ト端子上の信号は低に維持される。トランジスタ34はオ
フを維持する。インバータ回路22を介しての電流は、ダ
イオード接続されたトランジスタ35の小さなチャンネル
幅によって制限される。
有するドライバ回路を提供している。第２図に示した如
く制御端子14の信号に応答するトランジスタ対34,36の
代わりに、トランジスタ34,36のゲート端子は２個のイ
ンバータ28,29を介して出力端子13へ接続されている。
このフィードバック接続により、本ドライバ回路は常に
スローダウンされる。例えば、入力端子12上の信号が高
信号に対して上昇する場合、NMOSトランジスタ34のゲー
ト端子上の信号は低に維持される。トランジスタ34はオ
フを維持する。インバータ回路22を介しての電流は、ダ
イオード接続されたトランジスタ35の小さなチャンネル
幅によって制限される。
出力端子13上の電圧がインバータ29のスレッシュホー
ルド電圧に到達すると、インバータ回路28,29を介して
のトランジスタ34のゲート端子上の電圧はトランジスタ
34をターンオンさせるのに十分である。トランジスタ34
を介しての完全な電流は、インバータ回路がVDDと接地
との間で完全な電圧スウィングで動作することを可能と
する。出力トランジスタ31は迅速に且つ完全にターンオ
ンされる。
ルド電圧に到達すると、インバータ回路28,29を介して
のトランジスタ34のゲート端子上の電圧はトランジスタ
34をターンオンさせるのに十分である。トランジスタ34
を介しての完全な電流は、インバータ回路がVDDと接地
との間で完全な電圧スウィングで動作することを可能と
する。出力トランジスタ31は迅速に且つ完全にターンオ
ンされる。
同様に、本ドライバ回路が高論理レベルから低論理レ
ベルへスイッチすると、２個のインバータ回路28,29に
よってリレーされるPMOSトランジスタ36のゲート端子上
の初期的な高電圧はそのトランジスタ36をオフに維持す
る。ダイオード接続されたトランジスタ37を介しての低
電流の流れによって、インバータ25はNMOS出力トランジ
スタ32をターンオンさせるためにゆっくりとスイッチ動
作する。出力端子13がインバータ29のスレッシュホール
ド電圧に到達すると、トランジスタ36はターンオンされ
且つインバータ25は完全な電圧の振れで動作する。トラ
ンジスタ32は迅速に且つ完全にターンオンされ、且つ出
力端子13における信号は低である。
ベルへスイッチすると、２個のインバータ回路28,29に
よってリレーされるPMOSトランジスタ36のゲート端子上
の初期的な高電圧はそのトランジスタ36をオフに維持す
る。ダイオード接続されたトランジスタ37を介しての低
電流の流れによって、インバータ25はNMOS出力トランジ
スタ32をターンオンさせるためにゆっくりとスイッチ動
作する。出力端子13がインバータ29のスレッシュホール
ド電圧に到達すると、トランジスタ36はターンオンされ
且つインバータ25は完全な電圧の振れで動作する。トラ
ンジスタ32は迅速に且つ完全にターンオンされ、且つ出
力端子13における信号は低である。
この動作は第5B図に示してあり、それは水平な時間軸
に関し電圧及び電流信号を示している。VINは入力端子1
2における入力電圧信号であり、VOUTは出力端子13にお
ける出力電圧信号である。IOUTは出力端子13を介しての
電流である。第5B図に示した如く、電流は端子13から流
れ出すことが可能であり、即ちIOUTは正、又端子13から
流れ出ることが可能である。即ちIOUTが負。VOUT信号か
ら、電圧の各上昇及び下降勾配が「ニィ（屈曲部）」を
有していることが理解され、それは本ドライバ回路の低
速動作次いで高速動作があることを示している。
に関し電圧及び電流信号を示している。VINは入力端子1
2における入力電圧信号であり、VOUTは出力端子13にお
ける出力電圧信号である。IOUTは出力端子13を介しての
電流である。第5B図に示した如く、電流は端子13から流
れ出すことが可能であり、即ちIOUTは正、又端子13から
流れ出ることが可能である。即ちIOUTが負。VOUT信号か
ら、電圧の各上昇及び下降勾配が「ニィ（屈曲部）」を
有していることが理解され、それは本ドライバ回路の低
速動作次いで高速動作があることを示している。
このフィードバック接続は、本ドライバ回路のスイッ
チング動作を幾分低下させる。この速度を減少したドラ
イバ回路は、全速で動作するドライバ回路によって発生
される出力トランジスタ31,32を介しての高サージ電流
を防止する上で有用である。サージ電流を減少させるこ
とにより、本回路における不所望なノイズが回避され
る。しかしながら、本発明のフィードバック実施例は、
ドライバ回路のドライブ能力を減少させることはない。
なぜならば、出力トランジスタ31,32の各々は、スイッ
チングにおける遅延の後に適宜完全にターンオンされる
からである。
チング動作を幾分低下させる。この速度を減少したドラ
イバ回路は、全速で動作するドライバ回路によって発生
される出力トランジスタ31,32を介しての高サージ電流
を防止する上で有用である。サージ電流を減少させるこ
とにより、本回路における不所望なノイズが回避され
る。しかしながら、本発明のフィードバック実施例は、
ドライバ回路のドライブ能力を減少させることはない。
なぜならば、出力トランジスタ31,32の各々は、スイッ
チングにおける遅延の後に適宜完全にターンオンされる
からである。
当業者等によって理解される如く、本発明は本発明の
精神又は基本的な特性から逸脱することなしにその他の
特定の形態で実施することが可能なものである。従っ
て、本発明の実施例の開示は例示的なものであって、以
下の請求範囲に記載される本発明の範囲を制限すべきも
のではない。
精神又は基本的な特性から逸脱することなしにその他の
特定の形態で実施することが可能なものである。従っ
て、本発明の実施例の開示は例示的なものであって、以
下の請求範囲に記載される本発明の範囲を制限すべきも
のではない。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン，スティーブン，エス. アメリカ合衆国，カリフォルニア 94539，クパチーノ，ペイトリオット プレイス 624 (56)参考文献 特開 昭62−136914（ＪＰ，Ａ) 特開 昭59−208926（ＪＰ，Ａ) 特開 昭62−109429（ＪＰ，Ａ) 特開 昭62−30419（ＪＰ，Ａ) 特開 昭61−220506（ＪＰ，Ａ) 米国特許4473762（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/00
Claims (19)
- 【請求項１】２モードドライバ回路において、 第一及び第二基準電圧源の一方と出力端子との間に接続
されている第一出力トランジスタ、 入力端子と前記第一出力トランジスタとの間に接続され
ており第一及び第二電力端子を具備する第一インバー
タ、 前記第一インバータの前記第一及び第二電力端子の一方
と前記第一及び第二基準電圧源の一方との間に並列接続
して一対の第一及び第二MOSトランジスタが設けられて
おり、前記第一MOSトランジスタはそのゲートを制御端
子へ接続しており、前記第二MOSトランジスタはダイオ
ード動作のためにそのゲートをそのソース又はドレイン
へ接続しており且つ前記第一MOSトランジスタのチャン
ネル幅よりもかなり小さなチャンネル幅を有しており、 前記制御端子上の信号が前記第一MOSトランジスタをタ
ーンオフさせる場合に前記第一インバータの出力端上の
電圧の振れが減少されることを特徴とする２モートドラ
イバ回路。 - 【請求項２】請求項１において、前記第一及び第二基準
電圧源の他方と前記出力端子との間に第二出力トランジ
スタが接続されており、前記第一及び第二出力トランジ
スタは互いに導電型が異なることを特徴とする２モード
ドライバ回路。 - 【請求項３】請求項２において、前記第一基準電圧源が
前記第二基準電圧源よりも高い電圧であり且つ前記第一
及び第二MOSトランジスタが前記第一基準電圧源と前記
第一電力端子との間に並列接続されていることを特徴と
する２モードドライバ回路。 - 【請求項４】請求項３において、前記第一及び第二MOS
トランジスタがPMOSトランジスタであることを特徴とす
る２モードドライバ回路。 - 【請求項５】請求項２において、前記第一基準電圧源が
前記第二基準電圧源よりも一層高い電圧であり且つ前記
第一及び第二MOSトランジスタが前記第二基準電圧源と
前記第二電力端子との間に並列接続されていることを特
徴とする２モードドライバ回路。 - 【請求項６】請求項５において、前記第一及び第二MOS
トランジスタがNMOSトランジスタであることを特徴とす
る２モードドライバ回路。 - 【請求項７】請求項１において、更に、前記第一MOSト
ランジスタと並列に第三MOSトランジスタが接続されて
いることを特徴とする２モードドライバ回路。 - 【請求項８】入力端子及び出力端子を有するCMOSドライ
バ回路において、 互いに導電型が異なる第一及び第二MOS出力トランジス
タが第一及び第二基準電圧源の間に直列接続されてお
り、前記第一及び第二MOS出力トランジスタの各々は第
一及び第二ソース／ドレインとゲートとを有しており、
前記第一MOS出力トランジスタの前記第一ソース／ドレ
インは前記第一基準電圧源へ接続されており、前記第一
MOS出力トランジスタの前記第二ソース／ドレインは前
記出力端子へ接続されると共に前記第二MOS出力トラン
ジスタの前記第一ソース／ドレインへ接続されており、
且つ前記第二MOS出力トランジスタの前記第二ソース／
ドレインは前記第二基準電圧源へ接続されており、 第一及び第二インバータが設けられており、その各々は
夫々前記第一及び第二基準電圧源へ接続するための第一
及び第二電力端子を有すると共に入力端及び出力端を有
しており、前記第一及び第二インバータの各々の入力端
は前記入力端子へ接続されており、前記第一インバータ
の出力端は前記第一MOS出力トランジスタのゲートへ接
続されており、前記第二インバータの出力端は前記第二
MOS出力トランジスタのゲートへ接続されており、 前記第一及び第二インバータの各々の第一及び第二電力
端子の一つと前記第一及び第二基準電圧源の一つとの間
に第一及び第二MOSトランジスタが並列接続されてお
り、前記第一MOSトランジスタはそのゲートを第一制御
端子へ接続しており、前記第二MOSトランジスタはその
ゲートをダイオード動作のためにそのソース又はドレイ
ンへ接続しており且つ前記第一MOSトランジスタのもの
よりも一層小さなチャンネル幅を有しており、 前記第一制御端子上の信号が前記第一MOSトランジスタ
をターンオフする場合に本ドライバ回路の動作が遅くさ
れることを特徴とするCMOSドライバ回路。 - 【請求項９】請求項８において、前記CMOSドライバ回路
が集積回路上に複数個設けられており、前記第一制御端
子が入力パッドへ接続されており、全てのCMOSドライバ
回路の動作が前記入力パッド上の信号によって遅くされ
ることを特徴とするCMOSドライバ回路。 - 【請求項１０】請求項８において、 前記第一基準電圧源が前記第二基準電圧源よりも一層高
い電圧であり、 前記第一インバータに接続されている前記第一及び第二
MOSトランジスタは前記第一基準電圧源と前記第一イン
バータの第一電力端子との間に並列接続しており且つそ
れらのチャンネルは第一導電型であり、 前記第二インバータに接続されている前記第一及び第二
MOSトランジスタを前記第二基準電圧源と前記第二イン
バータの第二電力端子との間に並列接続しており且つそ
れらのチャンネルは第二導電型である、 ことを特徴とするCMOSドライバ回路。 - 【請求項１１】請求項10において、前記第一インバータ
に接続されている第一及び第二MOSトランジスタがNMOS
トランジスタであり、且つ前記第二インバータに接続さ
れている第一及び第二MOSトランジスタがPMOSトランジ
スタであることを特徴とするCMOSドライバ回路。 - 【請求項１２】請求項８において、前記第一制御端子が
前記出力端子へ接続しており、本ドライバ回路が前記出
力端子から前記第一MOSトランジスタへのフィードバッ
ク作用によって部分的に遅くされることを特徴とするCM
OSドライバ回路。 - 【請求項１３】請求項８において、更に、 前記第一及び第二インバータの各々の出力端と対応する
MOS出力トランジスタのゲートとの間に第一スイッチン
グ手段が設けられており、 前記第一及び第二MOS出力トランジスタの各々のゲート
を前記第一及び第二基準電圧源の内の対応する一つへ接
続させることが可能な第二スイッチング手段が設けられ
ており、 前記第二制御端子上の信号によって前記第一及び第二ス
イッチング手段を動作させて本ドライバ回路を高インピ
ーダンス状態とさせることを特徴とするCMOSドライバ回
路。 - 【請求項１４】少なくとも１個の入力パッドを有すると
共に請求項13におけるCMOSドライバ回路を複数個有する
集積回路において、前記ドライバ回路の各第二制御端子
が前記入力パッドヘ接続されており、前記入力パッド上
の信号が前記全てのCMOSドライバ回路を高インピーダン
ス状態とさせることを特徴とする集積回路。 - 【請求項１５】請求項13において、前記第一スイッチン
グ手段が反対導電型の一対のMOSトランジスタを有して
おり、前記一対のMOSトランジスタの各々はその第一ソ
ース／ドレインを対応するインバータの出力端へ接続し
ており、その第二ソース／ドレインを対応するMOS出力
トランジスタのゲートへ接続しており且つそのゲートを
前記第二制御端子へ接続していることを特徴とするCMOS
ドライバ回路。 - 【請求項１６】請求項13において、前記第二スイッチン
グ手段がMOSトランジスタを有しており、前記MOSトラン
ジスタの第一ソース／ドレインは対応する基準電圧源の
一方へ接続しており、その第二ソース／ドレインは対応
するMOS出力トランジスタのゲートへ接続しており、且
つそのゲートは前記第二制御端子へ接続していることを
特徴とするCMOSドライバ回路。 - 【請求項１７】請求項13において、更に、前記第一及び
第二スイッチング手段と前記第二制御端子との間に少な
くとも２個の入力端を有する論理ゲートが設けられてい
ることを特徴とするCMOSドライバ回路。 - 【請求項１８】少なくとも１個の入力パッドを有してお
り且つ請求項17におけるCMOSドライバ回路を複数個有す
る集積回路において、前記２個の入力端の一方が前記入
力パッドへ接続されており、前記入力パッド上の信号が
前記全てのCMOSドライバ回路を高インピーダンス状態と
させることを特徴とする集積回路。 - 【請求項１９】請求項８において、更に、前記第一MOS
トランジスタと並列接続されている第三MOSトランジス
タを有することを特徴とするCMOSドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10833387A | 1987-10-14 | 1987-10-14 | |
| US108,333 | 1987-10-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02501972A JPH02501972A (ja) | 1990-06-28 |
| JP2796103B2 true JP2796103B2 (ja) | 1998-09-10 |
Family
ID=22321603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63509132A Expired - Lifetime JP2796103B2 (ja) | 1987-10-14 | 1988-10-11 | ２モードドライバ回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0340282B1 (ja) |
| JP (1) | JP2796103B2 (ja) |
| DE (1) | DE3855431T2 (ja) |
| WO (1) | WO1989003614A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432313A (ja) * | 1990-05-29 | 1992-02-04 | Toshiba Corp | 出力回路 |
| JP2623918B2 (ja) * | 1990-06-04 | 1997-06-25 | 日本電気株式会社 | 出力バッファ回路 |
| US5192881A (en) * | 1991-06-28 | 1993-03-09 | Vlsi Technology, Inc. | Circuit which reduces noise caused by high current outputs |
| JP3247128B2 (ja) * | 1991-10-09 | 2002-01-15 | 富士通株式会社 | 可変遅延回路 |
| US5311084A (en) * | 1992-06-23 | 1994-05-10 | At&T Bell Laboratories | Integrated circuit buffer with controlled rise/fall time |
| US5315174A (en) * | 1992-08-13 | 1994-05-24 | Advanced Micro Devices, Inc. | Programmable output slew rate control |
| US5300828A (en) * | 1992-08-31 | 1994-04-05 | Sgs-Thomson Microelectronics, Inc. | Slew rate limited output buffer with bypass circuitry |
| DE4233850C1 (de) * | 1992-10-08 | 1994-06-23 | Itt Ind Gmbh Deutsche | Schaltungsanordnung zur Stromeinstellung eines monolithisch integrierten Padtreibers |
| US5367206A (en) * | 1993-06-17 | 1994-11-22 | Advanced Micro Devices, Inc. | Output buffer circuit for a low voltage EPROM |
| GB2289808A (en) * | 1994-05-19 | 1995-11-29 | Motorola Gmbh | CMOS driver with programmable switching speed |
| KR970005570B1 (ko) * | 1994-07-14 | 1997-04-17 | 현대전자산업 주식회사 | 데이타 출력버퍼 |
| EP0717501A1 (en) * | 1994-12-15 | 1996-06-19 | Advanced Micro Devices, Inc. | Programmable drive buffer |
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| JP4692134B2 (ja) * | 2005-08-05 | 2011-06-01 | ヤマハ株式会社 | 出力バッファ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4473762A (en) | 1980-10-22 | 1984-09-25 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit with a response time compensated with respect to temperature |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949020A (ja) * | 1982-09-13 | 1984-03-21 | Toshiba Corp | 論理回路 |
| JPS59208926A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | シユミツトトリガ回路 |
| NL8301711A (nl) * | 1983-05-13 | 1984-12-03 | Philips Nv | Complementaire igfet schakeling. |
| US4567378A (en) * | 1984-06-13 | 1986-01-28 | International Business Machines Corporation | Driver circuit for controlling signal rise and fall in field effect transistor processors |
| US4622482A (en) * | 1985-08-30 | 1986-11-11 | Motorola, Inc. | Slew rate limited driver circuit which minimizes crossover distortion |
| JP2770941B2 (ja) * | 1985-12-10 | 1998-07-02 | シチズン時計株式会社 | シユミツトトリガ回路 |
| US4725747A (en) * | 1986-08-29 | 1988-02-16 | Texas Instruments Incorporated | Integrated circuit distributed geometry to reduce switching noise |
| JP2777571B2 (ja) * | 1991-11-29 | 1998-07-16 | 大同鋼板株式会社 | アルミニウム−亜鉛−シリコン合金めっき被覆物及びその製造方法 |
-
1988
- 1988-10-11 DE DE3855431T patent/DE3855431T2/de not_active Expired - Fee Related
- 1988-10-11 EP EP88909902A patent/EP0340282B1/en not_active Expired - Lifetime
- 1988-10-11 JP JP63509132A patent/JP2796103B2/ja not_active Expired - Lifetime
- 1988-10-11 WO PCT/US1988/003510 patent/WO1989003614A1/en active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4473762A (en) | 1980-10-22 | 1984-09-25 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit with a response time compensated with respect to temperature |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0340282B1 (en) | 1996-07-17 |
| EP0340282A4 (en) | 1991-12-27 |
| JPH02501972A (ja) | 1990-06-28 |
| EP0340282A1 (en) | 1989-11-08 |
| DE3855431T2 (de) | 1996-11-21 |
| WO1989003614A1 (en) | 1989-04-20 |
| DE3855431D1 (de) | 1996-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4859870A (en) | Two-mode driver circuit | |
| JP2796103B2 (ja) | ２モードドライバ回路 | |
| US7855593B2 (en) | Semiconductor integrated circuit device | |
| JPH06343023A (ja) | 集積回路 | |
| JPH07321636A (ja) | 電流スイッチング回路 | |
| KR100259070B1 (ko) | 데이터 출력 버퍼 회로 | |
| JP3551432B2 (ja) | 出力回路及びそれを用いた電子機器 | |
| KR20010108290A (ko) | 절연층상의 실리콘(ｓｏｉ) 도미노 회로 내에서바이폴라를 제거하기 위한 방법 및 장치 | |
| JP3262070B2 (ja) | 出力バッファ | |
| JP3497000B2 (ja) | 半導体回路 | |
| US5585759A (en) | Input buffer of semiconductor integrated circuit | |
| JP3430137B2 (ja) | Ｉｄｄｑテスト回路 | |
| JP2885122B2 (ja) | 半導体集積回路装置及びテスト方法 | |
| JP3190191B2 (ja) | 出力バッファ回路 | |
| KR20080011974A (ko) | 반도체 메모리 장치의 출력 구동회로 및 출력 구동방법 | |
| JP2912158B2 (ja) | 信号線切替回路 | |
| JP3437867B2 (ja) | 半導体メモリ | |
| JPH09161486A (ja) | 半導体集積回路装置 | |
| JP4680423B2 (ja) | 出力回路 | |
| JP2932852B2 (ja) | 半導体集積回路 | |
| JP2680815B2 (ja) | 論理ゲート回路 | |
| US6380795B1 (en) | Semiconductor integrated circuit | |
| JP4167756B2 (ja) | 半導体集積回路装置 | |
| KR950012028B1 (ko) | 저잡음 출력 구조를 가지는 반도체 메모리 장치 | |
| JP2894090B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080626 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080626 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090626 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090626 Year of fee payment: 11 |