KR20080011974A - 반도체 메모리 장치의 출력 구동회로 및 출력 구동방법 - Google Patents

반도체 메모리 장치의 출력 구동회로 및 출력 구동방법 Download PDF

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KR20080011974A
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이중화
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Abstract

SDR DRAM 장치와 DDR DRAM 장치에 선택적으로 사용할 수 있는 반도체 메모리 장치의 출력 구동회로가 개시된다. 반도체 메모리 장치의 출력 구동회로는 풀업 드라이버, SDR DRAM용 풀다운 드라이버, 및 DDR DRAM용 풀다운 드라이버를 구비한다. 풀업 드라이버는 풀업 구동신호에 응답하여 출력노드의 전위를 풀업시킨다. SDR DRAM용 풀다운 드라이버는 제 1 풀다운 구동신호에 응답하여 출력노드의 전위를 풀다운시키고, DDR DRAM용 풀다운 드라이버는 제 2 풀다운 구동신호에 응답하여 출력노드의 전위를 풀다운시킨다. 따라서, 출력 구동회로를 구비한 반도체 메모리 장치는 반도체 집적회로에서 적은 면적을 차지하고 신뢰성이 높다.

Description

반도체 메모리 장치의 출력 구동회로 및 출력 구동방법{OUTPUT CIRCUIT OF A SEMICONDUCTOR MEMORY DEVICE AND METHOD OF DRIVING THE SAME}
도 1은 종래의 반도체 메모리 장치의 출력 구동회로를 나타내는 회로도이다.
도 2는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 출력 구동회로를 나타내는 회로도이다.
도 3은 도 2의 출력 구동회로에 포함되어 있는 풀업 드라이버의 하나의 실시예를 나타내는 회로도이다.
도 4는 도 2의 출력 구동회로에 포함되어 있는 SDR DRAM용 풀다운 드라이버의 하나의 실시예를 나타내는 회로도이다.
도 5는 도 2의 출력 구동회로에 포함되어 있는 DDR DRAM용 풀다운 드라이버의 하나의 실시예를 나타내는 회로도이다.
도 6은 도 4에 도시된 SDR DRAM용 풀다운 드라이버의 레이아웃의 하나의 예를 나타내는 도면이다.
도 7은 도 2의 출력 구동회로를 포함하는 반도체 메모리 장치의 하나의 실시예를 나타내는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
12, 120 : 풀업 드라이버
14 : 풀다운 드라이버
16, 180 : 출력 패드
110, 190 : 선택회로
140 : SDR DRAM 용 풀다운 드라이버
160 : DDR DRAM 용 풀다운 드라이버
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 출력 구동회로에 관한 것이다.
도 1은 종래의 반도체 메모리 장치의 출력 구동회로를 나타내는 회로도이다.
도 1을 참조하면, 반도체 메모리 장치의 출력 구동회로는 풀업 드라이버(12), 풀다운 드라이버(14), 풀업 저항(RUP), 및 풀다운 저항(RDN)을 구비한다. 풀업 구동신호(UP)와 풀다운 구동신호(DN)는 메모리 셀 어레이로부터 출력되는 데이터에 기초하여 발생되는 제어신호들이다. 풀업 드라이버(12)는 풀업 구동신호(UP)에 응답하여 출력노드(NOUT)를 전원전압(VDD)으로 풀업시키고, 풀다운 드라이버(14)는 풀다운 구동신호(DN)에 응답하여 출력노드(NOUT)를 접지전압(VSS)으로 풀다운시킨다. 풀업 저항(RUP)과 풀다운 저항(RDN)은 출력 패드(16)를 통해 출력되는 출력 데이터(DOUT)의 스윙 폭을 결정한다.
반도체 메모리 장치의 설계기술이 발전함에 따라 점점 공정이 미세화되고 전 원전압이 낮아지고 있다. 현재 사용되는 DRAM(Dynamic Random Access Memory) 장치는 데이터의 전송속도에 따라 SDR(Single Data Rate) DRAM 장치와 DDR(Double Data Rate) DRAM 장치로 구분된다. SDR DRAM 장치는 클럭신호의 한 주기에 데이터 한 개를 전송하고, DDR DRAM 장치는 클럭신호의 한 주기에 데이터 2 개를 전송한다.
회로설계에 있어서, SDR DRAM 장치와 DDR DRAM 장치에 선택적으로 사용할 수 있는 출력 구동회로가 필요한 경우가 있다.
본 발명의 목적은 하나 이상의 메모리 장치에 선택적으로 사용할 수 있는 반도체 메모리 장치의 출력 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 하나 이상의 메모리 장치에 선택적으로 사용할 수 있는 출력 구동회로를 구비한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 하나 이상의 메모리 장치에 선택적으로 사용할 수 있는 반도체 메모리 장치의 출력 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 출력 구동회로는 풀업 드라이버, 제 1 메모리 장치를 위한 제 1 풀다운 드라이버, 및 제 2 메모리 장치를 위한 제 2 풀다운 드라이버를 구비한다.
풀업 드라이버는 풀업 구동신호에 응답하여 출력노드의 전위를 풀업시킨다. 제 1 메모리 장치를 위한 제 1 풀다운 드라이버는 제 1 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키고, 제 2 메모리 장치를 위한 제 2 풀다운 드라이버는 제 2 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시킨다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 장치는 제 1 전원전압에 의해 동작되고, 상기 제 2 메모리 장치는 상기 제 1 전원전압보다 낮은 제 2 전원전압에 의해 동작된다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 장치는 SDR DRAM 장치이고, 상기 제 2 메모리 장치는 DDR DRAM 장치일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 풀다운 구동신호는 SDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 1 데이터에 기초하여 발생된 신호이고, 상기 제 2 풀다운 구동신호는 DDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 2 데이터에 기초하여 발생된 신호일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치의 출력 구동회로는 제 1 선택회로, 및 제 2 선택회로를 더 구비할 수 있다.
제 1 선택회로는 제 1 제어신호에 응답하여 제 3 풀다운 구동신호와 저 전원전압(VSS) 중에서 하나를 선택하여 상기 제 1 풀다운 구동신호를 발생시킨다. 제 2 선택회로는 제 2 제어신호에 응답하여 제 4 풀다운 구동신호와 상기 저 전원전압(VSS) 중에서 하나를 선택하여 상기 제 2 풀다운 구동신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 선택회로는 메탈 옵션을 이용하여 상기 제 3 풀다운 구동신호와 상기 저 전원전압(VSS) 중에서 하나를 선택하고, 상기 제 2 선택회로는 상기 메탈 옵션을 이용하여 상기 제 4 풀다운 구동신호 와 상기 저 전원전압(VSS) 중에서 하나를 선택할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 제어신호는 상기 제 1 제어신호와 반대의 위상을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 3 풀다운 구동신호는 SDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 1 데이터에 기초하여 발생된 신호이고, 상기 제 4 풀다운 구동신호는 DDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 2 데이터에 기초하여 발생된 신호일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 SDR DRAM 장치용 풀다운 드라이버는 적어도 하나의 풀다운 트랜지스터, 및 적어도 하나의 보호 트랜지스터를 구비한다.
풀다운 트랜지스터들은 각각 저 전원전압에 연결된 제 1 출력단자를 가지고 상기 제 1 풀다운 구동신호에 응답하여 스위칭한다. 보호 트랜지스터들은 각각 상기 풀다운 트랜지스터들 각각의 제 2 출력단자에 연결된 제 1 출력단자와 상기 출력노드에 연결된 제 2 출력단자를 가지고 고 전원전압(VDD)에 응답하여 동작한다.
본 발명의 하나의 실시예에 의하면, 상기 보호 트랜지스터들 각각은 상기 풀다운 트랜지스터들 각각의 제 2 출력단자의 전위를 상기 출력노드의 전위보다 낮은 값으로 유지한다.
본 발명의 하나의 실시예에 의하면, 상기 보호 트랜지스터들 각각의 소스와 상기 보호 트랜지스터들 각각의 소스에 연결된 상기 풀다운 트랜지스터들 각각의 드레인은 액티브 영역을 공유한다.
본 발명의 하나의 실시예에 의하면, 상기 보호 트랜지스터들과 상기 풀다운 트랜지스터들이 공유하는 상기 액티브 영역에는 직접 콘택(direct contact)이 형성되어 있지 않다.
본 발명의 하나의 실시예에 의하면, 상기 DDR DRAM 장치용 풀다운 드라이버는 상기 제 2 풀다운 구동신호에 응답하여 동작하는 병렬 연결된 적어도 하나의 N형 전계효과 트랜지스터들을 구비한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 코어, 입력 버퍼, 입출력 센스앰프, 출력버퍼, 및 출력 구동회로를 구비한다.
입력 버퍼는 외부로부터 수신된 입력 데이터를 버퍼링한다. 입출력 센스앰프는 상기 버퍼링된 입력 데이터를 상기 메모리 코어에 전달하고 상기 메모리 코어에서 출력된 제 1 데이터를 증폭하여 제 2 데이터를 발생시킨다. 출력버퍼는 상기 제 2 데이터를 버퍼링하고 풀업 구동신호와 풀다운 구동신호를 발생시킨다. 출력 구동회로는 제 1 메모리 장치용과 제 2 메모리 장치용으로 선택적으로 사용할 수 있고, 상기 풀업 구동신호와 상기 풀다운 구동신호에 응답하여 출력노드를 풀업 또는 풀다운시킨다.
본 발명의 하나의 실시예에 의하면, 상기 출력 구동회로는 풀업 드라이버, 제 1 메모리 장치를 위한 제 1 풀다운 드라이버, 및 제 2 메모리 장치를 위한 제 2 풀다운 드라이버를 구비한다.
풀업 드라이버는 상기 풀업 구동신호에 응답하여 상기 출력노드의 전위를 풀업시킨다. 제 1 메모리 장치를 위한 제 1 풀다운 드라이버는 제 1 풀다운 구동신호 에 응답하여 상기 출력노드의 전위를 풀다운시킨다. 제 2 메모리 장치를 위한 제 2 풀다운 드라이버는 제 2 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시킨다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 장치는 제 1 전원전압에 의해 동작되고, 상기 제 2 메모리 장치는 상기 제 1 전원전압보다 낮은 제 2 전원전압에 의해 동작된다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 장치는 SDR DRAM 장치이고, 상기 제 2 메모리 장치는 DDR DRAM 장치일 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 출력 구동방법은 제 1 풀다운 드라이버와 제 2 풀다운 드라이버 중에서 어느 하나를 활성화시키는 단계; 풀업 구동신호에 응답하여 출력노드의 전위를 풀업시키는 단계; 상기 제 1 풀다운 드라이버가 활성화된 경우에, 제 1 메모리 장치의 메모리 셀 어레이에서 출력된 제 1 데이터에 대응하는 제 1 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 단계; 및 상기 제 2 풀다운 드라이버가 활성화된 경우에, 제 2 메모리 장치의 메모리 셀 어레이에서 출력된 제 2 데이터에 대응하는 제 2 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 장치는 제 1 전원전압에 의해 동작되고, 상기 제 2 메모리 장치는 상기 제 1 전원전압보다 낮은 제 2 전원전압에 의해 동작된다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 장치는 SDR DRAM 장치 이고, 상기 제 2 메모리 장치는 DDR DRAM 장치일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 단계는 고 전원전압에 응답하여 풀다운 트랜지스터들에 걸리는 전기장의 세기를 감소시키는 단계를 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 2는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 출력 구동회로를 나타내는 회로도이다.
도 2를 참조하면, 반도체 메모리 장치의 출력 구동회로(100)는 풀업 드라이버(120), SDR DRAM용 풀다운 드라이버(140), 및 DDR DRAM용 풀다운 드라이버(160)를 구비한다.
풀업 드라이버(120)는 풀업 구동신호에 응답하여 출력노드(NOUT)의 전위를 풀업시킨다. SDR DRAM용 풀다운 드라이버(140)는 제 1 풀다운 구동신호(SDNS)에 응답하여 출력노드(NOUT)의 전위를 풀다운시키고, DDR DRAM용 풀다운 드라이버(160)는 제 2 풀다운 구동신호(SDND)에 응답하여 출력노드(NOUT)의 전위를 풀다운시킨다. 제 1 풀다운 구동신호(SDNS)는 SDR DRAM의 메모리 셀 어레이에서 출력된 데이터에 기초하여 발생된 신호이고, 제 2 풀다운 구동신호(SDND)는 DDR DRAM의 메모리 셀 어레이에서 출력된 데이터에 기초하여 발생된 신호이다. 출력노드(NOUT)는 출력 패드(180)에 연결되어 있다. SDR DRAM용 풀다운 드라이버(140)와 DDR DRAM용 풀다운 드라이버(140)는 노드(N11)와 접지전압(VSS) 사이에 결합되어 있다.
또한, 반도체 메모리 장치의 출력 구동회로(100)는 풀업 저항(RUP)과 풀다운 저항(RDN)을 포함할 수 있다. 풀업 저항(RUP)은 풀업 드라이버(120)와 출력노드(NOUT) 사이에 결합되어 있다. 풀다운 저항(RDN)은 출력노드(NOUT)에 결합된 제 1 단자 및 SDR DRAM용 풀다운 드라이버(140)와 상기 DDR DRAM용 풀다운 드라이버(160)에 연결된 제 2 단자를 가진다. 풀업 저항(RUP) 및 풀다운 저항(RDN)은 출력노드(NOUT)의 전압의 스윙 폭을 결정한다.
또한, 반도체 메모리 장치의 출력 구동회로(100)는 선택회로들(110, 190)을 구비할 수 있다. 선택회로(110)는 제 1 제어신호(CS)에 응답하여 제 3 풀다운 구동신호(DNS)와 접지전압(VSS) 중에서 하나를 선택하여 제 1 풀다운 구동신호(SDNS)를 발생시키고, 선택회로(190)는 제 2 제어신호(CSB)에 응답하여 제 4 풀다운 구동신호(DND)와 접지전압(VSS) 중에서 하나를 선택하여 제 2 풀다운 구동신호(SDND)를 발생시킨다. 제 2 제어신호(CSB)는 제 1 제어신호(CS)와 위상이 반대인 신호이다.
도 3은 도 2의 출력 구동회로에 포함되어 있는 풀업 드라이버(120)의 하나의 실시예를 나타내는 회로도이다.
도 3을 참조하면, 풀업 드라이버(120)는 풀업 구동신호(UP)에 응답하여 동작하는 병렬 연결된 복수의 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터들(MP1~MPm)을 구비한다. PMOS 트랜지스터들(MP1~MPm) 각각의 드레인은 노드(N12)에 연결되어 있고 소스는 전원전압(VDD)에 연결되어 있다.
풀업 구동신호(UP)가 로직 "로우" 상태를 가지면 PMOS 트랜지스터들(MP1~MPm)이 턴온되고 노드(N12)에는 전원전압(VDD)이 공급되고, 풀업 구동신 호(UP)가 로직 "하이" 상태를 가지면 PMOS 트랜지스터들(MP1~MPm)이 턴오프되고 노드(N12)에는 전원전압(VDD)이 공급되지 않는다.
도 4는 도 2의 출력 구동회로에 포함되어 있는 SDR DRAM용 풀다운 드라이버(140)의 하나의 실시예를 나타내는 회로도이다.
도 4를 참조하면, SDR DRAM용 풀다운 드라이버(140)는 풀다운 트랜지스터들(MN21~MN2n), 및 보호 트랜지스터들(MN11~MN1n)을 구비한다.
풀다운 트랜지스터들(MN21~MN2n)은 각각 접지전압(VSS)에 연결된 소스를 가지고 제 1 풀다운 구동신호(SDNS)에 응답하여 스위칭한다. 보호 트랜지스터들(MN11~MN1n)은 풀다운 트랜지스터들(MN21~MN2n) 각각의 드레인에 연결된 소스와 노드(N11)에 연결된 드레인을 가진다.
제 1 풀다운 구동신호(SDNS)가 로직 "하이" 상태를 가지면 풀다운 트랜지스터들(MN21~MN2n)이 턴온되고 노드(N11)에는 접지전압(VSS)이 공급되고, 제 1 풀다운 구동신호(SDNS)가 로직 "로우" 상태를 가지면 풀다운 트랜지스터들(MN21~MN2n)이 턴오프되고 노드(N11)에는 접지전압(VSS)이 공급되지 않는다. SDR DRAM의 경우 전원전압(VDD)이 약 3.3V를 가질 수 있으므로, 노드(N11)의 전압이 로직 "하이" 상태일 때 풀다운 트랜지스터들(MN21~MN2n)이 해(damage)를 입을 수 있다.
보호 트랜지스터들(MN11~MN1n)은 각각 전원전압(VDD)이 인가되는 게이트를 가지며 출력노드(도 2의 NOUT)가 로직 "하이" 상태일 때, 즉 노드(N11)가 전원전압(VDD)의 레벨을 가질 때 다이오드로 동작한다. 이 때, 풀다운 트랜지스터들(MN21~MN2n)의 드레인 단자의 전압은 노드(N11)의 전압에서 보호 트랜지스터 들(MN11~MN1n)의 문턱전압(threshold voltage)을 뺀 전압이 된다.
도 5는 도 2의 출력 구동회로에 포함되어 있는 DDR DRAM용 풀다운 드라이버(160)의 하나의 실시예를 나타내는 회로도이다.
도 5를 참조하면, DDR DRAM용 풀다운 드라이버(160)는 제 2 풀다운 구동신호(SDND)에 응답하여 동작하는 병렬 연결된 복수의 N형 전계효과 트랜지스터(MN31~MN3n)를 구비한다. N형 전계효과 트랜지스터들(MN31~MN3n) 각각의 드레인은 노드(N11)에 연결되어 있고 소스는 접지전압(VSS)에 연결되어 있다.
제 2 풀다운 구동신호(SDND)가 로직 "하이" 상태를 가지면 풀다운 트랜지스터들(MN31~MN3n)이 턴온되고 노드(N11)에는 접지전압(VSS)이 공급되고, 제 2 풀다운 구동신호(SDND)가 로직 "로우" 상태를 가지면 풀다운 트랜지스터들(MN31~MN3n)이 턴오프되고 노드(N11)에는 접지전압(VSS)이 공급되지 않는다.
이하, 도 2 내지 도 5를 참조하여 도 2에 도시된 반도체 메모리 장치의 출력 구동회로의 동작을 설명한다.
도 2에 도시된 반도체 메모리 장치의 출력 구동회로(100)는 SDR DRAM용으로도 사용할 수 있고 DDR DRAM용으로도 사용할 수 있다.
반도체 메모리 장치의 출력 구동회로(100)는 풀업 구동신호(UP)에 응답하여 출력노드(NOUT)를 풀업시키고, 제 1 풀다운 구동신호(SDNS) 또는 제 2 풀다운 구동신호(SDND)에 응답하여 출력노드(NOUT)를 풀다운시킨다.
반도체 메모리 장치의 출력 구동회로(100)를 SDR DRAM용으로 사용할 경우에는 선택회로(110)는 활성화되고 선택회로(190)는 비활성화된다. 즉, 반도체 메모리 장치의 출력 구동회로(100)를 SDR DRAM용으로 사용할 경우에는 선택회로(110)는 제 1 제어신호(CS)에 응답하여 제 3 풀다운 구동신호(DNS)를 선택하여 제 1 풀다운 구동신호(SDNS)로서 출력하고, 선택회로(190)는 제 2 제어신호(CSB)에 응답하여 접지전압(VSS)을 선택하여 제 2 풀다운 구동신호(SDND)로서 출력한다.
반도체 메모리 장치의 출력 구동회로(100)를 DDR DRAM용으로 사용할 경우에는 선택회로(110)는 비활성화되고 선택회로(190)는 활성화된다. 즉, 반도체 메모리 장치의 출력 구동회로(100)를 SDR DRAM용으로 사용할 경우에는 선택회로(110)는 제 1 제어신호(CS)에 응답하여 접지전압(VSS)을 선택하여 제 1 풀다운 구동신호(SDNS)로서 출력하고, 선택회로(190)는 제 2 제어신호(CSB)에 응답하여 제 4 풀다운 구동신호(DND)를 선택하여 제 2 풀다운 구동신호(SDND)로서 출력한다.
제 1 풀다운 구동신호(SDNS) 및 제 3 풀다운 구동신호(DNS)는 SDR DRAM의 메모리 셀 어레이에서 출력된 데이터에 기초하여 발생된 신호이고, 제 2 풀다운 구동신호(SDND) 및 제 4 풀다운 구동신호(DND)는 DDR DRAM의 메모리 셀 어레이에서 출력된 데이터에 기초하여 발생된 신호이다.
이와 같이, 도 2에 도시된 반도체 메모리 장치의 출력 구동회로(100)는 SDR DRAM용으로 사용할 경우 SDR DRAM용 풀다운 드라이버(140)를 활성화시키고, DDR DRAM용으로 사용할 경우 DDR DRAM용 풀다운 드라이버(160)를 활성화시킨다. SDR DRAM용으로 사용할 경우, 반도체 메모리 장치의 출력 구동회로(100)는 SDR DRAM의 메모리 셀 어레이에서 출력된 데이터에 기초하여 발생된 제 1 풀다운 구동신호(SDNS)에 응답하여 출력노드(NOUT)를 풀다운시킨다. DDR DRAM용으로 사용할 경 우, 반도체 메모리 장치의 출력 구동회로(100)는 DDR DRAM의 메모리 셀 어레이에서 출력된 데이터에 기초하여 발생된 제 2 풀다운 구동신호(SDND)에 응답하여 출력노드(NOUT)를 풀다운시킨다.
현재 반도체 메모리 장치의 출력 구동회로에 제공되는 전원전압(VDD)은 외부 전원전압으로서 SDR DRAM 장치의 경우 약 3.3V이며, DDR DRAM 장치의 경우 약 1.6V이다. 도 4를 참조하면, SDR DRAM용 풀다운 드라이버(140)는 풀다운 트랜지스터들(MN21~MN2n), 및 보호 트랜지스터들(MN11~MN1n)을 구비한다. SDR DRAM 장치에서 사용되는 전원전압(VDD)은 DDR DRAM 장치에 사용되는 전압보다 높은 전압이므로, 출력노드(NOUT)가 로직 "하이" 상태일 때 풀다운 트랜지스터들(MN21~MN2n)이 손상될 수 있다.
보호 트랜지스터들(MN11~MN1n)은 항상 턴온 상태이며 풀다운 트랜지스터들(MN21~MN2n)의 드레인-소스 간에 걸리는 전압을 출력노드(NOUT)의 전압보다 낮은 값을 유지하도록 한다. 풀다운 트랜지스터들(MN21~MN2n)의 드레인 단자의 전압은 노드(N11)의 전압에서 보호 트랜지스터들(MN11~MN1n)의 문턱전압(threshold voltage)을 뺀 전압이 된다.
따라서, SDR DRAM용 풀다운 드라이버(140)에 보호 트랜지스터들(MN11~MN1n)을 구비함으로써 풀다운 트랜지스터들(MN21~MN2n)을 보호할 수 있다. 즉, 풀다운 트랜지스터들(MN21~MN2n)의 드레인-소스 사이에 발생하는 전기장의 세기를 줄일 수 있다.
도 2에서, 선택회로(110)는 메탈 옵션을 이용하여 제 3 풀다운 구동신 호(DNS)와 접지전압(VSS) 중에서 하나를 선택할 수 있다. 마찬가지로, 제 2 선택회로(190)는 메탈 옵션을 이용하여 제 4 풀다운 구동신호(DND)와 접지전압(VSS) 중에서 하나를 선택할 수 있다. 메탈 옵션(metal option)이란 반도체 집적회로의 제조 과정에서 임의의 두 지점을 메탈 라인으로 연결하고 필요에 따라 유저가 이 메탈 라(metal line)인을 선택적으로 절단할 수 있도록 하는 기술을 말한다.
예를 들면, 선택회로(110) 내에서 접지전압(VSS)이 인가된 라인과 제 3 풀다운 구동신호(DNS)가 인가된 라인을 연결하는 메탈 라인을 구비하고, 필요에 따라 유저가 제어신호(CS)를 인가하여 메탈라인을 절단하고 접지전압(VSS)이 제 3 풀다운 구동신호(DNS)가 인가된 라인에 인가되지 않도록 한다. 결과적으로, 선택회로(110)는 제어신호(CS)에 응답하여 제 3 풀다운 구동신호(DNS)를 제 1 풀다운 구동신호(SDNS)로서 출력한다. 마찬가지로, 선택회로(190) 내에서 접지전압(VSS)이 인가된 라인과 제 4 풀다운 구동신호(DND)가 인가된 라인을 연결하는 메탈 라인을 구비하고, 필요에 따라 유저가 제어신호(CSB)를 인가하여 메탈라인을 절단하고 접지전압(VSS)이 제 4 풀다운 구동신호(DND)가 인가된 라인에 인가되지 않도록 한다. 결과적으로, 선택회로(190)는 제어신호(CSB)에 응답하여 제 4 풀다운 구동신호(DND)를 제 2 풀다운 구동신호(SDND)로서 출력한다.
도 6은 도 4에 도시된 SDR용 풀다운 드라이버(140)의 레이아웃의 하나의 예를 나타내는 도면이다. 도 6에는 SDR용 풀다운 드라이버(140)를 구성하는 한 쌍의 NMOS 트랜지스터들(MN11, MN21)의 회로도와 함께 레이아웃도가 그려져 있다.
도 6의 회로도를 참조하면, NMOS 트랜지스터(MN11)는 전원전압(VDD)이 인가 되는 게이트, 노드(N11)에 연결된 드레인, 및 노드(NC)에 연결된 소스를 가진다. NMOS 트랜지스터(MN21)는 제 1 풀다운 구동신호(SDNS)가 인가되는 게이트, 노드(NC)에 연결된 드레인, 및 접지전압(VSS)이 인가되는 소스를 가진다. NMOS 트랜지스터(MN21)는 노드(N11)의 전압을 풀다운시키는 기능을 하고 NMOS 트랜지스터(MN11)는 NMOS 트랜지스터(MN21)의 드레인 단자, 즉 노드(NC)의 전압이 출력노드(도2의 NOUT)의 전압보다 낮은 전압으로 유지하는 기능을 한다.
도 6의 레이아웃도를 참조하면, NMOS 트랜지스터들(MN11, MN21)이 형성되는 액티브 영역(AA)의 상부에 NMOS 트랜지스터(MN11)의 게이트 영역을 위한 폴리 실리콘 층(G11)과 NMOS 트랜지스터(MN21)의 게이트 영역을 위한 폴리 실리콘 층(G21)이 형성된다. 폴리 실리콘 층(G11)의 왼쪽에 액티브 영역(AA)의 상부에 형성되는 영역은 NMOS 트랜지스터(MN11)의 드레인 영역(D11)이고, 폴리 실리콘 층(G21)의 오른쪽에 액티브 영역(AA)의 상부에 형성되는 영역은 NMOS 트랜지스터(MN21)의 소스 영역(S21)이다. NMOS 트랜지스터(MN11)의 드레인 영역(D11)은 전극용 도전 층(ML1)을 통해 노드(N11)에 연결된다. NMOS 트랜지스터(MN11)의 드레인 영역(D11)과 전극용 도전 층(ML1)은 직접 콘택(direct contact; DC)을 통해 서로 전기적으로 연결된다. NMOS 트랜지스터(MN21)의 소스 영역(S21)은 전극용 도전 층(ML2)을 통해 접지전압(VSS)에 연결된다. NMOS 트랜지스터(MN21)의 소스 영역(S21)과 전극용 도전 층(ML1)은 직접 콘택(DC)을 통해 서로 전기적으로 연결된다. 폴리 실리콘 층(G11)과 폴리 실리콘 층(G21) 사이의 영역(SDA)은 NMOS 트랜지스터(MN11)의 소스 영역과 NMOS 트랜지스터(MN21)의 드레인 영역(S21)이 겹쳐진 영역이다.
이와 같이, NMOS 트랜지스터(MN11)의 소스 영역과 NMOS 트랜지스터(MN21)의 드레인 영역(S21)을 공통으로 사용하면, NMOS 트랜지스터(MN11)와 NMOS 트랜지스터(MN21)를 연결하기 위해 영역(SDA)의 상부에 직접 콘택(DC)을 형성하지 않아도 된다. 즉, 영역(SDA)의 상부에 도 6의 회로도에 나타난 노드(NC)를 위한 직접 콘택(DC)은 필요하지 않다. 따라서, SDR DRAM용 풀다운 드라이버(140)에 포함된 풀다운 트랜지스터들(MN21~MN2n) 각각의 드레인과 풀다운 트랜지스터들풀다운 트랜지스터들(MN21~MN2n) 각각에 연결된 보호 트랜지스터들(MN11~MN1n) 각각의 소스 영역을 공통으로 사용함으로써, 본 도 2에 도시된 반도체 메모리 장치의 출력 구동회로는 반도체 집적회로의 설계시 칩 사이즈를 적게 차지할 수 있다.
도 7은 도 2의 출력 구동회로를 포함하는 반도체 메모리 장치의 하나의 실시예를 나타내는 블록도이다.
도 7을 참조하면, 반도체 메모리 장치(200)는 메모리 코어(210), 입출력 센스앰프(220), 출력버퍼(230), 출력 구동회로(240), 및 입력 버퍼(250)를 구비한다.
입력 버퍼(250)는 외부로부터 수신된 입력 데이터(DIN)를 버퍼링한다. 입출력 센스앰프(220)는 버퍼링된 입력 데이터를 메모리 코어(210)에 전달하고 메모리 코어(210)에서 출력된 제 1 데이터를 증폭하여 제 2 데이터를 발생시킨다. 출력버퍼(230)는 제 2 데이터를 버퍼링하고 풀업 구동신호(UP)와 풀다운 구동신호(DN)를 발생시킨다.
도 7의 반도체 메모리 장치(200)에 포함된 출력 구동회로(240)는 도 2에 도시된 출력 구동회로(100)의 구성을 가지며, SDR DRAM용과 DDR DRAM용으로 선택적으 로 사용할 수 있다. 출력 구동회로(240)는 풀업 구동신호(UP)와 풀다운 구동신호(DN)에 응답하여 출력노드를 풀업 또는 풀다운시키고 출력 데이터(DOUT)를 발생시킨다. 출력 구동회로(240)는 풀업 드라이버, SDR DRAM용 풀다운 드라이버, 및 DDR DRAM용 풀다운 드라이버를 구비한다. 출력 구동회로(240)는 제어신호(CS)에 응답하여 SDR DRAM용 풀다운 드라이버와 DDR DRAM용 풀다운 드라이버 중에서 하나를 활성화시킨다. 출력 구동회로(240)의 출력노드에서 출력 데이터가 출력된다. 출력 구동회로(240)가 사용되는 반도체 메모리 장치가 SDR DRAM 장치이면, 출력 구동회로(240)의 출력노드는 SDR DRAM용 풀다운 드라이버를 통하여 풀다운되고, 출력 구동회로(240)가 사용되는 반도체 메모리 장치가 DDR DRAM 장치이면, 출력 구동회로(240)의 출력노드는 DDR DRAM용 풀다운 드라이버를 통하여 풀다운된다.
상기에서는 반도체 메모리 장치의 출력구동회로가 SDR DRAM용 풀다운 드라이버 및 DDR DRAM용 풀다운 드라이버를 포함하는 반도체 메모리 장치에 대해 기술하였지만, 본 발명의 반도체 메모리 장치의 출력 구동회로는 임의의 두 개의 메모리 장치에 대응하는 풀다운 드라이버를 포함할 수 있다.
또한, 상기에서는 2 개의 메모리 장치에 대응하는 풀다운 드라이버를 구비한 반도체 메모리 장치의 출력 구동회로에 대해 기술했지만, 본 발명의 출력 구동회로는 임의의 개수의 메모리 장치에 대응하는 풀다운 드라이버를 포함할 수 있다.
도 2의 출력 구동회로를 포함하는 반도체 메모리 장치의 출력 구동방법은 제 1 풀다운 드라이버와 제 2 풀다운 드라이버 중에서 어느 하나를 활성화시키는 단계, 풀업 구동신호에 응답하여 출력노드의 전위를 풀업시키는 단계, 상기 제 1 풀 다운 드라이버가 활성화된 경우에, 제 1 메모리 장치의 메모리 셀 어레이에서 출력된 제 1 데이터에 대응하는 제 1 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 단계, 및 상기 제 2 풀다운 드라이버가 활성화된 경우에, 제 2 메모리 장치의 메모리 셀 어레이에서 출력된 제 2 데이터에 대응하는 제 2 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 단계를 포함한다.
상기 제 1 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 단계는 고 전원전압(VDD)에 응답하여 풀다운 트랜지스터들에 걸리는 전기장의 세기를 감소시키는 단계를 포함할 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 출력구동회로는 제 1 메모리 장치와 제 2 메모리 장치 중 어느 하나의 메모리 장치에 사용할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 출력구동회로는 제 1 메모리 장치용 풀다운 드라이버에 보호회로를 구비하여 풀다운 트랜지스터들을 강한 전계로부터 보호할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 출력구동회로는 제 1 메모리 장치용 풀다운 드라이버에 포함된 풀다운 트랜지스터들 각각의 드레인과 풀다운 트랜지스터들 각각에 연결된 전계 완화 트랜지스터들 각각의 소스 영역을 공통으로 사용함으로써 반도체 집적회로의 설계시 칩 사이즈를 적게 차지할 수 있다. 따라서, 본 발명에 따른 출력구동회로를 포함한 반도체 메모리 장치는 신뢰성이 높다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (33)

  1. 풀업 구동신호에 응답하여 출력노드의 전위를 풀업시키는 풀업 드라이버;
    제 1 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 제 1 메모리 장치를 위한 제 1 풀다운 드라이버; 및
    제 2 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 제 2 메모리 장치를 위한 제 2 풀다운 드라이버를 포함하는 반도체 메모리 장치의 출력 구동회로.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 장치는 제 1 전원전압에 의해 동작되고, 상기 제 2 메모리 장치는 상기 제 1 전원전압보다 낮은 제 2 전원전압에 의해 동작되는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  3. 제 1 항에 있어서,
    상기 제 1 메모리 장치는 SDR DRAM 장치이고, 상기 제 2 메모리 장치는 DDR DRAM 장치인 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  4. 제 3 항에 있어서,
    상기 제 1 풀다운 구동신호는 상기 SDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 1 데이터에 기초하여 발생된 신호이고, 상기 제 2 풀다운 구동신호는 상기 DDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 2 데이터에 기초하여 발생된 신호인 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  5. 제 3 항에 있어서, 상기 반도체 메모리 장치의 출력 구동회로는
    제 1 제어신호에 응답하여 제 3 풀다운 구동신호와 저 전원전압 중에서 하나를 선택하여 상기 제 1 풀다운 구동신호를 발생시키는 제 1 선택회로; 및
    제 2 제어신호에 응답하여 제 4 풀다운 구동신호와 상기 저 전원전압 중에서 하나를 선택하여 상기 제 2 풀다운 구동신호를 발생시키는 제 2 선택회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  6. 제 5 항에 있어서,
    상기 제 1 선택회로는 메탈 옵션을 이용하여 상기 제 3 풀다운 구동신호와 상기 저 전원전압 중에서 하나를 선택하고, 상기 제 2 선택회로는 상기 메탈 옵션을 이용하여 상기 제 4 풀다운 구동신호와 상기 저 전원전압 중에서 하나를 선택하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  7. 제 5 항에 있어서,
    상기 제 2 제어신호는 상기 제 1 제어신호와 반대의 위상을 가지는 신호인 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  8. 제 5 항에 있어서,
    상기 제 3 풀다운 구동신호는 상기 SDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 1 데이터에 기초하여 발생되고, 상기 제 4 풀다운 구동신호는 상기 DDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 2 데이터에 기초하여 발생되는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  9. 제 3 항에 있어서, 상기 반도체 메모리 장치의 출력 구동회로는
    상기 풀업 드라이버와 상기 출력노드 사이에 결합된 풀업 저항; 및
    상기 출력노드에 결합된 제 1 단자 및 상기 SDR DRAM 장치용 풀다운 드라이버와 상기 DDR DRAM 장치용 풀다운 드라이버에 연결된 제 2 단자를 가지는 풀다운 저항을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  10. 제 9 항에 있어서,
    상기 풀업 저항과 상기 풀다운 저항의 저항 값은 상기 출력노드의 설정된 전압의 스윙 폭에 따라 결정하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  11. 제 3 항에 있어서,
    상기 풀업 드라이버는 상기 풀업 구동신호에 응답하여 동작하는 병렬 연결된 적어도 하나의 P형 전계효과 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  12. 제 3 항에 있어서, 상기 SDR DRAM 장치용 풀다운 드라이버는
    저 전원전압에 연결된 제 1 출력단자를 가지고 상기 제 1 풀다운 구동신호에 응답하여 스위칭하는 적어도 하나의 풀다운 트랜지스터; 및
    상기 풀다운 트랜지스터들 각각의 제 2 출력단자에 연결된 제 1 출력단자와 상기 출력노드에 연결된 제 2 출력단자를 가지고 고 전원전압에 응답하여 동작하는 적어도 하나의 보호 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  13. 제 12 항에 있어서, 상기 보호 트랜지스터들 각각은
    상기 풀다운 트랜지스터들 각각의 제 2 출력단자의 전위를 상기 출력노드의 전위보다 낮은 값으로 유지하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  14. 제 12 항에 있어서,
    상기 풀다운 트랜지스터들과 상기 보호 트랜지스터들은 N형 전계효과 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  15. 제 14 항에 있어서,
    상기 보호 트랜지스터들 각각의 소스와 상기 보호 트랜지스터들 각각의 소스에 연결된 상기 풀다운 트랜지스터들 각각의 드레인은 액티브 영역을 공유하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  16. 제 15 항에 있어서,
    상기 보호 트랜지스터들과 상기 풀다운 트랜지스터들이 공유하는 상기 액티브 영역에는 직접 콘택(direct contact)이 형성되어 있지 않은 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  17. 제 3 항에 있어서,
    상기 DDR DRAM 장치용 풀다운 드라이버는 상기 제 2 풀다운 구동신호에 응답하여 동작하는 병렬 연결된 적어도 하나의 N형 전계효과 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동회로.
  18. 메모리 코어;
    외부로부터 수신된 입력 데이터를 버퍼링하는 입력 버퍼;
    상기 버퍼링된 입력 데이터를 상기 메모리 코어에 전달하고 상기 메모리 코어에서 출력된 제 1 데이터를 증폭하여 제 2 데이터를 발생시키는 입출력 센스앰프;
    상기 제 2 데이터를 버퍼링하고 풀업 구동신호와 풀다운 구동신호를 발생시키는 출력버퍼; 및
    제 1 메모리 장치용과 제 2 메모리 장치용으로 선택적으로 사용할 수 있고, 상기 풀업 구동신호와 상기 풀다운 구동신호에 응답하여 출력노드를 풀업 또는 풀다운시키는 출력 구동회로를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 출력 구동회로는
    상기 풀업 구동신호에 응답하여 상기 출력노드의 전위를 풀업시키는 풀업 드라이버;
    제 1 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 상기 제 1 메모리 장치를 위한 제 1 풀다운 드라이버; 및
    제 2 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 상기 제 2 메모리 장치를 위한 제 2 풀다운 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 1 메모리 장치는 제 1 전원전압에 의해 동작되고, 상기 제 2 메모리 장치는 상기 제 1 전원전압보다 낮은 제 2 전원전압에 의해 동작되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 19 항에 있어서,
    상기 제 1 메모리 장치는 SDR DRAM 장치이고, 상기 제 2 메모리 장치는 DDR DRAM 장치인 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제 1 풀다운 구동신호는 상기 SDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 1 데이터에 기초하여 발생된 신호이고, 상기 제 2 풀다운 구동신호는 상기 DDR DRAM장치의 메모리 셀 어레이에서 출력된 제 2 데이터에 기초하여 발생된 신호인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 21 항에 있어서, 상기 반도체 메모리 장치의 출력 구동회로는
    제 1 제어신호에 응답하여 제 3 풀다운 구동신호와 저 전원전압(VSS) 중에서 하나를 선택하여 상기 제 1 풀다운 구동신호를 발생시키는 제 1 선택회로; 및
    제 2 제어신호에 응답하여 제 4 풀다운 구동신호와 상기 저 전원전압(VSS) 중에서 하나를 선택하여 상기 제 2 풀다운 구동신호를 발생시키는 제 2 선택회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제 1 선택회로는 메탈 옵션을 이용하여 상기 제 3 풀다운 구동신호와 상기 저 전원전압(VSS) 중에서 하나를 선택하고, 상기 제 2 선택회로는 상기 메탈 옵션을 이용하여 상기 제 4 풀다운 구동신호와 상기 저 전원전압(VSS) 중에서 하나를 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 23 항에 있어서,
    상기 제 2 제어신호는 상기 제 1 제어신호와 반대의 위상을 가지는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 23 항에 있어서,
    상기 제 3 풀다운 구동신호는 상기 SDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 1 데이터에 기초하여 발생되고, 상기 제 4 풀다운 구동신호는 상기 DDR DRAM 장치의 메모리 셀 어레이에서 출력된 제 2 데이터에 기초하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 21 항에 있어서, 상기 출력 구동회로는
    상기 풀업 드라이버와 상기 출력노드 사이에 결합된 풀업 저항; 및
    상기 출력노드에 결합된 제 1 단자 및 상기 SDR DRAM 장치용 풀다운 드라이버와 상기 DDR DRAM 장치용 풀다운 드라이버에 연결된 제 2 단자를 가지는 풀다운 저항을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 21 항에 있어서, 상기 SDR DRAM용 풀다운 드라이버는
    저 전원전압에 연결된 제 1 출력단자를 가지고 상기 제 1 풀다운 구동신호에 응답하여 스위칭하는 적어도 하나의 풀다운 트랜지스터들; 및
    상기 풀다운 트랜지스터들 각각의 제 2 출력단자에 연결된 제 1 출력단자와 상기 출력노드에 연결된 제 2 출력단자를 가지고 고 전원전압(VDD)에 응답하여 동작하는 적어도 하나의 보호 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 28 항에 있어서, 상기 보호 트랜지스터들 각각은
    상기 풀다운 트랜지스터들 각각의 제 2 출력단자의 전위를 상기 출력노드의 전위보다 낮은 값으로 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 1 풀다운 드라이버와 제 2 풀다운 드라이버 중에서 어느 하나를 활성화시키는 단계;
    풀업 구동신호에 응답하여 출력노드의 전위를 풀업시키는 단계;
    상기 제 1 풀다운 드라이버가 활성화된 경우에, 제 1 메모리 장치의 메모리 셀 어레이에서 출력된 제 1 데이터에 대응하는 제 1 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 단계; 및
    상기 제 2 풀다운 드라이버가 활성화된 경우에, 제 2 메모리 장치의 메모리 셀 어레이에서 출력된 제 2 데이터에 대응하는 제 2 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 단계를 포함하는 반도체 메모리 장치의 출력 구동방법.
  31. 제 30 항에 있어서,
    상기 제 1 메모리 장치는 제 1 전원전압에 의해 동작되고, 상기 제 2 메모리 장치는 상기 제 1 전원전압보다 낮은 제 2 전원전압에 의해 동작되는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동방법.
  32. 제 30 항에 있어서,
    상기 제 1 메모리 장치는 SDR DRAM 장치이고, 상기 제 2 메모리 장치는 DDR DRAM 장치인 것을 특징으로 하는 반도체 메모리 장치의 출력 구동방법.
  33. 제 32 항에 있어서, 상기 제 1 풀다운 구동신호에 응답하여 상기 출력노드의 전위를 풀다운시키는 단계는
    고 전원전압(VDD)에 응답하여 풀다운 트랜지스터들에 걸리는 전기장의 세기를 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동방법.
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KR100919809B1 (ko) * 2008-03-17 2009-10-01 주식회사 하이닉스반도체 라이트 드라이버
KR20140126197A (ko) * 2013-04-22 2014-10-30 삼성전자주식회사 드라이버 및 이를 포함하는 메모리 컨트롤러
CN110660431A (zh) * 2018-06-29 2020-01-07 瑞昱半导体股份有限公司 第四代双倍数据率内存的输入输出驱动器

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