CN110660431A - 第四代双倍数据率内存的输入输出驱动器 - Google Patents

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Abstract

本发明公开了第四代双倍数据率内存的输入输出驱动器，包含预驱动器、上拉电路与下拉电路。该预驱动器耦接于第一高电位端与低电位端之间，提供第一与第二预驱动信号。该上拉电路包含：驱动PMOS晶体管，耦接于第二高电位端与上拉电阻之间，依据该第一预驱动信号以运作，该第二高电位端之电压不大于该第一高电位端之电压；以及该上拉电阻，耦接于该驱动PMOS晶体管与输出垫之间。该下拉电路包含：驱动NMOS晶体管，耦接于该低电位端与迭接NMOS晶体管之间，依据该第二预驱动信号以运作；该迭接NMOS晶体管耦接于该驱动NMOS晶体管与下拉电阻之间，依据偏压以运作；以及该下拉电阻，耦接于该迭接NMOS晶体管与该输出垫之间。

Description

第四代双倍数据率内存的输入输出驱动器
技术领域
本发明是关于内存输入输出驱动器，尤其是关于第四代双倍数据率内存的输入输出驱动器。
背景技术
双倍数据率(Double Data Rate,DDR)内存广泛地应用于多种数字处理系统单芯片(system-on-a-chip,SOC)。如图1所示，SOC利用内建的DDR控制器110，经由DDR控制器110的DDR实体接口输入输出电路(DDR physical interface input/output circuit,DDR PHYI/O)112与DDR晶片(die)120进行数据传输。在第四代双倍数据率(DDR4)之规范下，DDR晶片120的高电位通常为1.2伏特；在第四代低功耗双倍数据率(LPDDR4)之规范下，DDR晶片120的高电位通常为1.1伏特；DDR PHY I/O 112之高电位通常会设为DDR晶片120的高电位。
图2显示图1之DDR PHY I/O 112的一习知电路。图2之DDR PHY I/O 112包含一预驱动器210、一电位平移器220以及一输入输出驱动器230。预驱动器210工作于核心电源域(core power domain)，用来产生一预驱动信号Pre-p与一预驱动信号Pre-n，其中该核心电源域之高电位以VDD表示。电位平移器220包含一电位平移电路222以及一伪电位平移电路224。电位平移电路222依据该高电位VDD、一输入输出电源域(I/O power domain)之高电位VDDQ、一接地电位GND以运作，从而将该核心电源域的该预驱动信号Pre-p转换为该输入输出电源域的一预驱动信号P12，其中输入输出电源域的高电位VDDQ大于核心电源域之高电位VDD；另外，电位平移电路222利用低压差稳压器(low dropout regulator,LDO)(未显示于图2)输出一偏压VSSHI(VSSHI＝VDDQ-VDD)。伪电位平移电路224依据该核心电源域之高电位VDD以运作，并依据该预驱动信号Pre-n产生一预驱动信号N12。输入输出驱动器230包含一迭接PMOS电路232耦接于该高电位VDDQ与一上拉电阻RUP之间、一迭接NMOS电路234耦接于一下拉电阻RDN与该接地电位GND之间、以及一输出垫236耦接于该上拉电阻RUP与该下拉电阻RDN之间。迭接PMOS电路232之二个串联的PMOS晶体管(未显示于图)分别依据该预驱动信号P12与该偏压VSSHI以运作；迭接NMOS电路234之二个串联的NMOS晶体管(未显示于图)分别依据一偏压TIE10(VDD)与该预驱动信号N12以运作。由上可知，为了因应该核心电源域与该输入输出电源域的差异，传统的DDR PHY I/O 112需要电位平移电路222来进行电位转换，并需要LDO来提供该偏压VSSHI，从而传统的DDR PHY I/O 112之实作需要较大的电路面积；另外，迭接PMOS电路232虽可解决单一PMOS耐压较低的问题，但会降低输入输出驱动器230的带宽(bandwidth)。
发明内容
本发明之一目的在于提供一种第四代双倍数据率内存输入输出驱动器，以改善先前技术的问题。
本发明揭露了一种第四代双倍数据率内存输入输出驱动器(DDR4 memory I/Odriver)，具有较少的电路面积需求与较大的带宽。该第四代双倍数据率内存输入输出驱动器的一第一实施例包含一预驱动器、一上拉电路与一下拉电路。该预驱动器电性连接于一第一高电位端与一低电位端之间，用来提供一第一预驱动信号与一第二预驱动信号。该上拉电路包含：一驱动PMOS晶体管，电性连接于一第二高电位端与一上拉电阻之间，用来于一传输模式下依据该第一预驱动信号以运作，其中该第二高电位端之电压不大于该第一高电位端之电压；以及该上拉电阻，电性连接于该驱动PMOS晶体管与一输出垫之间。该下拉电路包含：一驱动NMOS晶体管，电性连接于该低电位端与一迭接NMOS晶体管之间，用来依据该第二预驱动信号以运作；该迭接NMOS晶体管，电性连接于该驱动NMOS晶体管与一下拉电阻之间，用来依据一偏压以运作，其中该偏压不大于该第二高电位端之电压；以及该下拉电阻，电性连接于该迭接NMOS晶体管与该输出垫之间。
前述第四代双倍数据率内存输入输出驱动器的一第二实施例包含一预驱动器、一上拉电路与一下拉电路。相较于该第一实施例，本实施例的下拉电路包含：一NMOS晶体管，电性连接于该低电位端与一驱动迭接NMOS晶体管之间，用来依据一致能信号以运作；该驱动迭接NMOS晶体管，电性连接于该NMOS晶体管与一下拉电阻之间，用来依据该第二预驱动信号以运作；以及该下拉电阻，电性连接于该驱动迭接NMOS晶体管与该输出垫之间。上述致能信号之电压于该传输模式下等于该第二高电位端之电压。
前述第四代双倍数据率内存输入输出驱动器之一第三实施例包含一预驱动器、一上拉电路与一下拉电路。相较于该第一实施例，本实施例的下拉电路包含：一驱动NMOS晶体管，电性连接于该低电位端与一下拉电阻之间，用来依据该第二预驱动信号以运作；以及该下拉电阻，电性连接于该驱动NMOS晶体管与该输出垫之间。本实施例适用于第四代低功耗双倍数据率内存装置。
有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
附图说明
[图1]显示先前技术之双倍数据率内存装置的一实施例；
[图2]显示先前技术之DDR实体接口输入输出电路的一实施例；
[图3]显示本发明之第四代双倍数据率内存输入输出驱动器的一实施例；
[图4]显示本发明之第四代双倍数据率内存输入输出驱动器的另一实施例；
[图5]显示本发明之第四代双倍数据率内存输入输出驱动器的另一实施例；
[图6]显示图4与图5之控制电路的一实施例；
[图7]显示图6之反相器的一实施例；
[图8]显示图7之致能信号与各开关信号于该传输模式及该驻停模式下的一实施范例；
[图9]显示本发明之第四代双倍数据率内存输入输出驱动器的另一实施例；
[图10]显示本发明之第四代双倍数据率内存输入输出驱动器的另一实施例；
[图11]显示图10之第二控制电路的一实施例；
[图12]显示图11之致能信号及其反相信号于该传输模式及该驻停模式下的一实施范例；以及
[图13]显示本发明之第四代双倍数据率内存输入输出驱动器的另一实施例。
【符号说明】
110 DDR控制器
112 DDR PHY I/O(DDR实体接口输入输出电路)
120 DDR晶片
210 预驱动器
220 电位平移器
230 输入输出驱动器
Pre‐p、Pre‐n 预驱动信号
VDD 核心电源域之高电位
222 电位平移电路
224 伪电位平移电路
VDDQ 输入输出电源域之高电位
GND 接地电位
P12、N12 输入输出电源域的预驱动信号
VSSHI 偏压
232 迭接PMOS电路
RUP 上拉电阻
234 迭接NMOS电路
RDN 下拉电阻
236 输出垫
TIE10 偏压
300 DDR4内存I/O驱动器
310 预驱动器
320 上拉电路
330 下拉电路
VDD 第一高电位端
GND 低电位端
Pre‐p 第一预驱动信号
Pre‐n 第二预驱动信号
PDRV 驱动PMOS晶体管
RUP 上拉电阻
VDDI/O 第二高电位端
PAD 输出垫
NDRV 驱动NMOS晶体管
NC 迭接NMOS晶体管
RDN 下拉电阻
TIE10 偏压
410 控制电路
VDDQ 第三高电位端
P10 控制信号
510 伪电路
N10 控制信号
610 与非门
620 反相器
630 开关
EN 致能信号
SNAND 与非门信号
具体实施方式
本揭露包含一第四代双倍数据率(DDR4)内存输入输出(input/output,I/O)驱动器，可运作于同一电源域(power domain)，具有较小的电路面积以及较大的带宽。本发明之DDR4内存I/O驱动器可用来取代传统的DDR实体接口输入输出电路(例如：图1之DDR PHY I/O 112)。
图3显示本发明之DDR4内存I/O驱动器的一实施例。图3之DDR4内存I/O驱动器300包含一预驱动器310、一上拉电路320以及一下拉电路330。
请参阅图3。预驱动器310电性连接于一第一高电位端VDD与一低电位端GND之间，用来提供一第一预驱动信号Pre-p与一第二预驱动信号Pre-n，其中该第一高电位端VDD之电压的一实作范例为介于0.8伏特至1伏特之间的电压，该低电位端GND之电压的一实作范例为一接地电压。预驱动器310可以是习知的预驱动器(例如：图2之预驱动器210)，或是一自行开发的预驱动器。
请参阅图3。上拉电路320包含一驱动PMOS晶体管PDRV与一上拉电阻RUP。该驱动PMOS晶体管PDRV电性连接于一第二高电位端VDDI/O与该上拉电阻RUP之间，用来于一传输模式下依据该第一预驱动信号Pre-p以运作，其中该第二高电位端VDDI/O之电压不大于该第一高电位端VDD之电压(例如：该第二高电位端VDDI/O之电压等于该第一高电位端VDD之电压)，该传输模式是指与一DDR晶片(例如：图1之DDR晶片120)进行数据传输的模式。该上拉电阻RUP电性连接于该驱动PMOS晶体管PDRV与一输出垫PAD之间，用于提高负载驱动能力及/或阻抗匹配，其中该输出垫PAD用来输出DDR4内存I/O驱动器300所产生的驱动信号。
请参阅图3。下拉电路330包含一驱动NMOS晶体管NDRV、一迭接NMOS晶体管NC以及一下拉电阻RDN。该驱动NMOS晶体管NDRV电性连接于该低电位端GND与该迭接NMOS晶体管NC之间，用来依据该第二预驱动信号Pre-n以运作。该迭接NMOS晶体管NC电性连接于该驱动NMOS晶体管NDRV与该下拉电阻RDN之间，用来依据一偏压TIE10以运作，其中该迭接NMOS晶体管NC之作用在于避免该输出垫PAD与该驱动NMOS晶体管NDRV之间的电压差超过该驱动NMOS晶体管NDRV的耐压，该偏压TIE10不大于该第二高电位端VDDI/O之电压(例如：该偏压TIE10等于该第二高电位端VDDI/O之电压)。该下拉电阻RDN电性连接于该迭接NMOS晶体管NC与该输出垫PAD之间，用于提高负载驱动能力及/或阻抗匹配。
请参阅图3。DDR4内存I/O驱动器300除会运作于该传输模式下，也会运作于一驻停模式(park mode)下，其中该传输模式与该驻停模式之定义为本领域之通常知识。于该驻停模式下，该输出垫PAD的电压可能会高于该第二高电位端VDDI/O之电压而造成漏电流；为避免上述漏电流问题，本发明之DDR4内存I/O驱动器的另一实施例如图4所示。相较于图3，图4之实施例进一步包含一控制电路410电性连接该第一高电位端VDD、一第三高电位端VDDQ以及该低电位端GND，并电性连接于预驱动器310与上拉电路320之间，控制电路410用来于该传输模式下依据该第一预驱动信号Pre-p输出一控制信号P10至该驱动PMOS晶体管PDRV，以及于该驻停模式下输出该第三高电位端VDDQ之电压至该驱动PMOS晶体管PDRV。由于在该驻停模式下，该第三高电位端VDDQ之电压高于该第二高电位端VDDI/O之电压，且不小于该输出垫PAD的电压，因此该驱动PMOS晶体管PDRV可被完全地/有效地关闭，以避免漏电流的产生。图5显示本发明之DDR4内存I/O驱动器的又一实施例，相较于图4，图5之实施例进一步包含一伪电路(dummy circuit)510，电性连接于预驱动器310与下拉电路330之间，伪电路510用来于该传输模式以及该驻停模式下依据该第二预驱动信号Pre-n输出一控制信号N10至该驱动NMOS晶体管NDRV；伪电路510之一实作范例为一延迟电路，其可藉由已知技术来实现，该延迟电路所造成的信号延迟与控制电路410所造成的信号延迟相同或相仿，此时，该控制信号N10均等于该第二预驱动信号Pre-n。
图6显示图4与图5之控制电路410的一实施例。如图6所示，控制电路410包含一与非门(NAND gate)610、一反相器620与一开关630。与非门610用来依据该第一预驱动信号Pre-p与一致能信号EN输出一与非门信号SNAND。反相器620用来于该传输模式下依据该与非门信号SNAND输出该第一高电位端VDD之电压与该低电位端GND之电压的其中之一作为控制信号P10给该驱动PMOS晶体管PDRV。开关630电性连接于该第三高电位端VDDQ与该驱动PMOS晶体管PDRV之间，用来依据一开关信号EN_H于该驻停模式下导通以输出该第三高电位端VDDQ之电压给该驱动PMOS晶体管PDRV，以及用来依据该开关信号EN_H于该传输模式下不导通。
图7显示图6之反相器620的一实施例。如图7所示，反相器620包含一第一开关710、一第二开关720以及一反相电路730。第一开关710电性连接于该第一高电位端VDD与反相电路730之间，用来依据一开关信号ENB_H(即该开关信号EN_H的反相信号)于该传输模式下导通以及于该驻停模式下不导通。第二开关720电性连接于该低电位端GND与反相电路730之间，用来依据该致能信号EN于该传输模式下导通以及于该驻停模式下不导通。反相电路730电性连接于第一开关710与第二开关720之间，并电性连接于与非门610与该驱动PMOS晶体管PDRV之间，用来于该传输模式下依据该与非门信号SNAND输出该第一高电位端VDD之电压与该低电位端GND之电压的其中之一给该驱动PMOS晶体管PDRV。
图8显示图7之致能信号EN、开关信号EN_H以及开关信号ENB_H于该传输模式(于图8中标示为“TX on”)及该驻停模式(于图8中标示为“TX off”)下的一实施范例。如图8所示，于该传输模式下，致能信号EN之准位等于该第一高电位端VDD之电压，开关信号EN_H之准位等于该第三高电位端VDDQ之电压，开关信号ENB_H之准位等于该低电位端GND之电压；于该驻停模式下，致能信号EN之准位等于该低电位端GND之电压，开关信号EN_H之准位等于该低电位端GND之电压，开关信号ENB_H之准位等于该第三高电位端VDDQ之电压。
图9显示本发明之第四代双倍数据率内存输入输出驱动器的另一实施例。相较于图3，图9中，第四代双倍数据率内存输入输出驱动器900的第二预驱动信号Pre-n是输出给迭接NMOS晶体管。更详细地说，图9之下拉电路910包含一NMOS晶体管NEN、一驱动迭接NMOS晶体管NDRV_C与一下拉电阻RDN。该NMOS晶体管NEN电性连接于该低电位端GND与该驱动迭接NMOS晶体管NDRV_C之间，用来依据一致能信号EN以运作。该驱动迭接NMOS晶体管NDRV_C电性连接于该NMOS晶体管NEN与该下拉电阻RDN之间，用来依据该第二预驱动信号Pre-n以运作。该下拉电阻RDN电性连接于该驱动迭接NMOS晶体管DRV_C与该输出垫PAD之间。图9之致能信号之一实作范例与图8之致能信号EN相同。
为避免前述漏电流问题，图9之实施例可进一步包含一第一控制电路1010如图10所示，第一控制电路1010之一实作范例为图4之控制电路410。另外，为避免于该驻停模式下，该输出垫PAD与该驱动迭接NMOS晶体管NDRV_C之间的电压差超过该驱动迭接NMOS晶体管NDRV_C的耐压，图9之实施例可进一步包含一第二控制电路1020如图10所示。图10中，第二控制电路1020电性连接该第一高电位端VDD与该低电位端GND，并电性连接于预驱动器310与下拉电路910之间，第二控制电路1020用来于该传输模式下依据该第二预驱动信号Pre-n输出一控制信号N10至该驱动迭接NMOS晶体管NDRV_C，以及于该驻停模式下输出该第一高电位端VDD之电压至该驱动迭接NMOS晶体管NDRV_C，从而于该驻停模式下该输出垫PAD与该驱动迭接NMOS晶体管NDRV_C之间的电压差不会超过该驱动迭接NMOS晶体管NDRV_C的耐压。
图11显示图10之第二控制电路1020的一实施例。如图11所示，第二控制电路1020包含一或非门(NOR gate)1110以及一反相器1120。或非门1110用来依据该第二预驱动信号Pre-n与该致能信号EN之反相信号ENB输出一或非门信号SNOR。反相器1120用来于该传输模式下依据该或非门信号SNOR输出该第一高电位端VDD之电压与该低电位端GND之电压的其中之一给该驱动迭接NMOS晶体管NDRV_C。
图12显示图11之致能信号EN与反相信号ENB于该传输模式(于图12中标示为“TXon”)及该驻停模式(于图12中标示为“TX off”)下的一实施范例。如图12所示，于该传输模式下，致能信号EN之准位等于该第一高电位端VDD之电压；于该驻停模式下，致能信号EN之准位等于该低电位端GND之电压；反相信号ENB为致能信号EN的反相信号。
图13显示本发明之第四代双倍数据率内存输入输出驱动器的另一实施例。相较于图3之实施例，图13中，第四代双倍数据率内存输入输出驱动器1300的下拉电路1310不包含迭接NMOS晶体管。更详细地说，下拉电路1310包含一驱动NMOS晶体管NDRV电性连接于该低电位端GND与一下拉电阻RDN之间，该驱动NMOS晶体管NDRV用来依据该第二预驱动信号Pre-n以运作。由于下拉电路1310不包含迭接NMOS晶体管，因此图13之实施例较适用于第四代低功耗双倍数据率内存装置。
由于本领域具有通常知识者能够参酌一实施例的揭露来了解另一实施例的实施细节与变化，因此，在不影响揭露要求与可实施性的前提下，重复及冗余之说明在此予以节略。
综上所述，本发明之第四代双倍数据率内存输入输出驱动器可运作于同一电源域，具有较小的电路面积以及较大的带宽。
虽然本发明之实施例与实作范例如上所述，然而该些实施例与实作范例并非用来限定本发明，本技术领域具有通常知识者可依据本发明之明示或隐含之内容对本发明之技术特征施以变化，凡此种种变化均可能属于本发明所寻求之专利保护范畴，换言之，本发明之专利保护范围须视本说明书之申请专利范围所界定者为准。

Claims (10)

1.一种第四代双倍数据率内存输入输出驱动器，包含：
一预驱动器，电性连接于一第一高电位端与一低电位端之间，用来提供一第一预驱动信号与一第二预驱动信号；
一上拉电路，包含：
一驱动PMOS晶体管，电性连接于一第二高电位端与一上拉电阻之间，用来于一传输模式下依据该第一预驱动信号以运作，其中该第二高电位端之电压不大于该第一高电位端之电压；以及
该上拉电阻，电性连接于该驱动PMOS晶体管与一输出垫之间；
以及
一下拉电路，包含：
一驱动NMOS晶体管，电性连接于该低电位端与一迭接NMOS晶体管之间，用来依据该第二预驱动信号以运作；
该迭接NMOS晶体管，电性连接于该驱动NMOS晶体管与一下拉电阻之间，用来依据一偏压以运作，其中该偏压不大于该第二高电位端之电压；以及
该下拉电阻，电性连接于该迭接NMOS晶体管与该输出垫之间。
2.如权利要求1所述的第四代双倍数据率内存输入输出驱动器，进一步包含：
一控制电路，电性连接该第一高电位端、一第三高电位端以及该低电位端，并且该控制电路电性连接于该预驱动器与该上拉电路之间，该控制电路用来于该传输模式下依据该第一预驱动信号输出一控制信号至该驱动PMOS晶体管，以及于一驻停模式下输出该第三高电位端之电压至该驱动PMOS晶体管，
其中该第三高电位端之电压高于该第二高电位端之电压。
3.如权利要求2所述的第四代双倍数据率内存输入输出驱动器，该控制电路包含：
一与非门，用来依据该第一预驱动信号与一致能信号输出一与非门信号；
一反相器，用来于该传输模式下依据该与非门信号输出该第一高电位端之电压与该低电位端之电压的其中之一给该驱动PMOS晶体管；以及
一开关，电性连接于该第三高电位端与该驱动PMOS晶体管之间，用来于该驻停模式下导通以输出该第三高电位端之电压给该驱动PMOS晶体管。
4.如权利要求2所述的第四代双倍数据率内存输入输出驱动器，进一步包含一伪电路，电性连接于该预驱动器与该下拉电路之间，该伪电路用来于该传输模式以及该驻停模式下依据该第二预驱动信号输出另一控制信号至该驱动NMOS晶体管。
5.一种第四代双倍数据率内存输入输出驱动器，包含：
一预驱动器，电性连接于一第一高电位端与一低电位端之间，用来提供一第一预驱动信号与一第二预驱动信号；
一上拉电路，包含：
一驱动PMOS晶体管，电性连接于一第二高电位端与一上拉电阻之间，用来于一传输模式下依据该第一预驱动信号以运作，其中该第二高电位端之电压不大于该第一高电位端之电压；以及
该上拉电阻，电性连接于该驱动PMOS晶体管与一输出垫之间；
以及
一下拉电路，包含：
一NMOS晶体管，电性连接于该低电位端与一驱动迭接NMOS晶体管之间，用来依据一致能信号以运作；
该驱动迭接NMOS晶体管，电性连接于该NMOS晶体管与一下拉电阻之间，用来依据该第二预驱动信号以运作；以及
该下拉电阻，电性连接于该驱动迭接NMOS晶体管与该输出垫之间。
6.如权利要求5所述的第四代双倍数据率内存输入输出驱动器，其中于该传输模式下该致能信号为该低电位端之电压，于一驻停模式下该致能信号为该第一高电位端之电压。
7.如权利要求5所述的第四代双倍数据率内存输入输出驱动器，进一步包含：
一第一控制电路，电性连接该第一高电位端、一第三高电位端以及该低电位端，并电性连接于该预驱动器与该上拉电路之间，该第一控制电路用来于该传输模式下依据该第一预驱动信号输出一第一控制信号至该驱动PMOS晶体管，以及于一驻停模式下输出该第三高电位端之电压至该驱动PMOS晶体管；以及
一第二控制电路，电性连接该第一高电位端与该低电位端，并电性连接于该预驱动器与该下拉电路之间，该第二控制电路用来于该传输模式下依据该第二预驱动信号输出一第二控制信号至该驱动迭接NMOS晶体管，以及于该驻停模式下输出该第一高电位端之电压至该驱动迭接NMOS晶体管，
其中该第三高电位端之电压高于该第二高电位端之电压。
8.如权利要求7所述的第四代双倍数据率内存输入输出驱动器，该第一控制电路包含：
一与非门，用来依据该第一预驱动信号与该致能信号输出一与非门信号；
一反相器，用来于该传输模式下依据该与非门信号输出该第一高电位端之电压与该低电位端之电压的其中之一给该驱动PMOS晶体管；以及
一开关，电性连接于该第三高电位端与该驱动PMOS晶体管之间，用来于该驻停模式下导通以输出该第三高电位端之电压给该驱动PMOS晶体管。
9.如权利要求7所述的第四代双倍数据率内存输入输出驱动器，该第二控制电路包含：
一或非门，用来依据该第二预驱动信号与该致能信号之反相信号输出一或非门信号；以及
一反相器，用来于该传输模式下依据该或非门信号输出该第一高电位端之电压与该低电位端之电压的其中之一给该驱动迭接NMOS晶体管。
10.一种第四代双倍数据率内存输入输出驱动器，包含：
一预驱动器，电性连接于一第一高电位端与一低电位端之间，用来提供一第一预驱动信号与一第二预驱动信号；
一上拉电路，包含：
一驱动PMOS晶体管，电性连接于一第二高电位端与一上拉电阻之间，用来于一传输模式下依据该第一预驱动信号以运作，其中该第二高电位端之电压不大于该第一高电位端之电压；以及
该上拉电阻，电性连接于该驱动PMOS晶体管与一输出垫之间；以及
一下拉电路，包含：
一驱动NMOS晶体管，电性连接于该低电位端与一下拉电阻之间，用来依据该第二预驱动信号以运作；以及
该下拉电阻，电性连接于该驱动NMOS晶体管与该输出垫之间。
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