TWI625732B - 雙倍資料率同步動態隨機存取記憶體及其輸出驅動電路 - Google Patents

雙倍資料率同步動態隨機存取記憶體及其輸出驅動電路 Download PDF

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Abstract

一種雙倍資料率同步動態隨機存取記憶體，包括：控制電路及輸出驅動電路。控制電路提供第一電壓、第二電壓、第三電壓及第四電壓。輸出驅動電路耦接控制電路且包括上拉式電路、接墊及下拉式電路。當接墊的電位由第四電壓提升至第一電壓時，下拉式電路的第二驅動電晶體的汲極與源極之間的電位介於第三電壓及第四電壓之間。當接墊的電位由第一電壓下降至第四電壓時，上拉式電路的第一驅動電晶體的源極與汲極之間的電位介於第一電壓及第二電壓之間。藉此，確保輸出驅動電路的電晶體不會有超壓問題且可安全工作。

Description

雙倍資料率同步動態隨機存取記憶體及其輸出驅動電路
本案關於一種記憶體的輸出驅動電路，特別是一種可高速存取的記憶體的輸出驅動電路。
目前之雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)DDR3、DDR3L、DDR4及LPDDR4的輸入/輸出(I/O)電壓分別是1.5、1.35、1.2及1.1伏特，其中，DDR3與DDR3L的最高存取速度為2133Mbps，DDR4與LPDDR4的最高存取速度為3200Mbps。
傳統的DDR3使用耐高壓的輸入/輸出，藉以相容高的輸入/輸出電壓，但耐高壓的輸入/輸出裝置將導致速度變慢。隨著DDR4的普及與更高速的DDR的到來，提供一種可兼容不同輸入/輸出電壓大小之雙倍資料率同步動態隨機存取記憶體的輸出驅動電路，是非常重要的課題之一。
為解決上述課題，本案實施例提供一種記憶體，包括：一控制電路，用以提供一第一電壓、一第二電壓、一第三電壓及一第四電壓；以及一輸出驅動電路，耦接所述控制電路，所述輸出驅動電路包括：一上拉式電路，包括：一第一驅動電晶體，所述第一驅動電晶體的源極連接所述第一電壓，所述第一驅動電晶體的閘 極連接所述第一電壓或所述第二電壓；一第一串疊式(cascode)電晶體，所述第一串疊式電晶體的源極連接所述第一驅動電晶體的汲極，所述第一串疊式電晶體的閘極耦接所述第二電壓；以及一第一電阻，所述第一電阻的第一端連接所述第一串疊式電晶體的汲極；一芯片输入输出接墊(PAD)，所述接墊連接所述第一電阻的第二端；以及一下拉式電路，包括：一第二電阻，所述第二電阻的第一端連接所述接墊；一第二串疊式電晶體，所述第二串疊式電晶體的汲極連接所述第二電阻的第二端，所述第二串疊式電晶體的閘極耦接所述第三電壓；以及一第二驅動電晶體，所述第二驅動電晶體的汲極連接所述串疊式電晶體的源極，所述第二驅動電晶體的閘極連接所述第三電壓或所述第四電壓，所述第二驅動電晶體的源極連接所述第四電壓；其中，所述第二電壓介於所述第三電壓及所述第四電壓之間，所述第三電壓小於所述第一電壓。
本發明實施例提供一種輸出驅動電路，所述輸出驅動電路包括：一上拉式電路，包括：一第一驅動電晶體，所述第一驅動電晶體的源極連接一第一電壓，所述第一驅動電晶體的閘極連接所述第一電壓或一第二電壓；一第一串疊式電晶體，所述第一串疊式電晶體的源極連接所述第一驅動電晶體的汲極，所述第一串疊式電晶體的閘極耦接所述第二電壓；以及一第一電阻，所述第一電阻的第一端連接所述第一串疊式電晶體的汲極；一芯片输入输出接墊，所述接墊連接所述第一電阻的第二端；以及一下拉式電路，包括：一第二電阻，所述第二電阻的第一端連接所述接墊；一第二串疊式電晶體，所述第二串疊式電晶體的汲極連接所述第二電阻的第二端，所述第二串疊式電晶體的閘極耦接一第三電壓；以及一第二驅動電晶體，所述第二驅動電晶體的汲極連接所述串疊式電晶體的源極，所述第二驅動電晶體的閘極連接所述第三電壓或一第四電壓，所述第二驅動電晶體的源極連接所述第四電壓；其中，所述第二電壓介於所述第三電壓及所述第四電壓之 間，所述第三電壓小於所述第一電壓。
本案提出之記憶體及其輸出驅動電路可確保輸出驅動電路內電晶體不會有超壓問題且可安全工作，同時也可滿足高速存取的需求以及兼容DDR3、DDR3L、DDR4、LPDDR4及更高速的DDR。
1、4、7、10‧‧‧記憶體
2‧‧‧控制電路
3‧‧‧輸出驅動電路
21‧‧‧預驅動電路
22、23‧‧‧電位轉換電路
31‧‧‧上拉式電路
32‧‧‧接墊
33‧‧‧下拉式電路
34、35‧‧‧反相器
36、37‧‧‧開關電晶體
311、331‧‧‧驅動電晶體
312、332‧‧‧串疊式電晶體
313、333‧‧‧電阻
314、334‧‧‧閘極電阻
G11、G12、G21、G22‧‧‧閘極
S1、S2‧‧‧預驅動信號
S12、S22‧‧‧源極
T1、T2‧‧‧時間
V1、V2、V3、V4‧‧‧電壓
圖1是根據本案一實施例所繪示之記憶體的示意圖。
圖2是根據本案另一實施例所繪示之記憶體的示意圖。
圖3是圖2中記憶體的訊號時序圖。
圖4是根據本案一實施例所繪示之記憶體的示意圖。
圖5是圖4中記憶體的訊號時序圖。
圖6是根據本案一實施例所繪示之記憶體的示意圖。
參閱圖1，圖1是根據本案一實施例所繪示之記憶體1的示意圖。記憶體1包括控制電路2及輸出驅動電路3。控制電路2包括預驅動電路(pre-driver)21、電位轉換電路(level shifter)22及電位轉換電路23，其中外部電源供給工作電壓(即電壓V3)給預驅動電路21、電位轉換電路22及電位轉換電路23，預驅動電路21分別提供預驅動信號S1及預驅動信號S2給電位轉換電路22及電位轉換電路23。電位轉換電路22接收預驅動信號S1以轉換成電壓V1及電壓V2並提供給輸出驅動電路3。電位轉換電路23接收預驅動信號S2以轉換成電壓V3及電壓V4並提供給輸出驅動電路3。
其中，電壓V3為輸出驅動電路3內之元件可工作的電源電壓，如1伏特，電壓V4可例如為0伏特，電壓V1大於電壓V3，如電壓V1可為輸出驅動電路3的輸入/輸出(I/O)電壓，如1.5、1.35、1.2、及1.1伏特，電壓V2介於電壓V3及電壓V4之間，較佳地，電壓V2等於電壓V1的值减去電壓V3的值。
輸出驅動電路3包括上拉式(pull-up)電路31、接墊(PAD)32及下拉式(pull-down)電路33。上拉式電路31包括驅動電晶體311、串疊式(cascode)電晶體312及電阻313，其中驅動電晶體311的源極連接電壓V1，驅動電晶體31的閘極連接電壓V1或電壓V2，串疊式電晶體312的源極連接驅動電晶體311的汲極，串疊式電晶體312的閘極耦接電壓V2，電阻313的第一端連接串疊式電晶體312的汲極。接墊32連接電阻313的第二端。下拉式電路33包括驅動電晶體331、串疊式電晶體332及電阻333，其中電阻333的第一端連接接墊32，串疊式電晶體332的汲極連接電阻333的第二端，串疊式電晶體332的閘極耦接電壓V3，驅動電晶體331的汲極連接串疊式電晶體332的源極，驅動電晶體331的閘極連接電壓V3或電壓V4，驅動電晶體331的源極連接電壓V4。
在此實施例中，當接墊32的電位由電壓V4提升至電壓V1時，驅動電晶體311的閘極連接電壓V2以及驅動電晶體331的閘極連接電壓V4。驅動電晶體311及串疊式電晶體312導通，驅動電晶體311的源極與汲極之間無電壓差以及串疊式電晶體312的源極與汲極之間無電壓差。串疊式電晶體332的汲極電壓提升，由於串疊式電晶體332的閘極連接電壓V3(固定電壓)，串疊式電晶體332的源極不受到串疊式電晶體332的汲極電壓提升的影響，串疊式電晶體332的源極的電壓不會提升超過電壓V3，使得驅動電晶體331的汲極與源極之間的電位介於電壓V3及電壓V4之間。
在此實施例中，當接墊32的電位由電壓V1下降至電壓V4時，驅動電晶體311的閘極連接電壓V1以及驅動電晶體331的閘極連接電壓V3。驅動電晶體331及串疊式電晶體332導通，驅動電晶體331的汲極與源極之間無電壓差以及串疊式電晶體332的汲極與源極之間無電壓差。串疊式電晶體312的汲極電壓下降，由於串疊式電晶體312的閘極連接電壓V2(固定電壓)，串疊式電晶體312的源極不受到串疊式電晶體312的汲極電壓下降的影響，串疊 式電晶體312的源極的電壓不會下降低於電壓V2，使得驅動電晶體311的源極與汲極之間的電位介於電壓V1及電壓V2之間。
透過此實施例，本案可確保輸出驅動電路3的驅動電晶體311、串疊式電晶體312、驅動電晶體331、及串疊式電晶體333的汲極與源極之間無超壓(超過1伏特)問題。
如圖2所示，本案另一實施例的記憶體4的示意圖，與圖1的記憶體1的差異在於：上拉式電路31更包括閘極電阻314，其中閘極電阻314的第一端連接串疊式電晶體312的閘極，閘極電阻314的第二端耦接電壓V2；下拉式電路33更包括閘極電阻334，其中閘極電阻334的第一端連接串疊式電晶體332的閘極，閘極電阻334的第二端耦接電壓V3。
同時參照圖3，圖3為圖2之記憶體4的訊號時序圖。在此實施例中，當接墊32的電位由電壓V4提升至電壓V1時，驅動電晶體311的閘極G11連接電壓V2以及驅動電晶體331的閘極G21連接電壓V4。接墊32的電位透過串疊式電晶體312的汲極與閘極G12之間的電容耦合至串疊式電晶體312的閘極G12，串疊式電晶體312的閘極G12的電位升高而大於電壓V2，串疊式電晶體312的源極S12的電位升高，使得上拉式電路31的等效電阻變大而延長接墊32的電位由電壓V4提升至電壓V1的時間進而降低上拉速率(rising slew rate)以及降低電壓V1抖動。值得注意的是，接墊32的電位透過串疊式電晶體332的汲極與閘極G22之間的電容耦合至串疊式電晶體332的閘極G22，串疊式電晶體332的閘極G22的電位大於電壓V3，串疊式電晶體332的源極S22的電位升高，使得驅動電晶體331的汲極與源極之間的電位大於電壓V3。
在此實施例中，當接墊32的電位由電壓V1下降至電壓V4時，驅動電晶體311的閘極G11連接電壓V1以及驅動電晶體331的閘極G21連接電壓V3。接墊32的電位透過串疊式電晶體332的汲 極與閘極G22之間的電容耦合至串疊式電晶體332的閘極G22，串疊式電晶體332的閘極G22的電位下降而小於電壓V3，串疊式電晶體332的源極S22的電位下降，使得下拉式電路33的等效電阻變大而延長接墊32的電位由電壓V1下降至電壓V4的時間進而降低下拉速率(falling slew rate)以及降低電壓V4抖动。值得注意的是，接墊(32的電位透過串疊式電晶體312的汲極與閘極G12之間的電容耦合至串疊式電晶體312的閘極G12，串疊式電晶體312的閘極G12小於電壓V2，串疊式電晶體312的源極S12的電位下降，使得驅動電晶體311的源極與汲極之間的電位大於電壓V3。
透過此實施例，本案可降低輸出驅動電路3的上拉式電路31的上拉速率及下拉式電路33的下拉速率進而有效降低電壓彈跳。然而此實施例卻無法確保驅動電晶體311、串疊式電晶體312、串疊式電晶體332、及驅動電晶體331無超壓問題。
如圖4所示，本案再一實施例的記憶體7的示意圖，與圖2的記憶體4的差異在於：輸出驅動電路3更包括反相器34、反相器35、開關電晶體36及開關電晶體37，其中反相器34的輸入端連接驅動電晶體311的閘極G11，反相器35的輸入端連接驅動電晶體331的閘極G21，開關電晶體36的汲極連接閘極電阻314的第二端及串疊式電晶體332的閘極G22，開關電晶體36的閘極連接反相器34的輸出端，開關電晶體36的源極連接電壓V2，開關電晶體37的源極連接電壓V3，開關電晶體37的閘極連接反相器35的輸出端，開關電晶體37的汲極連接串疊式電晶體312的閘極G12及閘極電阻334的第二端。
同時參照圖5，圖5為圖4之記憶體7的訊號時序圖。在本實施例中，當接墊32的電位由電壓V4提升至電壓V1時，驅動電晶體311的閘極G11連接電壓V2以及驅動電晶體331的閘極G21連接電壓V4。接墊32的電位透過串疊式電晶體312的汲極與閘 極G12之間的電容耦合至串疊式電晶體312的閘極G12，串疊式電晶體312的閘極G12的電位升高而大於電壓V2，串疊式電晶體312的源極S12的電位升高，使得上拉式電路31的等效電阻變大而延長接墊32的電位由電壓V4提升至電壓V1的時間T1進而降低上拉速率以及降低電壓V1抖動。串疊式電晶體332的汲極電壓提升，由於串疊式電晶體332的閘極G22連接電壓V2(固定電壓)，串疊式電晶體332的源極S22不受到串疊式電晶體332的汲極電壓提升的影響，串疊式電晶體332的源極S22的電壓不會提升超過電壓V3，使得驅動電晶體331的汲極與源極之間的電位介於電壓V3及電壓V4之間。
在本實施例中，當接墊32的電位由電壓V1下降至電壓V4時，驅動電晶體311的閘極G11連接電壓V1以及驅動電晶體331的閘極G21連接電壓V3。接墊32的電位透過串疊式電晶體332的汲極與閘極G22之間的電容耦合至串疊式電晶體332的閘極G22，串疊式電晶體332的閘極G22的電位下降而小於電壓V3，串疊式電晶體332的源極S22的電位下降，使得下拉式電路33的等效電阻變大而延長接墊32的電位由電壓V1下降至電壓V4的時間T2進而降低下拉速率以及降低電壓V4抖動。串疊式電晶體312的汲極電壓下降，由於串疊式電晶體312的閘極G12連接電壓V3(固定電壓)，串疊式電晶體312的源極S12不受到串疊式電晶體312的汲極電壓下降的影響，串疊式電晶體312的源極S12的電壓不會下降低於電壓V2，使得驅動電晶體311的源極與汲極之間的電位介於電壓V1及電壓V2之間。
透過此實施例，本案可降低輸出驅動電路3的上拉式電路31的上拉速率及下拉式電路33的下拉速率進而有效降低電壓抖動，以及可確保輸出驅動電路3的驅動電晶體311、串疊式電晶體312、驅動電晶體331及串疊式電晶體333的汲極與源極之間無超壓問題(即超過上述電晶體可承受之汲極與源極間的電壓差)。
參照圖6所示，本案又一實施例的記憶體10的示意圖，與圖4的記憶體7的差異在於：輸出驅動電路3包括二個開關電晶體36及二個開關電晶體37，二個開關電晶體36分別連接閘極電阻314的第二端與電壓V2之間及串疊式電晶體332的閘極G22與電壓V2之間，二個開關電晶體37分別連接串疊式電晶體312的閘極G12與電壓V3之間及閘極電阻334的第二端與電壓V3之間。而圖6的記憶體10，其時序圖相同於圖5所示，其達成之功效相同於圖4的記憶體，故在此不再贅述。
進一步地，本案的記憶體1、4、7、10的驅動電晶體311、串疊式電晶體312、及開關電晶體37為P型金氧半場效電晶體(PMOSFET)，驅動電晶體331、串疊式電晶體333、及開關電晶體36為N型金氧半場效電晶體(NMOSFET)，然而本案不以此為限，本領域技術人員可依電路設計自行選擇P型及N型金氧半場效電晶體。
在上述不同的實施例中，記憶體可為雙倍資料率同步動態隨機存取記憶體，但本案不以此為限。
綜上所述，透過本案的雙倍資料率同步動態隨機存取記憶體及其輸出驅動電路，可確保輸出驅動電路的電晶體不會有超壓問題且可安全工作，可降低上拉式電路及下拉式電路的速率進而有效降低電壓抖动，同時也可以滿足高速存取的需求以及兼容DDR3、DDR3L、DDR4、LPDDR4、及更高速的DDR。
以上所述僅為本案之較佳可行實施例，凡依本案申請專利範圍所做之均等變化與修飾，皆應屬本案之涵蓋範圍。

Claims (10)

  1. 一種雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)，包括：一控制電路，用以提供一第一電壓、一第二電壓、一第三電壓及一第四電壓；以及一輸出驅動電路，耦接所述控制電路，所述輸出驅動電路包括：一上拉式電路，包括：一第一驅動電晶體，所述第一驅動電晶體的源極連接所述第一電壓，所述第一驅動電晶體的閘極連接所述第一電壓或所述第二電壓；一第一串疊式電晶體，所述第一串疊式電晶體的源極連接所述第一驅動電晶體的汲極，所述第一串疊式電晶體的閘極耦接所述第二電壓；以及一第一電阻，所述第一電阻的第一端連接所述第一串疊式電晶體的汲極；一接墊，所述接墊連接所述第一電阻的第二端；以及一下拉式電路，包括：一第二電阻，所述第二電阻的第一端連接所述接墊；一第二串疊式電晶體，所述第二串疊式電晶體的汲極連接所述第二電阻的第二端，所述第二串疊式電晶體的閘極耦接所述第三電壓；以及一第二驅動電晶體，所述第二驅動電晶體的汲極連接所述第二串疊式電晶體的源極，所述第二驅動電晶體的閘極連接所述第三電壓或所述第四電壓，所述第二驅動電晶體的源極連接所述第四電壓；其中，所述第二電壓介於所述第三電壓及所述第四電壓之間，所述第三電壓小於所述第一電壓，以及其中當所述接墊的電位由所述第四電壓提升至所述第一電壓 時，所述第一驅動電晶體的閘極連接所述第二電壓以及所述第二驅動電晶體的閘極連接所述第四電壓，所述第二驅動電晶體的汲極與源極之間的電位介於所述第三電壓及所述第四電壓之間。
  2. 一種雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)，包括：一控制電路，用以提供一第一電壓、一第二電壓、一第三電壓及一第四電壓；以及一輸出驅動電路，耦接所述控制電路，所述輸出驅動電路包括：一上拉式電路，包括：一第一驅動電晶體，所述第一驅動電晶體的源極連接所述第一電壓，所述第一驅動電晶體的閘極連接所述第一電壓或所述第二電壓；一第一串疊式電晶體，所述第一串疊式電晶體的源極連接所述第一驅動電晶體的汲極，所述第一串疊式電晶體的閘極耦接所述第二電壓；以及一第一電阻，所述第一電阻的第一端連接所述第一串疊式電晶體的汲極；一接墊，所述接墊連接所述第一電阻的第二端；以及一下拉式電路，包括：一第二電阻，所述第二電阻的第一端連接所述接墊；一第二串疊式電晶體，所述第二串疊式電晶體的汲極連接所述第二電阻的第二端，所述第二串疊式電晶體的閘極耦接所述第三電壓；以及一第二驅動電晶體，所述第二驅動電晶體的汲極連接所述第二串疊式電晶體的源極，所述第二驅動電晶體的閘極連接所述第三電壓或所述第四電壓，所述第二驅動電晶體的源極連接所述第四電壓； 其中，所述第二電壓介於所述第三電壓及所述第四電壓之間，所述第三電壓小於所述第一電壓，以及其中當所述接墊的電位由所述第一電壓下降至所述第四電壓時，所述第一驅動電晶體的閘極連接所述第一電壓以及所述第二驅動電晶體的閘極連接所述第三電壓，所述第一驅動電晶體的源極與汲極之間的電位介於所述第一電壓及所述第二電壓之間。
  3. 一種輸出驅動電路，所述輸出驅動電路包括：一上拉式電路，包括：一第一驅動電晶體，所述第一驅動電晶體的源極連接一第一電壓，所述第一驅動電晶體的閘極連接所述第一電壓或一第二電壓；一第一串疊式電晶體，所述第一串疊式電晶體的源極連接所述第一驅動電晶體的汲極，所述第一串疊式電晶體的閘極耦接所述第二電壓；以及一第一電阻，所述第一電阻的第一端連接所述第一串疊式電晶體的汲極；一接墊，所述接墊連接所述第一電阻的第二端；以及一下拉式電路，包括：一第二電阻，所述第二電阻的第一端連接所述接墊；一第二串疊式電晶體，所述第二串疊式電晶體的汲極連接所述第二電阻的第二端，所述第二串疊式電晶體的閘極耦接一第三電壓；以及一第二驅動電晶體，所述第二驅動電晶體的汲極連接所述第二串疊式電晶體的源極，所述第二驅動電晶體的閘極連接所述第三電壓或一第四電壓，所述第二驅動電晶體的源極連接所述第四電壓；其中，所述第二電壓介於所述第三電壓及所述第四電壓之間， 所述第三電壓小於所述第一電壓，以及其中當所述接墊的電位由所述第四電壓提升至所述第一電壓時，所述第一驅動電晶體的閘極連接所述第二電壓以及所述第二驅動電晶體的閘極連接所述第四電壓，所述第二驅動電晶體的汲極與源極之間的電位介於所述第三電壓及所述第四電壓之間。
  4. 如請求項3所述的輸出驅動電路，其中所述第二電壓等於所述第一電壓與所述第三電壓的差值。
  5. 如請求項3所述的輸出驅動電路，其中所述上拉式電路更包括：一第一閘極電阻，所述第一閘極電阻的第一端連接所述第一串疊式電晶體的閘極，所述第一閘極電阻的第二端耦接所述第二電壓；以及其中所述下拉式電路更包括：一第二閘極電阻，所述第二閘極電阻的第一端連接所述第二串疊式電晶體的閘極，所述第二閘極電阻的第二端耦接所述第三電壓。
  6. 如請求項5所述的輸出驅動電路，更包括：一第一反相器，所述第一反相器的輸入端連接所述第一驅動電晶體的閘極；一第二反相器，所述第二反相器的輸入端連接所述第二驅動電晶體的閘極；一第一開關電晶體，所述第一開關電晶體的汲極連接所述第一閘極電阻的第二端及所述第二串疊式電晶體的閘極，所述第一開關電晶體的閘極連接所述第一反相器的輸出端，所述第一開關電晶體的源極連接所述第二電壓；以及一第二開關電晶體，所述第二開關電晶體的源極連接所述第三電壓，所述第二開關電晶體的閘極連接所述第二反相器的輸出端，所述第二開關電晶體的汲極連接所述第一串疊式 電晶體的閘極及所述第二閘極電阻的第二端。
  7. 一種輸出驅動電路，所述輸出驅動電路包括：一上拉式電路，包括：一第一驅動電晶體，所述第一驅動電晶體的源極連接一第一電壓，所述第一驅動電晶體的閘極連接所述第一電壓或一第二電壓；一第一串疊式電晶體，所述第一串疊式電晶體的源極連接所述第一驅動電晶體的汲極，所述第一串疊式電晶體的閘極耦接所述第二電壓；以及一第一電阻，所述第一電阻的第一端連接所述第一串疊式電晶體的汲極；一接墊，所述接墊連接所述第一電阻的第二端；以及一下拉式電路，包括：一第二電阻，所述第二電阻的第一端連接所述接墊；一第二串疊式電晶體，所述第二串疊式電晶體的汲極連接所述第二電阻的第二端，所述第二串疊式電晶體的閘極耦接一第三電壓；以及一第二驅動電晶體，所述第二驅動電晶體的汲極連接所述第二串疊式電晶體的源極，所述第二驅動電晶體的閘極連接所述第三電壓或一第四電壓，所述第二驅動電晶體的源極連接所述第四電壓；其中，所述第二電壓介於所述第三電壓及所述第四電壓之間，所述第三電壓小於所述第一電壓，以及其中當所述接墊的電位由所述第一電壓下降至所述第四電壓時，所述第一驅動電晶體的閘極連接所述第一電壓以及所述第二驅動電晶體的閘極連接所述第三電壓，所述第一驅動電晶體的源極與汲極之間的電位介於所述第一電壓及所述第二電壓之間。
  8. 如請求項7所述的輸出驅動電路，其中所述第二電壓等於所述第一電壓與所述第三電壓的差值。
  9. 如請求項7所述的輸出驅動電路，其中所述上拉式電路更包括：一第一閘極電阻，所述第一閘極電阻的第一端連接所述第一串疊式電晶體的閘極，所述第一閘極電阻的第二端耦接所述第二電壓；以及其中所述下拉式電路更包括：一第二閘極電阻，所述第二閘極電阻的第一端連接所述第二串疊式電晶體的閘極，所述第二閘極電阻的第二端耦接所述第三電壓。
  10. 如請求項9所述的輸出驅動電路，更包括：一第一反相器，所述第一反相器的輸入端連接所述第一驅動電晶體的閘極；一第二反相器，所述第二反相器的輸入端連接所述第二驅動電晶體的閘極；一第一開關電晶體，所述第一開關電晶體的汲極連接所述第一閘極電阻的第二端及所述第二串疊式電晶體的閘極，所述第一開關電晶體的閘極連接所述第一反相器的輸出端，所述第一開關電晶體的源極連接所述第二電壓；以及一第二開關電晶體，所述第二開關電晶體的源極連接所述第三電壓，所述第二開關電晶體的閘極連接所述第二反相器的輸出端，所述第二開關電晶體的汲極連接所述第一串疊式電晶體的閘極及所述第二閘極電阻的第二端。
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