TWI597934B - 後置驅動器 - Google Patents

Description

後置驅動器

本揭露係關於後置驅動器。

近年來，記憶體介面規格已經顯著更新以符合高速處理之日益增加的需求。聯合電子設備工程委員會(JEDEC)定義記憶體電路的後置驅動器之線性需求的標準。後置驅動器係用於調整輸入/輸出(I/O)驅動器電路的電壓量，以及補償I/O驅動器電路的阻抗，用以緩和反射波的效應。再者，後置驅動器係用於改良I/O驅動器電路的輸出信號的完整性。根據JEDEC的標準，在給定的直流(DC)偏壓條件下，後置驅動器的有效導通電阻(R_ON)需要落在特定範圍之內。隨著JEDEC的標準從雙倍資料速率第三代(DDR3)、雙倍資料速率第四代(DDR4)變遷至低功率雙倍速率第四代(LPDDR4)時，後置驅動器的有效R_ON之可允許範圍已經進一步縮小。

本揭露的一些實施例係提供一種後置驅動器，其包括源極隨耦器，其包含輸入，以接收來自接墊的第一電壓，以及輸出，以提供第二電壓；以及第一次單元，其包括第一電晶體，其耦合在該接墊與第一動力軌之間，該第一電晶體係用於在次門檻區中運作，以響應該第二電壓以及第一範圍的該第一電壓；以及第二電晶體，其並聯耦合該接墊與該第一動力軌之間的該第一電晶體，該第二電晶體係用 於將該接墊電連接至該第一動力軌，以響應第二範圍的該第一電壓。

本揭露的一些實施例係提供一種後置驅動器，其包括第一電晶體，其耦合在接墊與第一動力軌之間；第二源極隨耦器，其用於造成該第一電晶體在次門檻區中運作以響應來自該接墊之第一範圍的電壓；第二電晶體，其耦合在該接墊與第二動力軌之間，該第一與第二動力軌提供不同的電壓；以及第二源極隨耦器，其用於造成該第二電晶體在次門檻區中運作以響應來自該接墊之第二範圍的該電壓。

本揭露的一些實施例係提供一種運作後置驅動器的方法，該方法包括提供第一電晶體於接墊與動力軌之間；提供第二電晶體，並聯連接該接墊與該動力軌之間的該第一電晶體；提供源極隨耦器，其包含耦合至該接墊的輸入以及耦合至該第一電晶體的輸出；電連接該接墊至該動力軌，以響應來自該接墊之第一範圍的電壓；以及經由該第二電晶體而電連接該接墊至該動力軌，以響應來自該接墊之第二範圍的該電壓。

100‧‧‧積體電路

110‧‧‧核心電路

120‧‧‧電壓位準轉換器

130‧‧‧預驅動器

140‧‧‧後置驅動器

150‧‧‧接墊

241‧‧‧上拉單元

242‧‧‧下拉單元

211‧‧‧源極隨耦器

212‧‧‧源極隨耦器

222‧‧‧下拉次單元

221‧‧‧上拉次單元

342‧‧‧下拉單元

322‧‧‧下拉次單元

312‧‧‧源極隨耦器

342‧‧‧下拉單元

341‧‧‧上拉單元

321‧‧‧上拉次單元

311‧‧‧源極隨耦器

442‧‧‧下拉單元

422‧‧‧下拉次單元

441‧‧‧上拉單元

421‧‧‧上拉次單元

P1-P7、N1-N7‧‧‧電晶體

R、R1‧‧‧電阻裝置

為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容，

圖1是根據一些實施例說明積體電路系統的方塊圖。

圖2A是根據一些實施例說明圖1所示之後置驅動器的下拉單元(pull-down unit)之電路圖。

圖2B是根據一些實施例說明圖1所示之後置驅動器的下拉單元之電路圖。

圖3A是根據一些實施例說明後置驅動器的下拉單元之電路圖。

圖3B是根據一些實施例說明後置驅動器的下拉單元之電路圖。

圖4A是根據一些實施例說明後置驅動器的下拉單元之電路圖。

圖4B是根據一些實施例說明後置驅動器的下拉單元之電路圖。

圖5是根據一些實施例說明後置驅動器的操作方法之流程圖。

圖6A是根據DDR3標準說明例示的後置驅動器對於有效導通電阻之模擬結果的圖式。

圖6B是根據DDR4標準說明例示的後置驅動器對於有效導通電阻之模擬結果的圖式。

圖6C是根據LPDDR4標準說明例示的後置驅動器對於有效導通電阻之模擬結果的圖式。

本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不 代表不同的實施例與配置之間的關聯性。

可理解當稱元件「連接至」或「耦合至」另一元件時，其可直接連接或耦合至另一元件，或是可有其他元件插入其間。在以下的說明中，當裝置為高激活時，信號具有高邏輯值以啟動對應的裝置。相對地，信號具有低邏輯值以關閉對應的裝置。然而，當裝置為低激活時，信號具有低邏輯值以啟動裝置，並且信號具有高邏輯值以關閉裝置。

圖1是根據一些實施例說明積體電路系統100的方塊圖。參閱圖1，積體電路100包括核心電路110、電壓位準轉換器(level shifter)120、預驅動器130、以及後置驅動器140。電壓位準轉換器120、預驅動器130以及後置驅動器140係依序串聯連接於核心電路110與接墊150之間。

核心電路110在VDD動力軌與VSS動力軌之間的第一動力域運作，VDD動力軌提供電源供應電壓，VSS動力軌提供參考電壓，例如接地電壓。後置驅動器140在VDDQ動力軌與VSS動力軌之間的第二動力域運作。再者，例如，電源供應電壓VDD 0.8伏特(V)係小於根據JEDEC的DRR3標準之電源供應電壓VDDQ 1.5V、根據JEDEC的DDR4標準之電源供應電壓VDDQ 1.2V或是根據JEDEC的LPDDR4標準之電源供應電壓VDDQ 1.1V。

電壓位準轉換器120與預驅動器130係用於將核心電路110的信號從低電壓域(0至VDD)轉移至後驅動器140所要求之高電壓域(0至VDDQ)。後置驅動器140包括上拉單元241與下拉單元242，詳細說明如下並請分別參閱圖2A與2B。

根據JEDEC的標準，後置驅動器的有效導通電阻(R_ON)必須落在一些範圍之內。在「雙倍資料速率第三代(DDR3)」、「雙倍資料速率第四代(DDR4)」以及「低功率雙倍速率第四代 (LPDDR4)」之下的後置驅動器之R_ON需求係如表1所列示。

表1係說明在不同DC條件下之JEDEC的R_ON線性規格。隨著標準從DDR3、DDR4變遷至LPDDR4時，可允許的R_ON範圍變得更窄。例如，在DDR3標準中，在80%VDDQ所量測的上拉單元之可允許的RON值範圍從0.6倍RZQ/7至1.1倍RZQ/7，其中根據JEDEC的R_ON線性標準，RZQ名義上為240歐姆以及RZQ/7名義上約為34.3±10%。再者，在DDR4與LPDDR4標準中，在80%VDDQ所量測的上拉單元之可允許的RON值範圍係從0.9倍RZQ/7至1.1倍RZQ/7。再者，在JEDED的LPDDR4標準(草擬版)中，上拉單元與下拉單元的電壓量測點是-10%VDDQ、33%VDDQ以及50%VDDQ，其不同於JEDEC的DDR3與DDR4標準所規定的電壓量測點。因此，由於LPDDR4的規範 對於高速應用較為嚴格，根據DDR3與DDR4標準所設計的I/O驅動器之R_ON可不符合LPDDR4標準所定義的需求範圍。

圖2A係根據一些實施例說明圖1所示之後置驅動器140的下拉單元242之電路圖。下拉單元242係用於將接墊150拉至低電壓位準(VSS)。參閱圖2A，下拉單元242包含源極隨耦器212與下拉次單元222。

源極隨耦器212在VDDQ動力軌與VSS動力軌之間運作，並且包括電晶體P4以及電阻裝置R。在一實施例中，電晶體P4包含p型金屬氧化物半導體(PMOS)電晶體。電晶體P4的閘極作為源極隨耦器212的輸入係連接至接墊150。電晶體P4的源極作為源極隨耦器212的輸出係連接至電阻裝置R的一端以及下拉次單元222。電晶體P4的汲極接收VSS。電阻裝置R連接於電晶體P4的源極與VDDQ之間。 在一實施例中，電阻裝置R係電阻器。電阻裝置R使得響應接墊150之第一範圍的電壓位準而導通電晶體P4，以及響應接墊150之第二範圍的電壓位準而關閉電晶體P4。在一些實施例中，第一範圍的電壓位準包含但不限於10%VDDQ至50%VDDQ，以及第二範圍的電壓位準包含但不限於50%VDDQ至110%VDDQ。再者，電阻裝置R的電阻係約數千歐姆。

下拉次單元222包含電晶體N1、N2與N3。在一實施例中，電晶體N1、N2與N3包含n行金屬氧化物半導體(NMOS)電晶體。電晶體N1作為切換用以開通或關閉下拉次單元222的功能。電晶體N1的閘極接收電壓信號(未繪示)，用於控制電晶體N1開啟或關閉。電晶體N1的源極接收參考電壓VSS。因此，當閘極偏壓於VDDQ時，電晶體N1開啟，以及當閘極偏壓於VSS時，電晶體N1關閉。

電晶體N2與電晶體N3並聯連接。電晶體N2的閘極連接至電晶體P4的源極。電晶體N2的汲極連接至接墊150以及電晶體P4 的閘極。電晶體N2的源極連接至電晶體N1的汲極。

電晶體N3是連接二極體的電晶體。電晶體N3的閘極連接至其汲極，其而後一起連接至接墊150與電晶體P4的閘極。電晶體N3的源極連接至電晶體N1的汲極。

假設n型電晶體的門檻值是Vtn，p型電晶體的門檻值是Vtp，其中Vtn為正值且Vtp為負值，以及Vtn等於|Vtp|。依照閘極、汲極與源極終端的電壓位準，MOS電晶體的運作模式係如以下表2所列示作為參考。

在運作中，響應在接點150之第一範圍的電壓位準，導通p型電晶體P4。藉由電阻裝置R，相對小的電流從VDDQ供應流經電晶體P4至VSS。再者，預期電晶體P4主要是在飽和區中運作。因此，在電晶體P4的源極與閘極之間，建立電壓差|Vtp|。由於電晶體P4的源極連接至電晶體N2的閘極，以及電晶體P4的閘極連接至電晶體N2的汲極，因而n型電晶體N2的閘極與汲極之間建立相同的電壓差|Vtp|。此電壓差(VGD=|Vtp|=Vtn)確保n型電晶體N2在次門檻區中運作。同時，預期電晶體N3主要在切斷區中運作。因此，相對大的電流從接墊150流經電晶體N2與N1至VSS，連接接墊150至接地。下 拉單元242因而確保後置驅動器140的線性以響應在接墊150之第一範圍的電壓位準。

再者，關閉p型電晶體P4，以響應在接墊150之第二範圍的電壓位準。開啟電晶體N3，並且由於其連接二極體的結構，因而在飽和區中運作。同時，預期電晶體N2主要在飽和區中運作。在一實施例中，電晶體N3設計為比電晶體N2具有更大的長寬比(定義為通道寬度W除以通道長度L，W/L)。因此，相對大的電流從接墊150流經電晶體N3與N1至VSS，連接接墊至接地。下拉單元242因而確保後置驅動器140的線性以響應在接墊150之第二範圍的電壓位準。在一些實施例中，電晶體N3的長寬比是電晶體N2的1.5倍。

實際上，並聯連接的電晶體N2與N3對於接墊150與節點(電晶體N1的汲極)之間的後置驅動器140提供線性。當接墊150的電壓位準落在第一範圍內時，在一些實施例中，n型電晶體N2導通並且在次門檻區內工作，而關閉n型電晶體N3。當操作在第二範圍時，由於大部分的電流流經電晶體N2，因而並聯連接的結構之有效導通電阻主要是由n型電晶體N2的有效導通電阻支配。再者，當接墊150的電壓位準落在第三範圍內時，在一些實施例中，n型電晶體N2與N3導通並且在飽和區中工作。由於電晶體N3具有比電晶體N2更大的長寬比，因而並聯連接的結構之有效導通電阻係由n型電晶體N3的有效導通電阻支配。

在一些實施例中，n型電晶體N1被設計為具有比n型電晶體N2與N3更小的深寬度，以符合JEDEC所定義的I/O漏電流需求。圖2所示之下拉單元242之優點在於例如，可縮小間距以防止p型電晶體與n型電晶體的閂鎖效應，因而可增加積體電路的密度。再者，當接墊150之電壓位準相對低時，例如在第一範圍之內，由於電晶體N2的閘極至汲極電壓(VGD)實質箝制在|Vtp|，因而減緩p型電晶 體與n型電晶體之間的門檻電壓之不相符。此外，由於源極隨耦器212未用於驅動連接至接墊150的階段，因而電阻裝置R的電遷移需(EM)需求不嚴格。因此，用於源極隨耦器212的電阻裝置R未佔據大的胞元面積。然而，在一些現存的方法中，用於維持線性的電阻器係連接於輸出接墊(例如接墊150)與電路節點(例如電晶體N1的汲極)之間。然而，隨著裝置特徵縮小，為了符合後置驅動器之高輸出電流的需求，電阻器尺寸不能縮小，造成積體電路之不理想的面積成本。

圖2B係根據一些實施例說明圖1之後置驅動器140的上拉單元241之電路圖。上拉單元241係用於將接墊150拉至高電壓位準(VDDQ)。參閱圖2B，上拉單元241包含源極隨耦器211以及上拉次單元221。

源極隨耦器211在VDDQ動力軌與VSS動力軌之間運作，並且包括電晶體N4與電阻裝置R1。在一實施例中，電晶體N4包含NMOS電晶體。電晶體N4的閘極作為源極隨耦器211的輸入，連接至接墊150。電晶體N4的源極組為源極隨耦器211的輸出，連接至電阻裝置R1的一端以及上拉次單元221。電晶體N4的汲極接收VDDQ。電阻裝置R1係連接於電晶體N4的源極與VSS之間。在一實施例中，電阻裝置R1是電阻器。電阻裝置R1使得電晶體N4導通以響應在接墊150之第二範圍的電壓位準。在一些實施例中，第一範圍的電壓位準包含但不限於10%VDDQ至50%VDDQ，以及第二範圍的電壓位準包含但不限於50%VDDQ至110%VDDQ。再者，電阻裝置R1的電阻係約數千歐姆。

上拉次單元221包含電晶體P1、P2與P3。在一實施例中，電晶體P1、P2與P3包含PMOS電晶體。電晶體P1作為開關，開啟或關閉上拉次單元221的功能。電晶體P1的閘極接收電壓信號(未繪示)，用於控制電晶體P1開啟或關閉。電晶體P1的源極接收VDDQ。 因此，當閘極偏壓為VSS時，電晶體P1開啟，以及當閘極偏壓為VDDQ時，電晶體P1關閉。在一實施例中，施加相同極性的電壓信號至圖2A所示之電晶體N1的閘極以及電晶體P1的閘極。因此，響應高電壓信號，電晶體N1開啟，並且導通下拉單元242，而電晶體P1關閉且上拉單元241關閉。另一方面，響應低電壓信號，電晶體P1開啟且上拉單元241導通，而電晶體N1關閉且下拉單元242關閉。

電晶體P2與電晶體P3並聯連接。電晶體P2的閘極連接至電晶體N4的源極。電晶體P2的汲極連接至接墊150與電晶體N4的閘極。電晶體P2的源極連接至電晶體P1的汲極。

電晶體P3是連接二極體的電晶體。電晶體P3的閘極連接其汲極，其而後一起連接至接墊150以及電晶體N4的閘極。電晶體P3的源極連接至電晶體P1的汲極。

在運作中，n型電晶體N4導通，以響應接墊150之第二範圍的電壓位準。藉由電阻裝置R1，相對小的電流從VDDQ供應流經電晶體N4至VSS。再者，預期電晶體N4主要在飽和區中運作。因此，在電晶體N4的閘極與源極之間，建立電壓差Vtn。由於電晶體N4的源極連接至電晶體P2的閘極，以及電晶體N4的閘極連接至電晶體P2的汲極，因而在p型電晶體P2的閘極與汲極之間建立相同的電壓差Vtn。此電壓差(VGDVtn|Vtp|)確保p型電晶體P2在次門檻區中運作。同時，預期電晶體P3在切斷區中運作。因此，相對大的電流從VDDQ供應流經電晶體P1與P2至接墊150，連接接墊150至VDDQ。上拉單元241因而確保後置驅動器140的線性，以響應接墊150之第二範圍的電壓位準。

再者，n型電晶體N4導通，以響應接墊150之第一範圍的電壓位準。電晶體P3開啟，並且由於其連接二極體的結構，在飽和區中運作。同時，預期電晶體P2主要在飽和區中運作。在一實施例 中，電晶體P3設計為具有比電晶體P2更大的長寬比。因此，相對大的電流從VDDQ供應流經電晶體P1與P3至接墊150，連接接墊150至VDDQ。上拉單元241因而確保後置驅動器140的線性，以響應接墊150之第二範圍的電壓位準。在一些實施例中，電晶體P3的長寬比是電晶體P2的1.5倍。

實際上，並聯連接的電晶體P2與P3對於接墊150與節點(電晶體P1的汲極)之間的後置驅動器140提供線性。當接墊150的電壓位準落在第二範圍內時，在一些實施例中，p型電晶體P2導通並且在次門檻區中工作，而p型電晶體P3關閉。由於大部分的電流流經電晶體P2，因而並聯連接的結構之有效導通電阻係由p型電晶體P2的有效導通電阻支配。再者，當接墊150的電壓位準落在第一範圍之內時，在一些實施例中，p型電晶體P2與P3導通並且在飽和區中工作。由於電晶體P3具有比電晶體P2更大的長寬比，以及因而大部分電流流經電晶體P3，因此並聯連接的結構之有效導通電阻係由p型電晶體P3的有效導通電阻支配。

在一些實施例中，p型電晶體P1設計為具有比p型電晶體P2與P3更小的長寬比，因而符合JEDEC所定義的I/O漏電流需求。圖2B所述之上拉單元241的優點在於例如，可縮小間距以防止p型電晶體與n型電晶體的閂鎖效應，因而可增加積體電路的密度。再者，當接墊150之電壓位準相對高時，例如在第二範圍之內，由於電晶體P2的閘極至汲極電壓(VGD)實質箝制在Vtn|，因而減緩p型電晶體與n型電晶體之間的門檻電壓之不相符。此外，由於源極隨耦器211未用於驅動連接至接墊150的階段，因而電阻裝置R1的EM需求不嚴格。因此，用於源極隨耦器211的電阻裝置R1不佔據大的胞元面積。然而，在一些現存的方法中，用於維持線性的電阻器係連接於輸出接墊(例如接墊150)與電路節點(例如電晶體P1的汲極)之間。然而，隨著裝 置特徵縮小，為了符合後置驅動器之高輸出電流需求，電阻器尺寸無法縮小，對積體電路造成不理想的面積成本。

圖3A是根據一些實施例說明後置驅動器的下拉單元342之電路圖。參閱圖3A，下拉單元342包含下拉次單元322以及源極隨耦器312。

下拉次單元322是類似於圖2A所述之下拉次單元222，差別在於下拉次單元322進一步包含n型電晶體N5。如同電晶體N1，電晶體N5亦作為開關，開啟或關閉下拉次單元322的功能。電晶體N5的閘極接收電壓信號(未繪示)，用於控制電晶體N5開啟或關閉。電晶體N5的汲極連接至電晶體N1的源極。電晶體N5的源極接收參考電壓VSS。因此，當閘極偏壓為VDDQ時，電晶體N5導通，以及當閘極偏壓為VSS時，電晶體N5關閉。在一些實施例中，電晶體N5設計為具有比電晶體N1、N2與N3更小的長寬比，因而增進I/O漏電流的效能。

源極隨耦器312類似於圖2A所述之源極隨耦器212，差別在於通道閘替換電阻裝置R。通道閘包含n型電晶體N7以及p型電晶體P6。電晶體N7的閘極與汲極接收VDDQ。電晶體N7的源極連接至電晶體P4的源極以及電晶體N2的閘極。關於電晶體P6，電晶體P6的閘極接收VSS。電晶體P6的源極連接至電晶體N7的汲極，並且接收VDDQ。電晶體P6的汲極連接至電晶體N7的源極、電晶體P4的源極以及電晶體N2的閘極。通道閘作為VDDQ供應與電晶體P4的源極之間的主動電阻器。由於未使用被動電阻器，因而下拉單元342可受益於尺寸減小。

圖3B是根據一些實施例說明後置驅動器的上拉單元341之電路圖。參閱圖3B，上拉單元341包含上拉次單元321與源極隨耦器311。

上拉次單元321是類似於圖2B所述之上拉次單元221，差別在於上拉次單元321進一步包含p型電晶體P5。如同電晶體P1，電晶體P5作為開關，開啟或關閉上拉次單元321的功能。電晶體P5的閘極接收電壓信號(未繪示)用於控制電晶體P5開啟或關閉。電晶體P5的汲極連接至電晶體P1的源極。電晶體P5的源極接收VDDQ。因此，當閘極偏壓為VSS時，電晶體P5導通，以及當閘極偏壓為VDDQ時，電晶體P5關閉。在一些實施例中，電晶體P5設計為具有比電晶體P1、P2與P3更小的長寬比，用以促進I/O漏電流的效能。

源極隨耦器311是類似於圖2B所示之源極隨耦器211，差別在於通道閘替換電阻裝置R1。通道閘包含p型電晶體P7與n型電晶體N6。電晶體P7的閘極與汲極接收VSS。電晶體P7的源極連接至電晶體N4的源極以及電晶體P2的閘極。關於電晶體N6，電晶體N6的閘極接收VDDQ。電晶體N6的源極連接至電晶體P7的汲極並且接收VSS。電晶體N6的汲極連接至電晶體P7的汲極、電晶體N4的源極以及電晶體P2的閘極。通道閘作為VSS與電晶體N4的源極之間的主動電阻器。由於未使用被動電阻器，因而上拉單元341可受益於尺寸減小。

圖4A是根據一些實施例說明後置驅動器的下拉單元442之電路圖。參閱圖4A，除了源極隨耦器212與下拉次單元222之外，下拉單元442包含在接墊150與VSS之間並聯連接至下拉次單元222的一或多個下拉次單元。該一或多個下拉次單元各自具有類似於下拉次單元222的電路結構。在一些實施例中，在後置驅動器中使用數十個下拉次單元，以符合線性需求。為了說明，僅繪示第一下拉次單元222與第二下拉次單元422。

在第二下拉次單元422中，類似於第一下拉次單元 222，電晶體N24與N34並聯連接。電晶體N24的閘極連接至電晶體P4的源極。電晶體N24的汲極連接至接墊150以及電晶體P4的閘極。再者，電晶體N34具有連接二極體的結構。

為了促使後置驅動器的線性，下拉單元442中的電晶體可設計為具有預定的長寬比。在一實施例中，在第一與第二下拉次單元222與422中分別連接二極體的電晶體N3與N4具有第一長寬比。再者，分別在第一與第二下拉次單元222與422中的電晶體N2與N24具有第二長寬比。因此，當下拉次單元222與422啟動時，第一與第二下拉次單元222與422中有等量的電流。

在另一實施例中，電晶體N3與N34具有相同的長寬比，以及電晶體N2與N24具有不同的長寬比。在另一實施例中，電晶體N2與N24具有相同的長寬比，以及電晶體N3與N34具有不同的長寬比。或者，當下拉次單元222與422啟動時，第一與第二下拉次單元222與422中有不同量的電流。

在一些實施例中，第二下拉次單元422中電晶體N34的長寬比與電晶體N24的長寬比之比例係和第一下拉次單元222中電晶體N3的長寬比與電晶體N2的長寬比之比例相同。例如，如前所述，第一下拉次單元222中電晶體N3的長寬比與電晶體N2的長寬比之比例係約1.5。在其他實施例中，第二下拉次單元422中電晶體N34的長寬比與電晶體N24的長寬比之比例係不同於第一下拉次單元222中電晶體N3的長寬比與電晶體N2的長寬比之比例。

圖4B是根據一些實施例說明後置驅動器之上拉單元441的電路圖。參閱圖4B，除了源極隨耦器211與上拉次單元221之外，上拉單元441包含在接墊150與VDDQ之間與上拉次單元221並聯連接的一或多個上拉次單元。該一或多個上拉次單元各自具有類似於上拉次單元221的電路結構。在一些實施例中，在後置驅動器中使 用數十個上拉次單元，用以符合線性需求。為了說明，僅繪示第一上拉次單元221與第二上拉次單元421。

在第二上拉次單元421中，類似於第一上拉次單元221，電晶體P24與P34並聯連接。電晶體P24的閘極連接至電晶體N4的源極。電晶體P24的汲極連接至接墊150以及電晶體N4的閘極。再者，電晶體P34具有連接二極體的結構。

為了促使後置驅動器的線性，上拉單元441中的電晶體可設計為具有預定的長寬比。在一實施例中，在第一與第二上拉次單元221與421中分別連接二極體的電晶體P3與P4具有第一長寬比。再者，分別在第一與第二上拉次單元221與421中的電晶體P2與P24具有第二長寬比。因此，當上拉次單元221與421啟動時，第一與第二上拉次單元221與421中有等量的電流。

在另一實施例中，電晶體P3與P34具有相同的長寬比，以及電晶體P2與P24具有不同的長寬比。在另一實施例中，電晶體P2與P24具有相同的長寬比，以及電晶體P3與P34具有不同的長寬比。或者，當上拉次單元221與421啟動時，第一與第二上拉次單元221與421中有不同量的電流。

在一些實施例中，第二上拉次單元421中電晶體P34的長寬比與電晶體P24的長寬比之比例係和第一上拉次單元221中電晶體P3的長寬比與電晶體P2的長寬比之比例相同。例如，如前所述，第一上拉次單元221中電晶體P3的長寬比與電晶體P2的長寬比之比例係約1.5。在其他實施例中，第二上拉次單元421中電晶體P34的長寬比與電晶體P24的長寬比之比例係不同於第一上拉次單元221中電晶體P3的長寬比與電晶體P2的長寬比之比例。

圖5是根據一些實施例說明後置驅動器的運作方法之流程圖。參閱圖5，在運作51中，在接墊與動力軌之間，提供第一電 晶體。

在運作52中，在接墊與動力軌之間，提供與第一電晶體並聯連接的第二電晶體。

在運作53中，提供源極隨耦器，其包含耦合至接墊的輸入以及耦合至第一電晶體的輸出。

接著，在運作54中，接墊電連接至動力軌，以響應來自接墊之第一範圍的電壓。

在運作55中，接墊經由第二電晶體而電連接至動力軌，以響應來自接墊之第二範圍的電壓。

圖6A是根據DDR3標準說明例示的後置驅動器對於有效導通電阻的模擬結果之圖式。例示的後置驅動器包含圖4A與4B分別所述之下拉單元442與上拉單元441。參閱圖6A，x軸係代表例示的後置驅動器之輸出接墊的電壓量，以及y軸係代表有效的導通電阻(R_ON)。再者，實線61代表例示的後置驅動器之下拉單元的有效導通電阻。虛線61U與61L係分別代表根據JEDEC的DDR3線性規格所定義之有效的導通電阻之上與下邊界。根據表1制訂上與下邊界。例如，根據DDR3標準，在20%、50%與80%VDDQ所量測的下拉單元之有效導通電阻應分別在0.6至1.1倍的RZQ/7範圍中、0.9至1.1倍的RZQ/7範圍中、以及0.9至1.4倍的RZQ/7範圍中。模擬顯示例示的後置驅動器滿足DDR3標準。

圖6B是根據DDR4標準說明例示的後置驅動器對於有效導通電阻的模擬結果之圖式。參閱圖6B，實線62代表例式的後置驅動器之下拉單元的有效導通電阻。虛線62U與62L係分別代表根據JEDEC的DDR4線性規格所定義之有效的導通電阻之上與下邊界。根據表1制訂上與下邊界。例如，根據DDR4標準，在50%、80%與110%VDDQ所量測的下拉單元之有效導通電阻應分別在0.8至1.1倍 的RZQ/7範圍中、0.9至1.1倍的RZQ/7範圍中、以及0.9至1.25倍的RZQ/7範圍中。模擬顯示例示的後置驅動器滿足DDR4標準。

圖6C是根據LPDDR4標準說明例式的後置驅動器對於有效導通電阻的模擬結果之圖式。參閱圖6C，實線63代表例式的後置驅動器之下拉單元的有效導通電阻。虛線63U與63L係分別代表根據JEDEC的LPDDR4線性規格所定義之有效的導通電阻之上與下邊界。根據表1制訂上與下邊界。例如，根據DDR4標準，在50%、80%與110%VDDQ所量測的下拉單元之有效導通電阻應分別在0.8至1.1倍的RZQ/7範圍中、0.9至1.1倍的RZW/7範圍中、以及0.9至1.25倍的RZQ/7範圍中。例如，根據LPDDR4標準，在-10%、33%與50%VDDQ所量測的下拉單元之有效導通電阻應分別在0.8至1.1倍的RZQ/7範圍中、0.9至1.1倍的RZQ/7範圍中、以及0.9至1.2倍的RZQ/7範圍中。模擬顯示例示的後置驅動器滿足JEDEC的LPDDR4標準。

本揭露的實施例提供後置驅動器。後置驅動器包含源極隨耦器與第一次單元。源極隨耦器包含輸入以接收來自接墊的第一電壓，以及輸出以提供第二電壓。第一次單元包含第一電晶體與第二電晶體。耦合在接墊與第一動力軌之間的第一電晶體係用於在次門檻區中運作，以響應第二電壓與第一範圍的第一電壓。與接墊及第一動力軌之間的第一電晶體並聯耦合之第二電晶體係用於將接墊電連接至第一動力軌，以響應第二範圍的第一電壓。

在一實施例中，第一電晶體包含耦合至輸出的閘極，耦合至接墊的汲極，以及經由第三電晶體而耦合至第一動力軌的源極。再者，第二電晶體包含耦合至接墊的閘極，耦合至接墊的汲極，以及經由第三電晶體而耦合至第一動力軌的源極。

在另一實施例中，後置驅動器進一步包含第四電晶體，其耦合在第三電晶體與第一動力軌之間。再者，第四電晶體具 有比第三電晶體更小的長寬比。

在另一實施例中，第二電晶體具有比第一電晶體更大的長寬比。

在另一實施例中，源極隨耦器包含電阻裝置以及電晶體。電阻裝置連接於第二動力軌與輸出之間，其中第一與第二動力軌提供不同的電壓。電晶體包含耦合至接墊的閘極，耦合至輸出的源極，以及耦合至第二動力軌的汲極。

在另一實施例中，電阻裝置包含電阻器與通道閘其中之一。

在另一實施例中，第一範圍的第一電壓係從-10%至50%的第二動力軌之電壓量，以及第二範圍的第一電壓係從50%至110%的第二動力軌之電壓量。

在另一實施例中，第一範圍的第一電壓係從50%至110%的第二動力軌之電壓量，以及第二範圍的第一電壓係從-10%至50%的第二動力軌之電壓量。

在另一實施例中，後置驅動器進一步包含至少一第二次單元，其與接墊及第一動力軌之間的第一次單元並聯耦合。再者，至少一第二次單元各自包含第一電晶體與第二電晶體。接墊與第一動力軌之間耦合的第一電晶體係用於在第二門檻區中運作，以響應第二電壓與第一範圍的第一電壓。與接墊及第一動力軌之間的第一電晶體並聯耦合的第二電晶體係用於將接墊電連接至第一動力軌，以響應第二範圍的第一電壓。

在另一實施例中，在至少一第二次單元其中之一的第一電晶體具有與第一次單元中的第一電晶體相同之長寬比。

在另一實施例中，在至少一第二次單元其中之一的第一電晶體具有與第一次單元中的第一電晶體不同之長寬比。

本揭露的一些實施例亦提供後置驅動器。後置驅動器包含第一電晶體、第一源極隨耦器、第二電晶體、以及第二源極隨耦器。第一電晶體耦合在接墊與第一動力軌之間。第一源極隨耦器用於造成第一電晶體在次門檻區中運作，以響應來自接墊之第一範圍的電壓。第二電晶體係耦合在接墊與第二動力軌之間，其中第一與第二動力軌提供不同的電壓。第二源極隨耦器係用於造成第二電晶體在次門檻區中運作，以響應來自接墊之第二範圍的電壓。

在一實施例中，後置驅動器進一步包含在接墊及第一動力軌之間與第一電晶體並聯耦合的電晶體。再者，電晶體係用於將接墊電連接至第一動力軌，以響應來自接墊之第二範圍的電壓。

在其他實施例中，與第一電晶體並聯耦合的電晶體具有比第一電晶體更大的長寬比。

在另一實施例中，後置驅動器進一步包含在接墊及第二動力軌之間與第二電晶體並聯耦合的電晶體。再者，該電晶體係用於將接墊電連接至第二動力軌，以響應來自接墊的第一範圍之電壓。

在另一實施例中，與第二電晶體並聯耦合的電晶體具有比第一電晶體更大的長寬比。

在另一實施例中，第一與第二源極隨耦器各自包含電阻裝置，其進一步包含電阻器與通道閘其中之一。

本揭露的實施例提供後置驅動器的運作方法。根據該方法，在接墊與動力軌之間，提供第一電晶體。在接墊與動力軌之間，提供與第一電晶體並聯連接的第二電晶體。再者，提供第二源極隨耦器，其包含耦合至接墊的輸入以及耦合至第一電晶體的輸出。接墊電連接至動力軌，以響應來自接墊的第一範圍之電壓。再 者，接墊係經由第二電晶體而電連接至動力軌，以響應來自接墊之第二範圍的電壓。

在一實施例中，在將接墊電連接至動力軌以響應來自接墊之第一範圍的電壓中，該方法包含箝制第一電晶體以於次門檻區中工作，以響應在輸入所接收之來自接墊的第一範圍的電壓。

在另一實施例中，第二電晶體具有比第一電晶體更大的長寬比。

前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。

100‧‧‧積體電路

110‧‧‧核心電路

120‧‧‧電壓位準轉換器

130‧‧‧預驅動器

140‧‧‧後置驅動器

150‧‧‧接墊

241‧‧‧上拉單元

242‧‧‧下拉單元

Claims (10)

1. 一種後置驅動器，其包括：源極隨耦器，其包含輸入，以接收來自接墊的第一電壓，以及輸出，以提供第二電壓；以及第一次單元，其包括：第一電晶體，其耦合在該接墊與第一動力軌之間，該第一電晶體係用於在次門檻區中運作，以響應該第二電壓以及第一範圍的該第一電壓；以及第二電晶體，其並聯耦合該接墊與該第一動力軌之間的該第一電晶體，該第二電晶體係用於將該接墊電連接至該第一動力軌，以響應第二範圍的該第一電壓。
2. 如申請專利範圍第1項所述之後置驅動器，其中該第一電壓包含耦合至該輸出的閘極，耦合至該接墊的汲極，以及經由第三電晶體耦合至該第一動力軌的源極，以及其中該第二電晶體包含耦合至該接墊的閘極，耦合至該接墊的汲極，以及經由該第三電晶體耦合至該第一動力軌的源極。
3. 如申請專利範圍第2項所述之後置驅動器，進一步包括第四電晶體，其耦合於該第三電晶體與該第一動力軌之間，其中該第四電晶體具有比該第三電晶體更小的長寬比。
4. 如申請專利範圍第1項所述之後置驅動器，其中該第二電晶體具有比該第一電晶體更大的長寬比。
5. 如申請專利範圍第1項所述之後置驅動器，其中該源極隨耦器包含：電阻裝置，其連接在第二動力軌與該輸出之間，該第一與第二動力軌提供不同的電壓；以及 電晶體，其包含耦合至該接墊的閘極，耦合至該輸出的源極，以及耦合至該第二動力軌的汲極。
6. 如申請專利範圍第5項所述之後置驅動器，其中該電阻裝置包含電阻器與通道閘的其中之一。
7. 如申請專利範圍第5項所述之後置驅動器，其中該第一範圍的該第一電壓係從-10%至50%的該第二動力軌之該電壓量，以及該第二範圍的該第一電壓係從50%至110%的該第二動力軌之該電壓量。
8. 如申請專利範圍第5項所述之後置驅動器，器其中該第一範圍的該第一電壓係從50%至110%的該第二動力軌之該電壓量，以及該第二範圍的該第一電壓係從-10%至50%的該第二動力軌之該電壓量。
9. 一種後置驅動器，其包括：第一電晶體，其耦合在接墊與第一動力軌之間；第二源極隨耦器，其用於造成該第一電晶體在次門檻區中運作以響應來自該接墊之第一範圍的電壓；第二電晶體，其耦合在該接墊與第二動力軌之間，該第一與第二動力軌提供不同的電壓；以及第二源極隨耦器，其用於造成該第二電晶體在次門檻區中運作以響應來自該接墊之第二範圍的該電壓。
10. 一種運作後置驅動器的方法，該方法包括：提供第一電晶體於接墊與動力軌之間；提供第二電晶體，並聯連接該接墊與該動力軌之間的該第一電晶體；提供源極隨耦器，其包含耦合至該接墊的輸入以及耦合至該第一電晶體的輸出；電連接該接墊至該動力軌，以響應來自該接墊之第一範圍的電 壓；以及經由該第二電晶體而電連接該接墊至該動力軌，以響應來自該接墊之第二範圍的該電壓。