TWI670937B - 通用序列匯流排控制電路 - Google Patents

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Abstract

本發明揭露一種應用於通用序列匯流排之控制電路，通用序列匯流排包含第一通道組態接腳及第二通道組態接腳。該控制電路包含：一第一電晶體，具有一第一控制端；一第一電阻群，耦接該第一通道組態接腳及該第一電晶體；一第一肖特基二極體，具有一第一端及一第二端，且該第一端耦接該第一控制端；一第二電晶體，具有一第二控制端；一第二電阻群，耦接該第二通道組態接腳及該第二電晶體；以及一第二肖特基二極體，具有一第三端及一第四端，該第三端耦接該第二控制端，該第四端耦接該第一肖特基二極體的該第二端。

Description

通用序列匯流排控制電路
本發明是關於通用序列匯流排（Universal Serial Bus, USB），尤其是關於USB的控制電路。
C型通用序列匯流排（USB Type-C）具有兩個通道組態（channel configuration）接腳：第一通道組態接腳（以下簡稱CC1接腳）及第二通道組態接腳（以下簡稱CC2接腳）。當目標USB設備（例如是主機（host）或是裝置（device））與另一USB設備（裝置或是主機）相連接時，目標USB設備可能需由另一USB設備供電（例如目標USB設備為手機，另一USB設備為電腦），或是目標USB設備不需由另一USB設備供電（例如目標USB設備為螢幕，另一USB設備為手機）。根據C型USB的規範，對目標USB設備需由另一USB設備供電的情況而言，無電源的目標USB設備應具有將CC1接腳及/或CC2接腳的電位拉低至一預設值以下的能力；對目標USB設備不需由另一USB設備供電的情況而言，目標USB設備則不應拉低CC1接腳及/或CC2接腳的電位。
習知的C型USB的控制電路獨立控制CC1接腳及CC2接腳，也就是說USB控制晶片有兩個接腳分別控制CC1接腳及CC2接腳，造成控制晶片的電路面積及成本增加。再者，CC1接腳及CC2接腳共用USB控制晶片的接腳可能導致各別的看入電阻值不符合C型USB的規範。因此，本發明提出一種USB的控制電路。
鑑於先前技術之不足，本發明之一目的在於提供一種應用於USB的控制電路，以縮小電路面積及降低成本。
本發明揭露一種應用於通用序列匯流排之控制電路，通用序列匯流排包含第一通道組態接腳及第二通道組態接腳。該控制電路包含：一第一電晶體，具有一第一控制端；一第一電阻群，耦接該第一通道組態接腳及該第一電晶體；一第一肖特基二極體，具有一第一端及一第二端，且該第一端耦接該第一控制端；一第二電晶體，具有一第二控制端；一第二電阻群，耦接該第二通道組態接腳及該第二電晶體；以及一第二肖特基二極體，具有一第三端及一第四端，該第三端耦接該第二控制端，該第四端耦接該第一肖特基二極體的該第二端。
本發明另揭露一種應用於通用序列匯流排之控制電路，通用序列匯流排包含第一通道組態接腳及第二通道組態接腳。該控制電路包含：一第一電晶體，具有一第一控制端；一第一電阻群，耦接該第一通道組態接腳及該第一電晶體；一第三電晶體，具有一第一端及一第二端，且該第一端耦接該第一控制端；一第二電晶體，具有一第二控制端；一第二電阻群，耦接該第二通道組態接腳及該第二電晶體；一第四電晶體，具有一第三端及一第四端，該第三端耦接該第二控制端，且該第四端耦接該第三電晶體的該第二端；以及一偏壓電路，耦接該第一通道組態接腳、該第二通道組態接腳、該第三電晶體的該第二端以及該第四電晶體的該第四端。該偏壓電路用來根據該第一通道組態接腳及/或該第二通道組態接腳之電壓提供一偏壓至該第三電晶體的該第二端以及該第四電晶體的該第四端。
本發明之USB控制電路使用單一腳位控制C型USB的CC1接腳及CC2接腳。相較於傳統技術，本發明之USB控制電路除了可以節省成本及電路面積，亦允許分別調整CC1接腳及CC2接腳的輸入阻抗。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含USB控制電路。由於本發明之USB控制電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。
圖1為本發明USB控制電路之一實施例的電路圖。USB控制電路100為USB控制晶片的一部分，而接腳130為該USB控制晶片的其中一接腳（亦可視為USB控制電路100的輸出/入端）。接腳130為CC1接腳及CC2接腳共用。USB控制電路100包含電阻群110、電晶體M1、肖特基二極體SD1、電阻群120、電晶體M2以及肖特基二極體SD2。
電晶體M1的控制端（閘極）電連接節點N1，電晶體M1的源極耦接參考電壓（例如接地，但不以此為限）。肖特基二極體SD1的陽極電連接節點N1（亦即耦接電晶體M1的控制端），肖特基二極體SD1的陰極電連接接腳130。電阻群110耦接CC1接腳及電晶體M1，包含電阻R1、電阻R2及電阻R3。電阻R1耦接於CC1接腳及節點N1之間，電阻R2耦接於節點N1與參考電壓之間，電阻R3耦接於CC1接腳與電晶體M1的汲極之間。
電晶體M2的控制端（閘極）電連接節點N2，電晶體M2的源極耦接參考電壓。肖特基二極體SD2的陽極電連接節點N2（亦即耦接電晶體M2的控制端），肖特基二極體SD2的陰極電連接接腳130以及肖特基二極體SD1的陰極。電阻群120耦接CC2接腳及電晶體M2，包含電阻R4、電阻R5及電阻R6。電阻R4耦接於CC2接腳及節點N2之間，電阻R5耦接於節點N2與參考電壓之間，電阻R6耦接於CC2接腳與電晶體M2的汲極之間。
以下討論USB控制電路100應用於以下兩種設備的操作細節：（1）需要由另一USB設備供電的USB設備；及（2）不需要由另一USB設備供電的USB設備。
在情況（1）中，接腳130浮接，CC1接腳及/或CC2接腳耦接電壓源（例如3.3V或5V）。電阻R1及電阻R2可以設計為電阻R2的電阻值遠大於電阻R1的電阻值（亦即R2 R1，例如R1=1Mohm、R2=9Mohm），因此節點N1的電壓大於電晶體M1的臨界電壓（threshold voltage），使得電晶體M1導通。當電晶體M1導通時，CC1接腳上的電位被拉低，因此另一USB設備得知USB控制電路100所在之USB設備需要電力，進而開始供電。CC2接腳上的操作類似於CC1接腳的操作，故不再贅述。
在情況（2）中，接腳130耦接參考電壓，CC1接腳及/或CC2接腳耦接電壓源（例如3.3V或5V）。因為節點N1的電壓只比接腳130的電壓高出約肖特基二極體SD1的順偏電壓（約0.4V），所以電晶體M1不導通（因為電晶體M1的Vgs≈0.4V小於臨界電壓Vt=0.7V），因此CC1接腳上的電位不會被拉低。CC2接腳上的操作類似於CC1接腳的操作，故不再贅述。
雖然CC1接腳及CC2接腳共用接腳130，但兩者仍然被肖特基二極體SD1及肖特基二極體SD2隔離，使得在特定情況下CC1接腳及CC2接腳不會互相影響。具體而言，假設USB控制電路100不包含肖特基二極體SD1及肖特基二極體SD2，則當CC1接腳及CC2接腳皆耦接電壓源且接腳130浮接時，電晶體M1（或電晶體M2）的閘極會經由N1（即N2）àR4（或R1）àR6（或R3）àM2（或M1）的路徑放電。因此，肖特基二極體SD1及肖特基二極體SD2具有隔離CC1接腳及CC2接腳的功能，以確保電晶體M1（或M2）在上述的情況下不會被關閉。再者，因為肖特基二極體具有相對小的順偏電壓（相較於一般二極體的0.7V），所以當接腳130耦接參考電壓時（此時電晶體M1及電晶體M2應關閉），電晶體M1及電晶體M2不會因為二極體的順偏電壓而誤開啟。
圖2為本發明USB控制電路之另一實施例的電路圖。USB控制電路200為USB控制晶片的一部分，而接腳130為該USB控制晶片的其中一接腳（亦可視為USB控制電路200的輸出/入端）。接腳130為CC1接腳及CC2接腳共用。USB控制電路200包含電阻群110、電晶體M1、電晶體M3、電阻群120、電晶體M2、電晶體M4以及偏壓電路210。在一些實施例中，電晶體M1及M2為增強型（enhancement mode）金氧半場效電晶體，電晶體M3及M4為空乏型（depletion mode）金氧半場效電晶體，而且，當電晶體M1（或M2）以N型金氧半場效電晶體實作時（如圖2所示），空乏型電晶體M3（或M4）的閘極與電晶體M1（或M2）的源極皆耦接參考電壓（例如接地）。在其他實施例中，電晶體M3、M4也可以由增強型或其他類型電晶體實作，但其閘極不耦接參考電壓，且需有電位得以控制電晶體M3、M4導通。
請繼續參考圖2，偏壓電路210耦接CC1接腳、CC2接腳及接腳130，且包含二極體D1、二極體D2及電阻R7。電阻R7耦接接腳130，二極體D1耦接CC1接腳與電阻R7之間，二極體D2耦接CC2接腳與電阻R7之間。偏壓電路210的目的在於根據CC1接腳及/或CC2接腳的電壓提供偏壓至接腳130，以及確保CC1接腳所耦接的電壓源與CC2接腳所耦接的電壓源不會互相影響。當CC1接腳及/或CC2接腳耦接電壓源時，接腳130的電位被拉高，使得空乏型電晶體M3及M4不導通。
空乏型電晶體M3及M4的閘極及基體（body，亦稱為bulk）皆耦接參考電壓。空乏型電晶體M3的汲極電連接節點N1（亦即耦接電晶體M1的控制端），空乏型電晶體M3的源極電連接接腳130。空乏型電晶體M4的汲極電連接節點N2（亦即耦接電晶體M2的控制端），空乏型電晶體M4的源極電連接接腳130以及空乏型電晶體M3的源極。與USB控制電路100的肖特基二極體SD1及SD2類似，USB控制電路200的空乏型電晶體M3及M4具有隔離的功能。當接腳130浮接且CC1接腳及/或CC2接腳耦接電壓源時，接腳130上的高電壓使空乏型電晶體M3及M4關閉，因此電晶體M1及/或M2的閘極不會漏電，確保電晶體M1及/或M2維持在導通狀態。當接腳130耦接參考電壓時，空乏型電晶體M3及M4導通，使節點N1及N2（亦即電晶體M1及M2的控制端）為參考電壓，進而使電晶體M1及M2不導通。
在圖1及圖2的實施例中，電阻R1、電阻R2及電阻R3的電阻值可以設計為R2 R1 R3 Rds_M1（Rds_M1為電晶體M1的導通電阻），而電阻R4、電阻R4及電阻R6的電阻值可以設計為R5 R4 R6 Rds_M2（Rds_M2為電晶體M2的導通電阻）。在一些實施例中，各電阻的電阻值可設計為約10倍以上的差距，仍可依實際需求做調整。基於此設計，CC1接腳及CC2接腳的輸入阻抗分別約為電阻R3或電阻R6的電阻值（忽略Rds_M1及Rds_M2），換言之，此電路設計允許個別調整CC1接腳及CC2接腳的輸入阻抗（亦即分別調整電阻R3或電阻R6的電阻值），以符合C型USB的規範。
圖3為偏壓電路的另一實施例的電路圖。偏壓電路310可用於取代圖2的偏壓電路210，且包含電晶體M5及電晶體M6。電晶體M5耦接於CC1接腳與電阻R7之間，電晶體M6耦接於CC2接腳與電阻R7之間。電晶體M5的閘極耦接電晶體M6的汲極，電晶體M5的源極耦接CC1接腳，以及電晶體M5的汲極耦接電阻R7。電晶體M6的閘極耦接電晶體M5的汲極，電晶體M6的源極耦接CC2接腳，以及電晶體M6的汲極耦接電阻R7。圖3的偏壓電路的操作原理為為本技術領域具有通常知識者所熟知，故不再贅述。
雖然前述的電晶體M1及M2以金氧半場效電晶體為例，但亦可以由雙載子接面電晶體(bipolar junction transistor, BJT)實作（以基極為其控制端）。另外，本技術領域具有通常知識者熟知，只要適當地調整電路，圖1及圖2中的金氧半場效電晶體亦可以P型實作。
由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸以及比例等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100、200‧‧‧USB控制電路
CC1‧‧‧CC1接腳
CC2‧‧‧CC2接腳
130‧‧‧接腳
110、120‧‧‧電阻群
M1、M2、M5、M6‧‧‧電晶體
SD1、SD2‧‧‧肖特基二極體
N1、N2‧‧‧節點
R1、R2、R3、R4、R5、R6、R7‧‧‧電阻
M3、M4‧‧‧空乏型電晶體
210、310‧‧‧偏壓電路
D1、D2‧‧‧二極體
［圖1］為本發明USB控制電路之一實施例的電路圖； ［圖2］為本發明USB控制電路之另一實施例的電路圖；以及 ［圖3］為圖2之偏壓電路的另一實施例的電路圖。

Claims (10)

  1. 一種控制電路，應用於一通用序列匯流排，該通用序列匯流排包含一第一通道組態接腳及一第二通道組態接腳，該控制電路包含： 一第一電晶體，具有一第一控制端； 一第一電阻群，耦接該第一通道組態接腳及該第一電晶體； 一第一肖特基二極體，具有一第一端及一第二端，該第一端耦接該第一控制端； 一第二電晶體，具有一第二控制端； 一第二電阻群，耦接該第二通道組態接腳及該第二電晶體；以及 一第二肖特基二極體，具有一第三端及一第四端，該第三端耦接該第二控制端，該第四端耦接該第一肖特基二極體的該第二端。
  2. 如申請專利範圍第1項所述的控制電路，其中該第一電阻群包含： 一第一電阻，耦接於該第一通道組態接腳與該第一控制端之間； 一第二電阻，耦接於該第一控制端與一參考電壓之間；以及 一第三電阻，耦接於該第一通道組態接腳與該第一電晶體之間。
  3. 如申請專利範圍第2項所述的控制電路，其中該第二電阻群包含： 一第四電阻，耦接於該第二通道組態接腳與該第二控制端之間； 一第五電阻，耦接於該第二控制端與該參考電壓之間；以及 一第六電阻，耦接於該第二通道組態接腳與該第二電晶體之間。
  4. 一種控制電路，應用於一通用序列匯流排，該通用序列匯流排包含一第一通道組態接腳及一第二通道組態接腳，該控制電路包含： 一第一電晶體，具有一第一控制端； 一第一電阻群，耦接該第一通道組態接腳及該第一電晶體； 一第三電晶體，具有一第一端及一第二端，該第一端耦接該第一控制端； 一第二電晶體，具有一第二控制端； 一第二電阻群，耦接該第二通道組態接腳及該第二電晶體； 一第四電晶體，具有一第三端及一第四端，該第三端耦接該第二控制端，該第四端耦接該第三電晶體的該第二端；以及 一偏壓電路，耦接該第一通道組態接腳、該第二通道組態接腳、該第三電晶體的該第二端以及該第四電晶體的該第四端，用來根據該第一通道組態接腳及/或該第二通道組態接腳之電壓提供一偏壓至該第三電晶體的該第二端以及該第四電晶體的該第四端。
  5. 如申請專利範圍第4項所述的控制電路，其中該第一電阻群包含： 一第一電阻，耦接於該第一通道組態接腳與該第一控制端之間； 一第二電阻，耦接於該第一控制端與一參考電壓之間；以及 一第三電阻，耦接於該第一通道組態接腳與該第一電晶體之間。
  6. 如申請專利範圍第5項所述的控制電路，其中該第二電阻群包含： 一第四電阻，耦接於該第二通道組態接腳與該第二控制端之間； 一第五電阻，耦接於該第二控制端與該參考電壓之間；以及 一第六電阻，耦接於該第二通道組態接腳與該第二電晶體之間。
  7. 如申請專利範圍第4項所述的控制電路，其中該第一電晶體為N型金氧半場效電晶體且其源極接地。
  8. 如申請專利範圍第4項所述的控制電路，其中該偏壓電路包含： 一電阻，耦接該第三電晶體的該第二端以及該第四電晶體的該第四端； 一第一二極體，耦接於該第一通道組態接腳與該電阻之間；以及 一第二二極體，耦接於該第二通道組態接腳與該電阻之間。
  9. 如申請專利範圍第4項所述的控制電路，其中該偏壓電路包含： 一電阻，耦接該第三電晶體的該第二端以及該第四電晶體的該第四端； 一第五電晶體，耦接於該第一通道組態接腳與該電阻之間；以及 一第六電晶體，耦接於該第二通道組態接腳與該電阻之間； 其中該第五電晶體的閘極耦接該第六電晶體的汲極，以及該第六電晶體的閘極耦接該第五電晶體的汲極。
  10. 如申請專利範圍第4至9項任一項所述的控制電路，其中該第三電晶體為空乏型金氧半場效電晶體，且其閘極接地。
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