TWI715498B - 連接埠控制裝置 - Google Patents

連接埠控制裝置 Download PDF

Info

Publication number
TWI715498B
TWI715498B TW109116514A TW109116514A TWI715498B TW I715498 B TWI715498 B TW I715498B TW 109116514 A TW109116514 A TW 109116514A TW 109116514 A TW109116514 A TW 109116514A TW I715498 B TWI715498 B TW I715498B
Authority
TW
Taiwan
Prior art keywords
supply voltage
port
resistor
transistor
control signal
Prior art date
Application number
TW109116514A
Other languages
English (en)
Other versions
TW202145734A (zh
Inventor
宋亞軒
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW109116514A priority Critical patent/TWI715498B/zh
Application granted granted Critical
Publication of TWI715498B publication Critical patent/TWI715498B/zh
Priority to US17/315,391 priority patent/US11329649B2/en
Publication of TW202145734A publication Critical patent/TW202145734A/zh

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778Structural details for adapting physical parameters
    • H03K19/17784Structural details for adapting physical parameters for supply voltage
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01Modifications for accelerating switching
    • H03K19/017Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09421Diode field-effect transistor logic
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736Structural details of routing resources
    • H03K19/1774Structural details of routing resources for global signals, e.g. clock, reset

Abstract

連接埠控制裝置包含上拉電阻、切換電路、致能電路系統與保護電路系統。上拉電阻用以耦接至一連接埠,其中連接埠用以耦接至電子裝置的配置通道接腳。切換電路用以根據第一控制訊號選擇性地經由上拉電阻傳輸供應電壓至連接埠,並根據第二控制訊號關斷上拉電阻與連接埠之間的訊號路徑。致能電路系統用以根據致能訊號與供應電壓產生第一控制訊號。保護電路系統用以在供應電壓未上電時響應於來自連接埠的電壓產生第二控制訊號,以限制來自連接埠的電流。

Description

連接埠控制裝置
本案是關於連接埠控制裝置,尤其是關於用於控制C型通用序列匯流排的配置通道接腳之連接埠控制裝置。
通用序列匯流排(universal  serial bus, USB)已廣泛的使用於各種電子裝置,以與其他裝置交換資料或進行電源傳輸。於C型USB中,配置通道(channel configuration)接腳可以提供不同的阻值以與其他裝置的配置通道接腳連接以產生一偵測電壓,藉以設定裝置間的操作模式與通道設定。於現有的介面控制電路中,當裝置未上電時,配置通道接腳的漏電流可能會造成偵測電壓錯誤,或造成額外的功率消耗。另一方面,隨著製程發展,電晶體的耐壓越來越低,而較不適合實現現有的介面控制電路。
於一些實施例中,連接埠控制裝置包含上拉電阻、切換電路、致能電路系統與保護電路系統。上拉電阻用以耦接至一連接埠,其中連接埠用以耦接至電子裝置的配置通道(configuration channel)接腳。切換電路用以根據第一控制訊號選擇性地經由上拉電阻傳輸供應電壓至連接埠,並根據第二控制訊號關斷上拉電阻與連接埠之間的訊號路徑。致能電路系統用以根據致能訊號與供應電壓產生第一控制訊號。保護電路系統用以在供應電壓未上電時響應於來自連接埠的電壓產生第二控制訊號,以限制來自連接埠的電流。
於一些實施例中,連接埠控制裝置包含第一開關、第二開關、二極體、第一電壓產生電路、電阻、第三開關與第二電壓產生電路。第一開關用以接收供應電壓,並用以根據一第一控制訊號導通。第二開關耦接於上拉電阻與第一開關之間,其中上拉電阻用以耦接至一連接埠。二極體的陽極用以接收供應電壓。第一電壓產生電路用以自二極體的陰極接收供應電壓,並對供應電壓分壓以產生第二控制訊號至第二開關的控制端。電阻耦接於第二開關的控制端與連接埠之間。第三開關耦接於第一電壓產生電路與地之間。第二電壓產生電路用以對供應電壓分壓以產生偏壓訊號至第三開關的控制端,其中第二開關與第三開關中每一者的耐壓低於供應電壓。
有關本案的特徵、實作與功效,茲配合圖式作較佳實施例詳細說明如下。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義,在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例,不應限制到本案之範圍與意涵。同樣地,本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』,均可指二或多個元件相互直接作實體或電性接觸,或是相互間接作實體或電性接觸,亦可指二或多個元件相互操作或動作。如本文所用,用語『電路系統(circuitry)』可為由至少一電路(circuit)所形成的單一系統,且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。
關於本文中所使用之『約』或『大約』一般通常係指數值之誤差或範圍約百分之二十以內,較好地是約百分之十以內,而更佳地則是約百分五之以內。文中若無明確說明,其所提及的數值皆視作為近似值,即如『約』或『大約』所表示的誤差或範圍。
如本文所用,用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中,使用第一、第二與第三等等之詞彙,是用於描述並辨別各個元件。因此,在本文中的第一元件也可被稱為第二元件,而不脫離本案的本意。為易於理解,於各圖式中的類似元件將被指定為相同標號。
圖1為根據本案一些實施例示出一種連接埠控制裝置100與電子裝置100-1進行連接的示意圖。於一些實施例中,連接埠控制裝置100可應用於各種類型的電子裝置(例如:手機、隨身碟、無線耳機、電腦等等)。於一些實施例中,連接埠控制裝置100用以根據致能訊號EN1與致能訊號EN2配置連接埠PO1的通道。連接埠PO1可經由纜線CB與外部電子裝置100-1的連接埠PO2進行連接。例如,連接埠PO1可為C型通用序列匯流排(universal  serial bus, USB)的配置通道(configuration channel)接腳,連接埠PO2可為外部電子裝置100-1的配置通道接腳。依據致能訊號EN1與致能訊號EN2,連接埠PO1可提供電阻RP(或電阻RD)與外部電子裝置100-1的電阻RD-1(或電阻RP-1)進行分壓操作,以偵測纜線CB的連接方向(orientation)與/或後續操作模式。
圖2為根據本案一些實施例示出圖1的連接埠控制裝置100的電路示意圖。連接埠控制裝置100包含上拉電阻RP、下拉電阻RD、切換電路210、切換電路215、保護電路系統220與致能電路系統240。
上拉電阻RP與下拉電阻RD耦接至連接埠PO1。切換電路210根據控制訊號SC1選擇性地經由上拉電阻RP傳輸供應電壓VDD至連接埠PO1,並根據控制訊號SC2關斷上拉電阻RP與連接埠PO1之間的訊號路徑(如後圖3A的訊號路徑SP)。切換電路215根據致能訊號EN2選擇性地將連接埠PO1經由下拉電阻RD耦接至地。若連接埠PO1有經由上拉電阻RP接收到供應電壓VDD或是有經由下拉電阻RD耦接至地,前述的分壓操作可被執行。
切換電路210包含電晶體P1與電晶體P2。電晶體P1的第一端(例如為汲/源極)用以接收供應電壓VDD,且電晶體P1的控制端(例如為閘極)耦接至致能電路系統240以接收控制訊號SC1。電晶體P1根據控制訊號SC1決定是否經由上拉電阻RP傳輸供應電壓VDD至連接埠PO1。電晶體P2的第一端耦接至電晶體P1的第二端(例如為源/汲極),電晶體P2的第二端耦接至上拉電阻RP,且電晶體P2的控制端耦接至保護電路系統220以接收控制訊號SC2。如後圖3C所述,電晶體P2可根據控制訊號SC2關斷訊號路徑SP。
保護電路系統220用以在供應電壓VDD未上電(powered)時響應於來自連接埠PO1的電壓產生控制訊號SC2,以限制來自連接埠PO1的電流。關於此處操作將於後參照圖3C詳細說明。於一些實施例中,當供應電壓VDD上電時,代表提供供應電壓VDD的系統電源已正確啟動,使得供應電壓VDD具有預定的電位值(例如為,但不限於,3.3伏特(V))。於一些實施例中,當供應電壓VDD未上電時,代表提供供應電壓VDD的系統電源中斷或是未啟動,使得供應電壓VDD具有浮動電位或為0V。
保護電路系統220包含電阻RB、二極體D1、電壓產生電路222、電晶體N1以及電壓產生電路224。電阻RB的第一端耦接至電晶體P2的控制端,且電阻RB的第二端耦接至連接埠PO1與上拉電阻RP。於一些實施例中,電阻RB的阻值遠大於上拉電阻RP。例如,電阻RB的阻值可為上拉電阻RP之阻值的至少10倍。二極體D1的陽極用以接收供應電壓VDD。電壓產生電路222自二極體D1的陰極接收供應電壓VDD,並根據供應電壓VDD產生控制訊號SC2。
於一些實施例中,若電晶體P2的耐壓低於供應電壓VDD時,電壓產生電路222更用以對供應電壓VDD分壓以產生控制訊號SC2。例如,電晶體P2可由橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)實施。於一些實施例中,由LDMOS實施之電晶體P2的汲極之耐壓(例如可為崩潰電壓(breakdown voltage))較高(例如約為5V),而電晶體P2的閘極或源極之耐壓較低(例如約為1.8V)。於此例中,供應電壓VDD(例如約為3V)大於電晶體P2的閘極或源極之耐壓。因此,電壓產生電路222可對供應電壓VDD分壓以產生控制訊號SC2,藉以避免損害電晶體P2。
例如,電壓產生電路222包含電阻R3與電阻R4。電阻R3的第一端耦接至二極體D1的陰極以接收供應電壓VDD,且電阻R3的第二端耦接至電阻RB的第一端。電阻R4的第一端耦接至電阻R3的第二端,且電阻R4的第二端耦接至電晶體N1的第一端。電壓產生電路2224用以於供應電壓VDD上電時提供控制訊號SC2。電阻R3與電阻R4可具有(但不限於)相同的電阻值。於此條件下,當供應電壓VDD上電時,電阻R3與電阻R4可對供應電壓VDD分壓以產生一半的供應電壓VDD(例如為1.65V)為控制訊號SC2。如此,電晶體P2可以承受此控制訊號S2。
電晶體N1的第二端耦接至地,且電晶體N1的控制端耦接至電壓產生電路224以接收偏壓訊號VB。電晶體N1根據偏壓訊號VB導通。電壓產生電路224根據供應電壓VDD產生偏壓訊號VB。若電晶體N1的耐壓低於供應電壓VDD(例如為電晶體N1由LDMOS實施時),電壓產生電路224可對供應電壓VDD分壓以產生偏壓訊號VB。如此,可避免損害電晶體N1。
電壓產生電路224包含電阻R1與電阻R2。電阻R1的第一端接收供應電壓VDD,且電阻R1的第二端耦接至電阻R2的第一端。電阻R2的第二端耦接至地。於一些實施例中,電阻R1與電阻R2可具有相同阻值。如此,當供應電壓VDD上電時,電壓產生電路224可產生一半的供應電壓VDD為偏壓訊號VB,以導通電晶體N1。或者,若當供應電壓VDD未上電時,電壓產生電路224可產生位準為地電壓(例如可為0V)的偏壓訊號VB,以關閉電晶體N1。
致能電路系統240用以根據致能訊號EN1以及供應電壓VDD產生控制訊號SC1。例如,致能電路系統240包含電壓產生電路242、電晶體N2、緩衝器電路244與電阻性電路246。電壓產生電路242根據供應電壓VDD產生控制訊號SC1。於一些實施例中,若電晶體P1的耐壓低於供應電壓VDD時,電壓產生電路242更用以對供應電壓VDD分壓以產生控制訊號SC1。類似於前述之例子,若電晶體P1由LDMOS實施,電壓產生電路242可對供應電壓VDD分壓以產生控制訊號SC1。如此,可避免損害電晶體P1。
電壓產生電路242包含電阻R5與電阻R6。電阻R5的第一端接收供應電壓VDD,且電阻R5的第二端耦接至電阻R6的第一端以產生控制訊號SC1。電晶體N2的第一端耦接至電阻R6的第二端,電晶體N2的第二端耦接至地,且電晶體N2的控制端耦接至電阻性電路246,並經由緩衝器電路244接收致能訊號EN1。電晶體N2根據致能訊號EN1導通。
緩衝器電路244由供應電壓VDD-2驅動,並傳輸致能訊號EN1至電晶體N2的控制端。於一些實施例中,致能訊號EN1來自於系統中的數位電路,其中此數位電路由供應電壓VDD-2驅動,且供應電壓VDD-2低於供應電壓VDD。於一例子中,供應電壓VDD-2可約為(但不限於)1.8V,且供應電壓可(但不限於)約為3V。於一些實施例中,致能電路系統240可不採用緩衝器電路244。換言之,於此些實施例中,致能訊號EN1可直接輸入至電晶體N1。
電阻性電路246耦接於電晶體N2的控制端與地之間,並接收致能訊號EN1。若供應電壓VDD-2未上電,電阻性電路246可將電晶體N2的控制端之電位下拉至地,以確保電晶體N2可被關斷。例如,電阻性電路246包含電阻R7,其中電阻R7的第一端耦接於電晶體N2的控制端,且電阻R7的第二端至地。
切換電路215包含電晶體N3、電阻R8與緩衝器電路217。電晶體N3的第一端耦接至下拉電阻RD,電晶體N3的第二端耦接至地,且電晶體N3的控制端經由緩衝器電路217接收致能訊號EN2。於一些實施例中,致能訊號EN2反相於致能訊號EN1。於一些實施例中,切換電路215可不採用緩衝器電路217。換言之,於此些實施例中,致能訊號EN2可直接輸入至電晶體N3。若供應電壓VDD-2未上電,電阻R8可將電晶體N3的控制端之電位下拉至地,以確保電晶體N3可被關斷。
以下將依序參照圖3A至圖3B來說明控制上拉電阻RP之多種操作。為清楚說明,圖3A至圖3B中並未示出用於控制下拉電阻RD的切換電路215。
圖3A為根據本案一些實施例示出圖2的連接埠控制裝置100操作於第一模式下之示意圖。於圖2中,多個電晶體P1~P2與多個電晶體N1~N2中每一者操作為一開關。在圖3A中,系統電源(即供應電壓VDD與供應電壓VDD-2)上電,且致能訊號EN1為對應於邏輯值1的高位準(例如為1.8V)。於此條件下,連接埠控制裝置100操作於第一模式,以經由上拉電阻RP傳輸供應電壓VDD至連接埠PO1。響應於此致能訊號EN1,電晶體N2導通。如此,電壓產生電路242可對供應電壓VDD分壓,以產生位準約為1.65V的控制訊號SC1。
再者,電壓產生電路224可對供應電壓VDD分壓以產生位準約為1.65V的偏壓訊號VB。響應於此偏壓訊號VB,電晶體N1導通。如此,二極體D1響應於供應電壓VDD導通而傳輸供應電壓VDD至電壓產生電路222。電壓產生電路222可對供應電壓VDD分壓以產生位準約為1.65V的控制訊號SC2。響應於上述的控制訊號SC1與控制訊號SC2,電晶體P1與電晶體P2導通。於此條件下,上拉電阻RP與連接埠PO1之間的訊號路徑SP可導通。如此,供應電壓VDD可經由上拉電阻RP傳輸供應電壓VDD至連接埠PO1,以協同圖1的外部電子裝置100-1進行前述的分壓操作。
圖3B為根據本案一些實施例示出圖2的連接埠控制裝置100操作於第二模式下之示意圖。在圖3A中,系統電源上電,且致能訊號EN1為對應於邏輯值0的低位準(例如為0V)。於此條件下,連接埠控制裝置100操作於第二模式,以不經由上拉電阻RP傳輸供應電壓VDD至連接埠PO2。於一些實施例中,當連接埠控制裝置100操作於第二模式,連接埠控制裝置100響應於致能訊號EN2將連接埠PO1經由下拉電阻RD耦接至地。響應於此致能訊號EN1,電晶體N2關斷。如此,供應電壓VDD經由電阻R5輸出為控制訊號SC1,以關斷電晶體P1。於此條件下,上拉電阻RP與連接埠PO1之間的訊號路徑SP不導通,故供應電壓VDD不會經由上拉電阻RP傳輸至連接埠PO1。
另一方面,在圖3A與圖3B中,保護電路系統220之操作為相同的,故不再重覆贅述。如前所述,電阻RB之阻值遠大於上拉電阻RP之阻值,且訊號路徑SP不導通。如此,連接埠PO1上會形成遠大於上拉電阻RP的一阻抗。於此情形下,若致能訊號EN2為高位準,連接埠PO1可在不受上拉電阻RP的影響下經由下拉電阻RD耦接至地。
圖3C為根據本案一些實施例示出圖2的連接埠控制裝置100在系統電源未上電之操作示意圖。在圖3C中,系統電源未上電,故供應電壓VDD、供應電壓VDD-2與致能訊號EN1的位準可能為0V或是浮動的。於此條件下,電晶體N2的控制端經由電阻R7下拉至地,且電晶體N1的控制端經由電阻R2下拉至地。因此,電晶體N2可經由電阻R7關斷,電晶體N1可經由電阻R2關斷。由於供應電壓VDD為0V,故二極體D1不導通。如此一來,由於二極體D1與電晶體N1皆不導通,在電晶體P2的控制端上會形成一高阻抗。若連接埠PO1上存在一電壓SV,電阻RB的第一端會響應於此電壓SV產生高電壓為控制訊號SC2。據此,電晶體P2根據此控制訊號SC2關斷,以切斷訊號路徑SP。另一方面,來自連接埠PO1的電流I也會被電阻RB與前述的高阻抗限制而接近於(或等於)0。換言之,在系統電源未上電時,藉由保護電路系統220之操作,可以關閉訊號路徑SP,並確保不會有來自連接埠PO1的電流流入,造成不必要的功率消耗。
如前所述,上述多個電晶體可由先進製程的電晶體(例如為鰭式場效電晶體(FinFET)技術下的LDMOS)實施,此種電晶體通常具有較低的耐壓。於其他實施例中,上述多個電晶體亦可由具有一般耐壓的電晶體實施。
圖4為根據本案一些實施例示出圖1的連接埠控制裝置100的電路示意圖。相較於圖2,於此例中,多個電晶體P1~P2與多個電晶體N1~N2可由具有一般耐壓的金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)實施。於此例中,電壓產生電路222未包含電阻R3,電壓產生電路224未包含電阻R1,且電壓產生電路242未包含電阻R5。換言之,當電晶體P2、電晶體N1與電晶體P1的耐壓足夠時,電壓產生電路222、電壓產生電路224與電壓產生電路242可在未對供應電壓VDD分壓下分別產生控制訊號SC2、偏壓訊號VB以及控制訊號SC1。
上述各圖式中所示出的電晶體型式(即P型、N型)與種類(即LDMOS或MOSFET)僅用於示例,且本案並不以此為限。在未脫離本案實施例的操作與精神下,各種可實施類似操作的電路元件與結構皆為本案所涵蓋的範圍。
綜上所述,本案一些實施例中之連接埠控制裝置可易於使用具有較低耐壓的先進電晶體實施,並可避免在系統電源未上電時自連接埠產生漏電或不必要的功率消耗。
雖然本案之實施例如上所述,然而該些實施例並非用來限定本案,本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化,凡此種種變化均可能屬於本案所尋求之專利保護範疇,換言之,本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:連接埠控制裝置 100-1:外部電子裝置 CB:纜線 EN1,EN2:致能訊號 PO1,PO2:連接埠 RD,RD-1:下拉電阻 RP,RP-1:上拉電阻 210,215:切換電路 217,244:緩衝器電路 220:保護電路系統 222,224,242:電壓產生電路 240:致能電路系統 246:電阻性電路 D1:二極體 P1,P2,N1,N2,N3:電晶體 RB,R1~R8:電阻 SC1,SC2:控制訊號 VB:偏壓訊號 VDD,VDD-2:供應電壓 SP:訊號路徑
[圖1]為根據本案一些實施例示出一種連接埠控制裝置與外部電子裝置進行連接的示意圖; [圖2]為根據本案一些實施例示出圖1的連接埠控制裝置的電路示意圖; [圖3A]為根據本案一些實施例示出圖2的連接埠控制裝置操作於第一模式下之示意圖; [圖3B]為根據本案一些實施例示出圖2的連接埠控制裝置操作於第二模式下之示意圖; [圖3C]為根據本案一些實施例示出圖2的連接埠控制裝置在系統電源未上電之操作示意圖;以及 [圖4]為根據本案一些實施例示出圖1的連接埠控制裝置的電路示意圖。
100:連接埠控制裝置
210,215:切換電路
217,244:緩衝器電路
220:保護電路系統
222,224,242:電壓產生電路
240:致能電路系統
246:電阻性電路
D1:二極體
EN1,EN2:致能訊號
P1,P2,N1,N2,N3:電晶體
PO1:連接埠
RB,R1~R8:電阻
RD:下拉電阻
RP:上拉電阻
SC1,SC2:控制訊號
VB:偏壓訊號
VDD,VDD-2:供應電壓

Claims (10)

  1. 一種連接埠控制裝置,包含: 一上拉電阻,用以耦接至一連接埠,且該連接埠用以耦接至一電子裝置的一配置通道(configuration channel)接腳; 一切換電路,用以根據一第一控制訊號選擇性地經由該上拉電阻傳輸一供應電壓至該連接埠,並根據一第二控制訊號關斷該上拉電阻與該連接埠之間的一訊號路徑; 一致能電路系統,用以根據一致能訊號與該供應電壓產生該第一控制訊號;以及 一保護電路系統,用以在該供應電壓未上電時響應於來自該連接埠的一電壓產生該第二控制訊號,以限制來自該連接埠的一電流。
  2. 如請求項1之連接埠控制裝置,其中該保護電路系統包含: 一二極體,其中該二極體的一陽極用以接收該供應電壓; 一第一電壓產生電路,耦接至該二極體的一陰極,並用以在該供應電壓上電時根據該供應電壓產生該第二控制訊號; 一電阻,耦接於該第一電壓產生電路與該連接埠之間,並用以在該供應電壓未上電時響應於來自該連接埠的該電壓產生該第二控制訊號; 一第一電晶體,耦接於該電阻與地之間,並用以根據一偏壓訊號導通;以及 一第二電壓產生電路,用以根據該供應電壓產生該偏壓訊號。
  3. 如請求項2之連接埠控制裝置,其中該電阻的一阻值大於該上拉電阻的一阻值。
  4. 如請求項2之連接埠控制裝置,其中若該供應電壓未上電,該第二電壓產生電路輸出該偏壓訊號以關斷該第一電晶體。
  5. 如請求項2之連接埠控制裝置,其中該切換電路包含一第二電晶體,該第二電晶體用以根據該第二控制訊號導通,且若該第一電晶體與該第二電晶體每一者的一耐壓低於該供應電壓,該第一電壓產生電路用以分壓該供應電壓以產生該第二控制訊號,且該第二電壓產生電路用以分壓該供應電壓以產生該偏壓訊號。
  6. 如請求項1之連接埠控制裝置,其中該致能電路系統包含: 一電壓產生電路,用以根據該供應電壓產生該第一控制訊號; 一第一電晶體,耦接於該電壓產生電路與地之間,並用以根據該致能訊號導通;以及 一電阻性電路,耦接於該第一電晶體之一控制端與地之間,並用以接收該致能訊號。
  7. 如請求項6之連接埠控制裝置,其中該切換電路包含一第二電晶體,該第二電晶體用以根據該第一控制訊號導通,且若該第二電晶體的一耐壓低於該供應電壓,該電壓產生電路用以分壓該供應電壓以產生該第一控制訊號。
  8. 如請求項1之連接埠控制裝置,其中該切換電路包含: 一第一電晶體,用以接收該供應電壓,並用以根據該第一控制訊號決定是否經由該上拉電阻傳輸該供應電壓至該連接埠;以及 一第二電晶體,耦接於該第一電晶體與該上拉電阻之間,並用以根據該第二控制訊號關斷該訊號路徑。
  9. 如請求項8之連接埠控制裝置,其中若該第一電晶體與該第二電晶體每一者的一耐壓低於該供應電壓時,該致能電路系統更用以分壓該供應電壓以產生該第一控制訊號,且該保護電路系統更用以在該供應電壓上電時分壓該供應電壓以產生該第二控制訊號。
  10. 一種連接埠控制裝置,包含: 一第一開關,用以接收一供應電壓,並用以根據一第一控制訊號導通; 一第二開關,耦接於一上拉電阻與該第一開關之間,其中該上拉電阻用以耦接至一連接埠; 一二極體,其中該二極體的一陽極用以接收該供應電壓; 一第一電壓產生電路,用以自該二極體的一陰極接收該供應電壓,並對該供應電壓分壓以產生一第二控制訊號至該第二開關的一控制端; 一電阻,耦接於該第二開關的該控制端與該連接埠之間; 一第三開關,耦接於該第一電壓產生電路與地之間;以及 一第二電壓產生電路,用以對該供應電壓分壓以產生一偏壓訊號至該第三開關的一控制端,其中該第二開關與該第三開關中每一者的一耐壓低於該供應電壓。
TW109116514A 2020-05-19 2020-05-19 連接埠控制裝置 TWI715498B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109116514A TWI715498B (zh) 2020-05-19 2020-05-19 連接埠控制裝置
US17/315,391 US11329649B2 (en) 2020-05-19 2021-05-10 Port controller device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109116514A TWI715498B (zh) 2020-05-19 2020-05-19 連接埠控制裝置

Publications (2)

Publication Number Publication Date
TWI715498B true TWI715498B (zh) 2021-01-01
TW202145734A TW202145734A (zh) 2021-12-01

Family

ID=75237373

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109116514A TWI715498B (zh) 2020-05-19 2020-05-19 連接埠控制裝置

Country Status (2)

Country Link
US (1) US11329649B2 (zh)
TW (1) TWI715498B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115104259A (zh) * 2020-02-14 2022-09-23 华为技术有限公司 一种集成电路、控制方法及系统
IT202100003542A1 (it) * 2021-02-16 2022-08-16 St Microelectronics Srl Sistema e metodo per selezionare una modalita' operativa, quale una modalita' di avvio, di una unita' a micro-controllore
TWI801141B (zh) * 2022-02-18 2023-05-01 瑞昱半導體股份有限公司 雙向訊號轉換電路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020050936A1 (en) * 2000-10-30 2002-05-02 Tetsuya Kato USB machine
TWM331849U (en) * 2007-11-08 2008-05-01 E Ten Information Sys Co Ltd Mixed-type output connection port
TW201642535A (zh) * 2015-05-29 2016-12-01 創惟科技股份有限公司 適用於連接不同類型連接埠的通用序列匯流排之集線裝置及其方法
US20170154743A1 (en) * 2015-11-26 2017-06-01 Kabushiki Kaisha Toshiba Port connection circuit, port connection control method and electronic device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9558144B2 (en) * 2014-09-26 2017-01-31 Intel Corporation Serial bus electrical termination control
TWI716965B (zh) * 2019-08-14 2021-01-21 威鋒電子股份有限公司 Usb連接埠的終端電阻電路及其操作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020050936A1 (en) * 2000-10-30 2002-05-02 Tetsuya Kato USB machine
TWM331849U (en) * 2007-11-08 2008-05-01 E Ten Information Sys Co Ltd Mixed-type output connection port
TW201642535A (zh) * 2015-05-29 2016-12-01 創惟科技股份有限公司 適用於連接不同類型連接埠的通用序列匯流排之集線裝置及其方法
US20170154743A1 (en) * 2015-11-26 2017-06-01 Kabushiki Kaisha Toshiba Port connection circuit, port connection control method and electronic device

Also Published As

Publication number Publication date
US20210367599A1 (en) 2021-11-25
US11329649B2 (en) 2022-05-10
TW202145734A (zh) 2021-12-01

Similar Documents

Publication Publication Date Title
TWI715498B (zh) 連接埠控制裝置
US10067554B2 (en) VCONN pull-down circuits and related methods for USB type-C connections
TWI433458B (zh) 多功能輸出驅動器與多功能傳送器
US9257973B1 (en) Supply-state-enabled level shifter interface circuit and method
US7986162B2 (en) Interface circuit
US9634662B2 (en) High-voltage-tolerant pull-up resistor circuit
US9768768B2 (en) Failsafe interface circuit and related method
CN106656148B (zh) 一种防止电流倒灌的双向io电路
TW201021412A (en) High signal level compliant input/output circuits
US10063233B2 (en) Method of operating a pull-up circuit
WO1999026342A1 (en) Voltage tolerant buffer
TW202205054A (zh) 積體電路及其訊號傳輸方法
WO2018032766A1 (zh) 一种电压产生装置及半导体芯片
TWI390846B (zh) 輸出胞、輸入胞以及輸入輸出元件
TWI762296B (zh) 保護電路以及集線器晶片
US9479174B2 (en) Tristate gate
TWI429197B (zh) 多模態的傳送輸出電路
US7663398B1 (en) Circuit and method for high impedance input/output termination in shut off mode and for negative signal swing
US7965481B2 (en) High voltage tolerance circuit
TWI670937B (zh) 通用序列匯流排控制電路
CN113722253A (zh) 端口控制装置
TWI685196B (zh) 切換裝置與漏電控制方法
CN101110586B (zh) 一种开漏/开源电路的输出信号管脚控制装置及方法
US11770151B2 (en) Signal receiver and signal transceiver
TW201611519A (zh) 積體電路