TWI762296B - 保護電路以及集線器晶片 - Google Patents

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Abstract

一種保護電路，適用於一集線器晶片中。集線器晶片具有一傳輸介面。傳輸介面包括一電源接腳以及一資料接腳。本發明的保護電路包括一電壓產生電路、一PMOS電晶體以及一偵測電路。電壓產生電路根據電源接腳及資料接腳的電壓，產生並調整一輸出電壓。PMOS電晶體耦接電源接腳及資料接腳。PMOS電晶體的基極接收輸出電壓。偵測電路偵測電源接腳的電壓。當電源接腳的電壓為一第一電壓時，偵測電路傳送資料接腳的電壓予PMOS電晶體的閘極。

Description

保護電路以及集線器晶片
本發明係有關於一種保護電路，特別是有關於一種用以避免一集線器晶片的接腳電壓相互干擾的保護電路。
為了擴充連接埠的數量，電腦裝置通常利用一集線器(hub)晶片耦接到多個外部週邊裝置，並利用集線器晶片與週邊裝置溝通。集線器晶片具有許多傳輸介面，用以連接電腦裝置及週邊裝置。一般而言，每一傳輸介面具有至少一電源接腳以及至少一資料接腳。電源接腳用以傳送電源。此電源可能來自電腦裝置或一電源適配器(adapter)。一般來說，集線器晶片包含有一降壓器用以將電源接腳收到的5V轉為3.3V，再傳送3.3V至集線器晶片的核心電路。或是在集線器的電路板上外接一降壓器，用以將5V轉為3.3V，再傳送3.3V至集線器晶片的電源接腳。當電腦裝置或電源適配器停止供電時(如電腦裝置命令集線器晶片進入休眠模式)，集線器晶片每埠的電源接腳的電壓位準理論上應為低位準電壓(例如0V)。此時，來自下行埠的外部週邊裝置(特別是有自帶電源的外部裝置，例如有外接電源或是有電池的外部週邊裝置)的資料接腳的電壓將透過集線器晶片之資料接腳傳入集線器晶片內部的某些電路路徑而影響集線器晶片的電源接腳的電壓，使得集線器晶片的電源接腳的電壓不為低位準(例如高於2.7V)，此將使集線器晶片誤動作，甚至造成集線器晶片當機。在此例中，當電腦裝置或電源適配器再度供電時，集線器晶片無法正常動作。
本發明之一實施例提供一種保護電路，適用於一集線器晶片中。集線器晶片具有一傳輸介面。傳輸介面包括一電源接腳以及一資料接腳。本發明的保護電路包括一電壓產生電路、一PMOS電晶體以及一偵測電路。電壓產生電路根據電源接腳及資料接腳的電壓，產生並調整一輸出電壓。PMOS電晶體的第一電極耦接電源接腳。PMOS電晶體的第二電極耦接資料接腳。PMOS電晶體的基極接收輸出電壓。偵測電路偵測電源接腳的電壓。當電源接腳的電壓為一低位準電壓時，偵測電路傳送資料接腳的電壓予PMOS電晶體的閘極。
在另一實施例中，保護電路包括一阻擋元件以及一靜電放電電路。阻擋元件耦接於電源接腳與一節點之間，用以阻擋來自節點的電流進入電源接腳。靜電放電電路耦接於節點以及資料節點之間。當一靜電放電事件發生於資料節點時，靜電放電電路提供一放電路徑，用以將一靜電放電電流由資料接腳，經過節點，釋放至一接地節點。
本發明之另一實施例提供一種保護電路，適用於一集線器晶片中。集線器晶片具有一傳輸介面。傳輸介面包括一電源接腳以及一資料接腳。本發明的保護電路包括一電壓產生電路、一第一PMOS電晶體、一第二PMOS電晶體、一阻擋元件以及一靜電放電電路。電壓產生電路根據電源接腳及資料接腳的電壓，產生並調整一輸出電壓。第一PMOS電晶體耦接電源接腳及資料接腳。第一PMOS電晶體的基極接收輸出電壓。第二PMOS電晶體耦接電源接腳、第一PMOS電晶體的閘極以及資料接腳。第二PMOS電晶體的基極耦接第一PMOS電晶體的基極。阻擋元件耦接於電源接腳與一節點之間，用以阻擋來自節點的電流進入電源接腳。靜電放電電路耦接於節點以及資料節點之間。
本發明之一實施例提供一種集線器晶片，包括至少一傳輸介面以及一控制電路。傳輸介面包括一第一資料接腳以及一第二資料接腳。控制電路用以設定第一資料接腳以及第二資料接腳的電壓。當集線器晶片未接收到一外部電力時，控制電路設定第一資料接腳的電壓大於一第一設定值，並設定第二資料接腳的電壓小於一第二設定值。第一設定值大於第二設定值。外部電力來自主機或是一電源適配器。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。
第1圖為本發明的操作系統的示意圖。如圖所示，操作系統100包括一主機(Host)110、一集線器(Hub)晶片120以及一週邊裝置130。主機110透過集線器晶片120與週邊裝置130溝通。舉例而言，主機110可能透過集線器晶片120提供電源及資料予週邊裝置130。週邊裝置130根據主機110所提供的資料而動作。在另一可能實施例中，主機110可能只提供資料予週邊裝置130，但不供電予週邊裝置130。在其它實施例中，主機110透過集線器晶片120接收來自週邊裝置130的資料。在一些實施例中，主機110更供電予集線器晶片120。
集線器晶片120耦接於主機110與週邊裝置130之間。本發明並不限定集線器晶片120的種類。在一可能實施例中，集線器晶片120係為一USB集線器晶片。在此例中，當集線器晶片120傳送資料(如提供資料予主機110或是週邊裝置130)時，集線器晶片120可能是運行在全速模式(full speed)下。在本實施例中，集線器晶片120包括傳輸介面121、123以及一控制電路122。在其它實施例中，集線器晶片120更耦接一電源適配器(未顯示)。集線器晶片120可能將電源適配器(adapter)所提供的電源提供予週邊裝置130。在一些實施例中，集線器晶片120可能轉換(或增加或減少)電源適配器的電源，再將轉換後的電源提供予週邊裝置130。一般來說，集線器晶片120包含有一降壓器(未繪示出)用以將電源接腳收到的5V轉為3.3V，再傳送至集線器晶片120的核心電路。或是在集線器晶片120所在的電路板上，外接一降壓器(未繪示出)用以轉換電源適配器所提供的電源(如5V)，再將轉換後的電壓(如3.3V)傳送至集線器晶片120的電源接腳。
傳輸介面121用以耦接主機110。在本實施例中，傳輸介面121具有一電源接腳UV以及一資料接腳UD 1。電源接腳UV用以接收來自主機110的電源或是降壓後的主機110的電源。資料接腳UD 1用以傳輸資料，如輸出資料予主機110，或是接收來自主機110的資料。在其它實施例中，傳輸介面121更包括一資料接腳UD 2。資料接腳UD 2用以傳輸資料。在一可能實施例中，資料接腳UD 1及UD 2用以傳送差動信號。
本發明並不限定傳輸介面121的電源接腳及資料接腳的數量。在其它實施例中，傳輸介面121可能具有更多的電源接腳或是更多的資料接腳。另外，本發明並不限定傳輸介面121的種類。在一可能實施例中，傳輸介面121為一USB連接埠，如USB 2.0連接埠。在一實施例中，USB 2.0連接埠的VBUS接腳可能作為電源接腳UV，USB 2.0連接埠的D+接腳可能作為資料接腳UD 1，而USB 2.0連接埠的D-接腳可能作為資料接腳UD 2。在另一實施例中，USB 2.0連接埠的VBUS接腳先透過一降壓器(未繪示出)降壓為3.3V後再耦接至電源接腳UV。在一些實施例中，由於傳輸介面121耦接主機110，故傳輸介面121可稱為一上行埠(Upstream Facing Port；UFP)。
傳輸介面123用以耦接週邊裝置130。在一可能實施例中，傳輸介面123具有一電源接腳DV以及一資料接腳DD 1。當集線器晶片120耦接週邊裝置130並且週邊裝置130並未耦接一電源適配器時，集線器晶片120供電予週邊裝置130。集線器晶片120可能透過電源接腳DV將來自主機110的電源輸出予週邊裝置130。在其它實施例中，當集線器晶片120可能轉換一電源適配器(未顯示)所提供的電源(如5V)，並將轉換後的電源(如3.3V)透過電源接腳DV提供予週邊裝置130。當集線器晶片120耦接週邊裝置130並且週邊裝置130耦接一電源適配器(未顯示)時，主機110跟集線器晶片120無須供電給週邊裝置130。資料接腳DD 1用以傳輸資料，如輸出資料予週邊裝置130，或是接收來自週邊裝置130的資料。在另一可能實施例中，傳輸介面123更具有一資料接腳DD 2。資料接腳DD 2用以傳送資料。在一可能實施例中，資料接腳DD 1及DD 2用以傳送差動信號。
本發明並不限定傳輸介面123的電源接腳及資料接腳數量。在其它實施例中，傳輸介面123可能具有更多的電源接腳或是更多的資料接腳。本發明並不限定傳輸介面123的種類。在一可能實施例中，傳輸介面123為一USB連接埠，如USB 2.0連接埠。在一實施例中，USB 2.0連接埠的VBUS接腳可能作為電源接腳DV，USB 2.0連接埠的D+接腳可能作為資料接腳DD 1，USB 2.0連接埠的D-接腳可能作為資料接腳DD 2。在一些實施例中，由於傳輸介面123耦接週邊裝置130，故傳輸介面123可稱為一下行埠(Downstream Facing Port；DFP)。在其它實施例中，集線器晶片120具有更多的下行埠，用以耦接更多的週邊裝置。
控制電路122耦接於傳輸介面121及123之間，並包括一驅動電路124。驅動電路124根據傳輸介面121的電源接腳UV的電源，提供電源予傳輸介面123的電源接腳DV。在其它實施例中，驅動電路124根據傳輸介面121的資料接腳UD 1及UD 2的位準變化，得知主機110所提供的資料。驅動電路124根據主機110所提供的資料，控制傳輸介面123的資料接腳DD 1及DD 2的位準變化。在此例中，週邊裝置130根據資料接腳DD 1及DD 2的位準變化而動作。在另一可能實施例中，驅動電路124根據傳輸介面123的資料接腳DD 1及DD 2的位準變化，得知週邊裝置130所提供的資料。驅動電路124根據週邊裝置130所提供的資料，控制傳輸介面121的資料接腳UD 1及UD 2的位準變化。在此例中，主機110根據資料接腳UD 1及UD 2的位準變化，得知週邊裝置130所提供的資料。
在一些實施例中，控制電路122更包括一保護電路125。保護電路125耦接傳輸介面121及123，用以避免傳輸介面121及123的資料接腳的位準變化影響電源接腳的位準。以傳輸介面123為例，當電源接腳DV的電壓為低位準電壓時(或稱第一電壓，如0V)時，表示主機110停止供電，或是耦接集線器晶片120的一電源適配器停止供電。此時，如果集線器晶片120耦接一具有電源適配器的週邊裝置130時，傳輸介面123的資料接腳DD 1及DD 2仍會有位準變化。資料接腳DD 1及DD 2的電壓位準會竄入集線器晶片120內部的某些電路路徑而回灌至傳輸介面123的電源接腳DV以及傳輸介面121的電源接腳UV，使得集線器晶片120的電源接腳DV與電源接腳UV的電壓不為低位準電壓(例如不為0V)。在某些實施例中，當週邊裝置130未耦接一電源適配器且集線器晶片120未接收外部電源(如來自主機110或是來自一電源適配器的電源)時，傳輸介面123的資料接腳DD 1及DD 2仍可能會有位準變化。舉例來說，週邊裝置130可能具有電池。如此一來，週邊裝置130的資料接腳DD 1及DD 2的電壓位準會竄入集線器晶片120內部的某些電路路徑而回灌至傳輸介面123的電源接腳DV以及傳輸介面121的電源接腳UV，使得集線器晶片120的電源接腳DV與電源接腳UV的電壓不為低位準電壓(例如不為0V)。此將使集線器晶片120誤動作，甚至造成集線器晶片120當機。保護電路125的功能便是保護電源接腳DV與電源接腳UV的電壓，避免其受到資料接腳DD 1及DD 2的電壓影響而不為低位準電壓(例如不為0V)。驅動電路124也不會因電源接腳DV與電源接腳UV的電壓不為低位準而誤動作，因而造成集線器晶片120當機。當主機110或是一電源適配器(未顯示)重新供電予集線器晶片120時，集線器晶片120可立即動作。
由於保護電路125保護傳輸介面121及123的電源接腳UV及DV的方式相同，故以下內容係以傳輸介面123為例來說明保護電路125如何運作。第2A圖為本發明之控制電路的一可能示意圖。第2A圖只有列出與本發明有關的元件，但並非用以限制本發明。控制電路200A可能具有其它硬體元件或控制硬體元件的軟體，但在此不一一贅述。
控制電路200A包括一驅動電路202A以及一保護電路204A。保護電路204A耦接於電源接腳DV與資料接腳DD 1之間，用以避免資料接腳DD 1的電壓DP發生變化時，影響電源接腳DV的電壓VCCAH，特別是在集線器晶片120未接收來自主機110以及一電源適配器的電力時。在本實施例中，保護電路204A至少包括一電壓產生電路210、一PMOS電晶體220以及一偵測電路230。
電壓產生電路210根據電源接腳DV的電壓VCCAH及資料接腳DD 1的電壓DP，產生並調整一輸出電壓VBD1。在一可能實施例中，當電源接腳DV的電壓VCCAH為一預設電壓(或稱第二電壓，如3.3V)時，表示主機110或外部的電源適配器供電予集線器晶片120，因此，電壓產生電路210設定輸出電壓VBD1約等於電源接腳DV的電壓VCCAH (或稱一預設電壓，如3.3V)。然而，當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時，表示主機110或外部的電源適配器停止供電予集線器晶片120，因此，電壓產生電路210調整輸出電壓VBD1，使得輸出電壓VBD1小於預設電壓，且小於資料接腳DD 1的電壓DP。
PMOS電晶體220包括閘極(gate)G1、基極(bulk)B1及電極E1、E2。電極E1及E2之一者為一源極(source)時，電極E1及E2之另一者為一汲極(drain)。在本實施例中，PMOS電晶體220的閘極G1耦接偵測電路230。PMOS電晶體220的電極E1耦接電源接腳DV。PMOS電晶體220的電極E2耦接資料接腳DD 1。PMOS電晶體220的基極B1接收輸出電壓VBD1。當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時，由於輸出電壓VBD1小於資料接腳DD 1的電壓DP，故PMOS電晶體220的電極E1與基極B1間的一本體二極體(body diode)222不導通。
偵測電路230耦接閘極G1，並偵測電源接腳DV的電壓VCCAH。當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時，偵測電路230傳送該資料接腳DD 1的電壓DP予閘極G1。此時，由於PMOS電晶體220的閘極G1與電極E2的電壓相同，故PMOS電晶體220不導通。由於電極E1與E2間的一通道(channel)221被切斷，故PMOS電晶體220並不會將資料接腳DD 1的電壓DP傳送至電源接腳DV。因此，電源接腳DV的電壓VCCAH不會受到資料接腳DD 1的電壓DP的影響。也就是說，當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時，PMOS電晶體220不導通，並且輸出電壓VBD1小於資料接腳DD 1的電壓DP，PMOS電晶體220的電極E1與基極B1間的一本體二極體(body diode)222不導通，因此完全阻斷任何電壓回灌至電源接腳DV的電壓VCCAH的路徑。
本發明並不限定偵測電路230的架構。任何可根據電源接腳DV的電壓VCCAH，提供資料接腳DD 1的電壓DP予PMOS電晶體220的閘極G1的電路，均可作為偵測電路230。在本實施例中，偵測電路230包括一PMOS電晶體231。PMOS電晶體231包括閘極G2、基極B2及電極E3、E4。在此例中，當電極E3及E4之一者為一源極時，電極E3及E4之另一者為一汲極。如圖所示，PMOS電晶體231的閘極G2耦接電源接腳DV，用以接收電壓VCCAH。PMOS電晶體231的電極E3耦接閘極G1。PMOS電晶體231的電極E4耦接資料接腳DD 1。PMOS電晶體231的基極B2耦接基極B1，並接收輸出電壓VBD1。上述所述的低位準電壓是指能夠讓PMOS電晶體導通的一電壓。一般來說，PMOS電晶體的閘極電壓只要小於PMOS電晶體的源極電壓與PMOS電晶體的臨界電壓的總和便能讓PMOS電晶體導通。假設PMOS電晶體的源極電壓為3.3V，而PMOS電晶體的臨界電壓為-0.6V，則PMOS電晶體的閘極電壓只要小於2.7V便能讓PMOS電晶體導通。反之，在一實施例中，上述預設電壓可為一高位準電壓，例如是2.7V~3.3V間的電壓。
驅動電路202A透過PMOS電晶體220，控制資料接腳DD 1的電壓DP。在本實施例中，驅動電路202A包括一預驅動電路(pre-drive circuit)240。預驅動電路240用以在電源接腳DV的電壓VCCAH為一預設電壓(如3.3V)時，根據一邏輯資料LDA1，導通或不導通PMOS電晶體220，用以控制資料接腳DD 1的電壓DP。本發明並不限定邏輯資料LDA1的來源。在一可能實施例中，邏輯資料LDA1可能來自主機110。在此例中，驅動電路202A更包括一解碼電路(未顯示)。解碼電路根據資料接腳UD 1及UD 2的位準變化，產生邏輯資料LDA1。在其它實施例中，驅動電路202A可能整合於保護電路204A之中。
第2B圖為本發明之控制電路的另一可能示意圖。控制電路200B包括一保護電路204B以及一驅動電路240、250。保護電路204B耦接電源接腳DV、資料接腳DD 1及DD 2，用以避免資料接腳DD 1及DD 2的電壓DP、DM影響電源接腳DV的電壓VCCAH，特別是當集線器晶片120未接收外部電源(如來自主機110的電源或是來自一電源適配器的電源)時。在本實施例中，保護電路204B包括電壓產生電路210、280、PMOS電晶體220、260及偵測電路230、270。由於電壓產生電路210、PMOS電晶體220及偵測電路230的特性已敍述如上，故不再贅述。
電壓產生電路280根據電源接腳DV的電壓VCCAH及資料接腳DD 2的電壓DM，產生並調整輸出電壓VBD2。舉例而言，當電源接腳DV的電壓VCCAH為一預設電壓(3.3V)時，表示主機110或外部的電源適配器供電予集線器晶片120，因此，電壓產生電路280設定輸出電壓VBD2約等於電源接腳DV的電壓VCCAH。然而，當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時，表示主機110或外部的電源適配器停止供電予集線器晶片120，因此，電壓產生電路280調整輸出電壓VBD2，使得輸出電壓VBD2小於預設電壓，且小於資料接腳DD 2的電壓DM。在其它實施例中，電壓產生電路210與280整合成單一電壓產生電路。
PMOS電晶體260包括一閘極G3、一基極B3及電極E5、E6。當電極E5及E6之一者為一源極時，電極E5及E6之另一者為一汲極。在本實施例中，PMOS電晶體260的閘極G3耦接偵測電路270。PMOS電晶體260的電極E5耦接電源接腳DV。PMOS電晶體260的電極E6耦接資料接腳DD 2。PMOS電晶體260的基極B3接收輸出電壓VBD2。當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時，由於輸出電壓VBD2小於資料接腳DD 2的電壓DM，故PMOS電晶體260的電極E5與基極B3間的一本體二極體(body diode)262不導通。
偵測電路270耦接閘極G3，並偵測電源接腳DV的電壓VCCAH。當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時，偵測電路270傳送該資料接腳DD 2的電壓DM予閘極G3。此時，由於PMOS電晶體260的閘極G3與電極E6的電壓相同，故PMOS電晶體260不導通。由於電極E5與E6間的一通道261被切斷，故PMOS電晶體260並不會將資料接腳DD 2的電壓DM傳送至電源接腳DV。也就是說，當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時，PMOS電晶體260不導通，並且輸出電壓VBD2小於資料接腳DD 2的電壓DM，PMOS電晶體260的電極E5與基極B3間的本體二極體262不導通，因此完全阻斷任何電壓回灌至電源接腳DV的電壓VCCAH的路徑。
本發明並不限定偵測電路270的架構。任何可根據電源接腳DV的電壓VCCAH，提供資料接腳DD 2的電壓DM予PMOS電晶體260的閘極G3的電路，均可作為偵測電路270。在本實施例中，偵測電路270包括一PMOS電晶體271。
PMOS電晶體271包括閘極G4、基極B4及電極E7、E8。在此例中，當電極E7及E8之一者為一源極時，電極E7及E8之另一者為一汲極。如圖所示，PMOS電晶體271的閘極G4耦接電源接腳DV，用以接收電壓VCCAH。PMOS電晶體271的電極E7耦接閘極G3。PMOS電晶體271的電極E8耦接資料接腳DD 2。PMOS電晶體271的基極B4耦接基極B3，並接收輸出電壓VBD2。
在其它實施例中，控制電路200B的驅動電路包括預驅動電路240及250。由於預驅動電路240的特性已敍述如上，故不再贅述。在此例中，預驅動電路250用以在電源接腳DV的電壓VCCAH為預設電壓時，根據一邏輯資料LDA2，導通或不導通PMOS電晶體260，用以控制資料接腳DD 2的電壓DM。在一可能實施例中，邏輯資料LDA2可能來自主機110。在其它實施例中，預驅動電路250可能整合於保護電路204B之中。
第3圖為本發明之電壓產生電路的一可能示意圖。如圖所示，電壓產生電路300包括PMOS電晶體310、320以及一NMOS電晶體330。PMOS電晶體310包括一閘極G5、一基極B5及電極E9、E10。電極E9及E10之一者為一源極時，電極E9及E10之另一者為一汲極。PMOS電晶體310的閘極G5耦接電源接腳DV，用以接收電壓VCCAH。PMOS電晶體310的電極E9耦接資料接腳DD 1。PMOS電晶體310的基極B5用以提供輸出電壓VBD1。
PMOS電晶體320包括一閘極G6、一基極B6及電極E11、E12。電極E11及E12之一者為一源極時，電極E11及E12之另一者為一汲極。PMOS電晶體320的閘極G6耦接電極E10。PMOS電晶體320的電極E11耦接電源接腳DV。PMOS電晶體320的電極E12耦接基極B5以及B6，用以提供輸出電壓VBD1。
NMOS電晶體330包括一閘極G7、一基極B7及電極E13、E14。電極E13及E14之一者為一源極時，電極E13及E14之另一者為一汲極。NMOS電晶體330的閘極G7接收電源接腳DV的電壓VCCAH。NMOS電晶體330的電極E13耦接電極E10。NMOS電晶體330的電極E14耦接基極B7與一接地端，用以接收一接地電壓V GND。
當電源接腳DV的電壓VCCAH為一預設電壓(如3.3V)時，PMOS電晶體310不導通，並且NMOS電晶體330導通。此時，由於PMOS電晶體320的閘極G6等於接地電壓V GND，故PMOS電晶體320導通。因此，輸出電壓VBD1約等於電壓VCCAH(即預設電壓)。然而，當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時，PMOS電晶體310導通，用以傳送資料接腳DD 1的電壓DP予PMOS電晶體320的閘極G6。此時，輸出電壓VBD1逐漸下降。當輸出電壓VBD1約等於PMOS電晶體320的閘極G6的電壓與PMOS電晶體320的臨界電壓的總合時，PMOS電晶體320不導通。因此，輸出電壓VBD1維持於DP+V TH，其中V TH為PMOS電晶體320的臨界電壓，V TH為一負值。上述所述的低位準電壓是指能讓PMOS電晶體導通的一電壓。一般來說，PMOS電晶體的閘極電壓只要小於PMOS電晶體的源極電壓與PMOS電晶體的臨界電壓的總和便能讓PMOS電晶體導通。假設PMOS電晶體的源極電壓為3.3V，而PMOS電晶體的臨界電壓為-0.6V，則PMOS電晶體的閘極電壓只要小於2.7V便能讓PMOS電晶體導通。反之，在一實施例中，上述預設電壓可為一高位準電壓，例如是2.7V~3.3V間的電壓。
第3圖所示的電壓產生電路300可應用於第2A及2B圖的電壓產生電路210。另外，如果將電壓產生電路300的PMOS電晶體310的電極E9改耦接至資料接腳DD 2時，則第3圖所示的輸出電壓VBD1可作為第2B圖的輸出電壓VBD2。此時，電壓產生電路300便可作為第2B圖的電壓產生電路280。
第4A圖為本發明之保護電路的另一示意圖。如圖所示，保護電路400A耦接於電源接腳DV與資料接腳DD 1之間，用以避免來自資料接腳DD 1的靜電放電(Electrostatic Discharge；ESD)電流進入電源接腳DV。在本實施例中，保護電路400A包括一阻擋元件410以及一靜電放電電路420。
阻擋元件410耦接於電源接腳DV與一節點ND之間，用以阻擋來自節點ND的電流進入電源接腳DV。在一可能實施例中，阻擋元件410係為一二極體411。二極體411的陽極(anode)耦接電源接腳DV。二極體411的陰極(cathode)耦接節點ND。
靜電放電電路420耦接節點ND、資料節點DD 1以及一接地節點GND。當一靜電放電事件發生於資料節點DD 1並且接地節點GND接收一接地電壓V GND時，靜電放電電路420提供一放電路徑(未顯示)，用以將一靜電放電電流由資料接腳DD 1，經過節點ND，釋放至接地節點GND。由於靜電放電電流不會進入電源接腳DV，故可避免靜電放電電流進入集線器晶片120。
在本實施例中，靜電放電電路420包括一二極體421以及一箝位電路422。二極體421的陽極耦接資料接腳DD 1。二極體421的陰極耦接節點ND。箝位電路422耦接於節點ND與接地節點GND之間。當靜電放電事件發生時，箝位電路422提供一放電路徑，使得靜電放電電流由資料接腳DD 1，通過二極體421、節點ND、箝位電路422，進入接地節點GND。本發明並不限定箝位電路422的架構。任何可偵測靜電放電事件發生，並提供一放電路徑的架構，均可作為箝位電路422。
第4B圖為本發明之保護電路的另一示意圖。第4B圖相似於第4A圖，不同之處在於，第4B圖的保護電路400B多了一靜電放電電路430。由於第4B圖的阻擋元件410及靜電放電電路420的特性已敍述如上，故不再贅述。在本實施例中，靜電放電電路430耦接節點ND、資料節點DD 2以及接地節點GND。當一靜電放電事件發生於資料節點DD 2並且接地節點GND接收一接地電壓V GND時，靜電放電電路430提供一放電路徑(未顯示)，用以將一靜電放電電流由資料接腳DD 2，經過節點ND，釋放至接地節點GND。由於靜電放電電流不會進入電源接腳DV，故可避免靜電放電電流進入集線器晶片120。在其它實施例中，靜電放電電路420與430整合成單一靜電放電電路。
在本實施例中，靜電放電電路430包括一二極體431以及一箝位電路432。二極體431的陽極耦接資料接腳DD 2。二極體431的陰極耦接節點ND。箝位電路432耦接於節點ND與接地節點GND之間。當靜電放電事件發生時，箝位電路432提供一放電路徑，使得靜電放電電流由資料接腳DD 2，通過二極體431、節點ND、箝位電路432，進入接地節點GND。本發明並不限定箝位電路432的架構。任何可偵測靜電放電事件發生，並提供一放電路徑的架構，均可作為箝位電路432。
第5圖為本發明之保護電路的另一示意圖。在本實施例中，保護電路500為第2A圖的保護電路200A與第4A圖的保護電路400A的整合。因此，保護電路500不僅避免資料接腳DD 1的電壓影響電源接腳DV的電壓，更可避免一靜電放電電流進入電源接腳DV。
如圖所示，保護電路500包括一電壓產生電路510、一PMOS電晶體520、一偵測電路530、一預驅動電路540、一阻擋元件550以及一靜電放電電路560。電壓產生電路510根據電源接腳DV及資料接腳DD 1的電壓，產生並調整一輸出電壓VBD1。由於電壓產生電路510的特性相似於第2A圖的電壓產生電路210，故不再贅述。
PMOS電晶體520具有一閘極521、電極522、524以及一基極523。PMOS電晶體520的閘極521耦接偵測電路530。PMOS電晶體520的電極522耦接電源接腳DV。PMOS電晶體520的電極524耦接資料接腳DD 1。PMOS電晶體520的基極523接收輸出電壓VBD1。由於PMOS電晶體520的特性相似於第2A圖的PMOS電晶體220，故不再贅述。
偵測電路530根據電源接腳DV的電壓，傳送資料接腳DD 1的電壓予PMOS電晶體520的閘極521，特別是當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時。由於偵測電路530的特性與第2A圖的偵測電路230的特性相似，故不再贅述。預驅動電路540根據一邏輯資料LDA1，控制PMOS電晶體520，用以決定資料接腳DD 1的電壓。由於預驅動電路540的特性與第2A圖的預驅動電路240的特性相似，故不再贅述。
阻擋元件550耦接於電源接腳DV與節點ND之間，用以阻擋來自節點ND的電流進入電源接腳DV。靜電放電電路560耦接於節點ND、資料節點DD 1及接地節點GND。由於阻擋元件550及靜電放電電路560的特性相似於第4A圖的阻擋元件410及靜電放電電路420的特性，故不再贅述。
在本實施例中，當電源接腳DV的電壓為一低位準電壓(例如0V)時，偵測電路530傳送資料節點DD 1的電壓予PMOS電晶體520的閘極521。由於PMOS電晶體520的閘極521的電壓等於電極524的電壓，並且大於電極522的電壓，故可確保PMOS電晶體520的電極522與524之間不會形成一通道。另外，由於PMOS電晶體520的基極523的電壓(VBD1)小於資料節點DD 1的電壓，故PMOS電晶體520的電極522與基極523之間的本體二極體不導通。也就是說，當電源接腳DV的電壓VCCAH為一低位準電壓(例如0V)時，PMOS電晶體520不導通，並且輸出電壓VBD1小於資料接腳DD 1的電壓DP。由於PMOS電晶體260的電極522與基極523間的本體二極體不導通，因此完全阻斷任何電壓回灌至電源接腳DV的電壓VCCAH的路徑。上述所述的低位準電壓是指能讓PMOS電晶體導通的電壓。一般來說，PMOS電晶體的閘極電壓只要小於PMOS電晶體的源極電壓與PMOS電晶體的臨界電壓的總和便能讓PMOS電晶體導通。假設PMOS電晶體的源極電壓為3.3V，而PMOS電晶體的臨界電壓為-0.6V，則PMOS電晶體的閘極電壓只要小於2.7V便能讓PMOS電晶體導通。反之，在一實施例中，上述預設電壓可為一高位準電壓，例如是2.7V~3.3V間的電壓。
在其它實施例中，當一靜電放電事件發生於資料節點DD 1時，節點ND的電壓逐漸上升。阻擋元件550阻擋節點ND的電壓影響電源接腳DV的電壓。當節點ND的電壓達一觸發值時，靜電放電電路560被觸發，用以提供一放電路徑。因此，靜電放電電流由資料接腳DD 1，經過節點ND以及靜電放電電路560的放電路徑，釋放至接地節點GND。
由於電源接腳DV的電壓不會受到資料接腳DD 1的電壓影響，故電源接腳DV的電壓不會影響集線器晶片120的動作，並且不會造成集線器晶片120誤動作。因此，當主機110或外部的電源適配器重新供電時，集線器晶片120可正常動作。
第6圖為本發明的操作系統的另一示意圖。如圖所示，操作系統600包括一主機610、一集線器晶片620以及一週邊裝置630。主機610透過集線器晶片620與週邊裝置630溝通。由於主機610及週邊裝置630的特性與第1圖的主機110及週邊裝置130的特性相似，故不再贅述。
集線器晶片620耦接於主機610與週邊裝置630之間。本發明並不限定集線器晶片620的種類。在一可能實施例中，集線器晶片620係為一USB集線器晶片。集線器晶片620可能接收來自主機610的電力或是來自一電源適配器(未顯示)的電力。在一些實施例中，集線器晶片620根據主機610或是電源適配器所提供的電力，供電予週邊裝置630。
在本實施例中，集線器晶片620包括傳輸介面621、623以及一控制電路622。由於傳輸介面621及623的特性相似於第1圖的傳輸介面121及123的特性，故不再贅述。當集線器晶片620未接收到一外部電力(該外部電力可能來自主機或是一電源適配器)時，控制電路622保護傳輸介面621及623的電源接腳，避免傳輸介面621及623的電源接腳的電壓受到資料接腳的電壓的影響。在一些實施例中，當主機610進入省電模式(power down)時，主機610停止供電予集線器晶片620。此時，主機610仍連接集線器晶片620，但電源接腳DV的電壓為一低位準電壓。因此，控制電路622根據電源接腳DV的電壓，便可得知主機610是否提供電力。
在其它實施例中，集線器晶片620包括一電源插座(未顯示)。該電源插座用以接收來自一外部電源適配器的電力。當外部電源適配器插入電源插座時，控制電路622根據電源適配器的電力而動作。在此例中，控制電路622根據電源插座的電壓，便可得知外部電源適配器是否提供電力。
在一可能實施例中，在主機610停止提供電力並且電源適配器未提供電力予集線器晶片620時，控制電路620設定傳輸介面621及623的資料接腳的位準。以傳輸介面623為例，控制電路620可能設定資料接腳DD 1與DD 2之一者的電壓大於或等於一第一設定值，並設定資料接腳DD 1與DD 2之另一者的電壓小於一第二設定值。在此例中，第一設定值大於第二設定值。舉例而言，第一設定值可能為2V，第二設定值為0.8V。
本發明並不限定控制電路620的架構。在一可能實施例中，控制電路620相似於第2A圖的控制電路200A或是第2B圖的控制電路200B。在其它實施例中，控制電路620具有第4A圖所示的保護電路400A、第4B圖所示的保護電路400或是第5圖所示的保護電路500。
在其它實施例中，藉由觀察集線器晶片620的傳輸介面的資料接腳的電壓變化，便可以得知集線器晶片620是否具有一保護機制。舉例而言，當主機610與集線器晶片620與週邊裝置630連接時，集線器晶片620沒有接收到外部電力(外部電力可能係指來自主機或是電源適配器的電力)時，如果集線器晶片620的每一傳輸介面的第一資料接腳與第二資料接腳其中一者為大於或等於2V，而另一者為小於0.8V，則表示集線器晶片620內部具有一保護電路。該保護電路用以避免傳輸介面的資料接腳的電壓影響電源接腳的電壓。在一些實施例中，第一資料接腳與第二資料接腳可為USB2.0規格中的D+、D-接腳。
反之，當集線器晶片沒有接收外部電力時，如果集線器晶片的每一傳輸介面的第一資料接腳與第二資料接腳兩者都大於0.8V時，表示集線器晶片中並未具有任何保護電路。此時，由於集線器晶片的每一傳輸介面的第一資料接腳與第二資料接腳兩者都大於0.8V，故屬於USB2.0規格中是的不合法(illegal)狀態。因此將會導致集線器晶片誤動作，甚至造成集線器晶片當機。當電腦裝置被喚醒或電源適配器再度供電時，集線器晶片無法正常動作。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。雖然“第一”、“第二”等術語可用於描述各種元件，但這些元件不應受這些術語的限制。這些術語只是用以區分一個元件和另一個元件。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、600:操作系統 110、610:主機 120、620:集線器晶片 130、630:週邊裝置 121、123、621、623:傳輸介面 122、200A、200B、622:控制電路 UV、DV:電源接腳 UD 1、UD 2、DD 1、DD 2:資料接腳 124、202A:驅動電路 125、204A、204B、400A、400B、500:保護電路 210、280、300、510:電壓產生電路 220、231、260、271、310、320、520:PMOS電晶體 330:NMOS電晶體 230、270、530:偵測電路 VCCAH、DP、DM、VBD1、VBD2、V GND:電壓 G1~G7、521:閘極 B1~B7、523:基極 E1~E14、522、524:電極 222、262:本體二極體 221、261:通道 240、250、540:預驅動電路 LDA1、LDA2:邏輯資料 410、550:阻擋元件 420、430、560:靜電放電電路 ND:節點 411、421、431:二極體 GND:接地節點 422、432:箝位電路
第1圖為本發明的操作系統的示意圖。 第2A圖為本發明之控制電路的一可能示意圖。 第2B圖為本發明之控制電路的另一可能示意圖。 第3圖為本發明之電壓產生電路的一可能示意圖。 第4A圖為本發明之保護電路的另一示意圖。 第4B圖為本發明之保護電路的另一示意圖。 第5圖為本發明之保護電路的另一示意圖。 第6圖為本發明的操作系統的另一示意圖。
DV:電源接腳
DD1:資料接腳
200A:控制電路
202A:驅動電路
204A:保護電路
210:電壓產生電路
220、231:PMOS電晶體
230:偵測電路
VCCAH、DP、VBD1:電壓
G1、G2:閘極
B1、B2:基極
E1~E4:電極
222:本體二極體
221:通道
240:預驅動電路
LDA1:邏輯資料

Claims (24)

  1. 一種保護電路，適用於一集線器晶片中，該集線器晶片具有一傳輸介面，該傳輸介面包括一電源接腳、一第一資料接腳以及一第二資料接腳，該保護電路包括： 一電壓產生電路，根據該電源接腳及該第一資料接腳的電壓，產生並調整一第一輸出電壓； 一第一PMOS電晶體，具有一第一閘極、一第一電極、一第二電極以及一第一基極，該第一電極耦接該電源接腳，該第二電極耦接該第一資料接腳，該第一基極接收該第一輸出電壓；以及 一第一偵測電路，耦接該第一閘極，並偵測該電源接腳的電壓， 其中當該電源接腳的電壓為一第一電壓時，該第一偵測電路傳送該第一資料接腳的電壓予該第一閘極。
  2. 如請求項1之保護電路，其中當該電源接腳的電壓為該第一電壓時，該第一電極與該第二電極間的一通道被切斷，並且該第一電極與該第一基極間的一本體二極體不導通。
  3. 如請求項2之保護電路，其中該第一偵測電路包括： 一第二PMOS電晶體，具有一第二閘極、一第三電極、一第四電極以及一第二基極，該第二閘極耦接該電源接腳，該第三電極耦接該第一閘極、該第四電極耦接該第一資料接腳，該第二基極耦接該第一基極。
  4. 如請求項2之保護電路，更包括： 一第三PMOS電晶體，具有一第三閘極、一第五電極、一第六電極以及一第三基極，該第五電極耦接該電源接腳，該第六電極耦接該第二資料接腳，該第三基極接收一第二輸出電壓；以及 一第二偵測電路，耦接該第三閘極，並偵測該電源接腳的電壓， 其中當該電源接腳的電壓為該第一電壓時，該第二偵測電路傳送該第二資料接腳的電壓予該第三閘極， 其中，該電壓產生電路根據該電源接腳及該第二資料接腳的電壓，產生並調整該第二輸出電壓。
  5. 如請求項4之保護電路，其中當該電源接腳的電壓為該第一電壓時，該第五電極與該第六電極間的一通道被切斷，並且該第五電極與該第三基極間的一本體二極體不導通。
  6. 如請求項5之保護電路，其中該第二偵測電路包括： 一第四PMOS電晶體，具有一第四閘極、一第七電極、一第八電極以及一第四基極，該第四閘極耦接該電源接腳，該第七電極耦接該第三閘極、該第八電極耦接該第二資料接腳，該第四基極耦接該第三基極。
  7. 如請求項3之保護電路，其中該電壓產生電路包括： 一第五PMOS電晶體，具有一第五閘極、一第九電極、一第十電極以及一第五基極，該第五閘極耦接該電源接腳，該第九電極耦接該第一資料接腳； 一第六PMOS電晶體，具有一第六閘極、一第十一電極、一第十二電極以及一第六基極，該第六閘極耦接該第十電極，該第十一電極耦接該電源接腳，該第十二電極耦接該第五基極以及該第六基極，用以提供該第一輸出電壓；以及 一NMOS電晶體，具有一第七閘極、一第十三電極、一第十四電極以及一第七基極，該第七閘極耦接該電源接腳，該第十三電極耦接該第十電極，該第十四電極耦接該第七基極並耦接至一接地端。
  8. 如請求項7之保護電路，其中當該電源接腳的電壓為該第一電壓時，該第五PMOS電晶體導通，該第六PMOS電晶體不導通，並且該第一輸出電壓約等於該第六閘極的電壓與該第六PMOS電晶體的一臨界電壓的總合。
  9. 如請求項8之保護電路，其中當該電源接腳的電壓為一第二電壓時，該第五PMOS電晶體不導通，該第六PMOS電晶體及該NMOS電晶體導通，並且該第一輸出電壓為該第二電壓。
  10. 如請求項1之保護電路，更包括： 一驅動電路，當該電源接腳的電壓為一第二電壓時，根據一邏輯資料，控制該第一PMOS電晶體，用以調整該第一資料接腳的電壓，該第二電壓大於該第一電壓。
  11. 一種保護電路，適用於一集線器晶片中，該集線器晶片具有一傳輸介面，該傳輸介面包括一電源接腳、一第一資料接腳以及一第二資料接腳，該保護電路包括： 一阻擋元件，耦接於該電源接腳與一第一節點之間，用以阻擋來自該第一節點的電流進入該電源接腳；以及 一靜電放電電路，耦接於該第一節點以及該第一資料節點之間， 其中，當一靜電放電事件發生於該第一資料節點時，該靜電放電電路提供一第一放電路徑，用以將一靜電放電電流由該第一資料接腳，經過該第一節點，釋放至一接地節點。
  12. 如請求項11之保護電路，其中該靜電放電電路包括： 一第一二極體，其陽極耦接該第一資料接腳，其陰極耦接該第一節點；以及 一第一箝位電路，耦接於該第一節點與該接地節點之間， 其中當該靜電放電事件發生時，該第一箝位電路提供該第一放電路徑，使得該靜電放電電流由該第一資料接腳，通過該第一二極體、該第一節點、該第一放電路徑，進入該接地節點。
  13. 如請求項12之保護電路，其中該阻擋元件係為一第二二極體，該第二二極體的陽極耦接該電源接腳，該第二二極體的陰極耦接該第一節點。
  14. 如請求項12之保護電路，其中，當該靜電放電事件發生於該第二資料節點時，該靜電放電電路更提供一第二放電路徑，用以將該靜電放電電流由該第二資料接腳，經過該第一節點，釋放至該接地節點。
  15. 如請求項14之保護電路，其中該靜電放電電路更包括： 一第三二極體，其陽極耦接該第二資料接腳，其陰極耦接該第一節點；以及 一第二箝位電路，耦接於該第一節點與該接地節點之間， 其中當該靜電放電事件發生時，該第二箝位電路提供該第二放電路徑，使得該靜電放電電流由該第二資料接腳，通過該第三二極體、該第一節點、該第二放電路徑，進入該接地節點。
  16. 一種保護電路，適用於一集線器晶片中，該集線器晶片具有一傳輸介面，該傳輸介面包括一電源接腳以及一資料接腳，該保護電路包括： 一電壓產生電路，根據該電源接腳及該資料接腳的電壓，產生並調整一輸出電壓； 一第一PMOS電晶體，具有一第一閘極、一第一電極、一第二電極以及一第一基極，該第一電極耦接該電源接腳，該第二電極耦接該資料接腳，該第一基極接收該輸出電壓； 一第二PMOS電晶體，具有一第二閘極、一第三電極、一第四電極以及一第二基極，該第二閘極耦接該電源接腳，該第三電極耦接該第一閘極、該第四電極耦接該資料接腳，該第二基極耦接該第一基極； 一阻擋元件，耦接於該電源接腳與一節點之間，用以阻擋來自該節點的電流進入該電源接腳；以及 一靜電放電電路，耦接於該節點以及該資料節點之間。
  17. 如請求項16之保護電路，其中當該電源接腳的電壓為一第一電壓時，該電壓產生電路設定該輸出電壓，用以切斷該第一電極與該第二電極間的一通道，以及不導通該第一電極與該第一基極間的一本體二極體。
  18. 如請求項17之保護電路，其中該電壓產生電路包括： 一第三PMOS電晶體，具有一第三閘極、一第五電極、一第六電極以及一第三基極，該第三閘極耦接該電源接腳，該第五電極耦接該資料接腳； 一第四PMOS電晶體，具有一第四閘極、一第七電極、一第八電極以及一第四基極，該第四閘極耦接該第六電極，該第七電極耦接該電源接腳，該第八電極耦接該第三基極及該第四基極，用以提供該輸出電壓；以及 一NMOS電晶體，具有一第五閘極、一第九電極、一第十電極以及一第五基極，該第五閘極耦接該電源接腳，該第九電極耦接該第六電極，該第十電極耦接該第五基極並耦接至一接地端， 其中當該電源接腳的電壓為該第一電壓時，該第三PMOS電晶體導通，該第四PMOS電晶體不導通，並且該輸出電壓約等於該第四閘極的電壓與該第四PMOS電晶體的一臨界電壓的總合。
  19. 如請求項16之保護電路，其中該靜電放電電路包括： 一第一二極體，其陽極耦接該資料接腳，其陰極耦接該節點；以及 一箝位電路，耦接於該節點與一接地節點之間， 其中當一靜電放電事件發生於該資料節點時，該箝位電路提供一放電路徑，用以將一靜電放電電流由該資料接腳，經過該節點以及該放電路徑，並釋放至該接地節點。
  20. 如請求項19之保護電路，其中該阻擋元件係為一第二二極體，該第二二極體的陽極耦接該電源接腳，該第二二極體的陰極耦接該節點。
  21. 一種集線器晶片，耦接一主機，並包括： 至少一傳輸介面，該傳輸介面包括一第一資料接腳以及一第二資料接腳；以及 一控制電路，用以設定該第一資料接腳以及該第二資料接腳的電壓， 其中當該集線器晶片未接收到一外部電力時，該控制電路設定該第一資料接腳的電壓大於一第一設定值，並設定該第二資料接腳的電壓小於一第二設定值，該第一設定值大於該第二設定值，該外部電力來自該主機或是一電源適配器。
  22. 如請求項21之集線器晶片，其中該第一設定值為2V，而該第二設定值為0.8V。
  23. 如請求項21之集線器晶片，其中該第一資料接腳與該第二資料接腳分別為USB2.0規格中的D+接腳以及D-接腳。
  24. 如請求項21之集線器晶片，其中當該主機供電予該集線器晶片時，該集線器晶片是運行在全速(fullspeed)模式。
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