TWI804250B - 具有輸入/輸出緩衝器的晶片 - Google Patents

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Abstract

一種晶片包括輸入/輸出緩衝器(I/O緩衝器)、焊墊和偏置電路。I/O緩衝器由第一電源供電並耦接到該焊墊。該焊墊耦接到系統電源。當系統電源開啟且第一電源關閉時，偏置電路產生偏置信號并被傳送至I/O緩衝器以阻斷I/O緩衝器內的洩漏路徑。在一示例中，偏置電路由獨立於第一電源且不從焊墊汲取功率的第二電源供電。在另一示例中，偏置電路的電源端耦接到靜電放電總線，且焊墊通過二極體耦接到靜電放電總線。

Description

具有輸入/輸出緩衝器的晶片
本公開實施例通常涉及緩衝器，以及更具體地，涉及具有輸入/輸出緩衝器的晶片。
在一些情景下，晶片的電源斷開時，來自系統電源的電流可能會通過晶片的焊墊饋入至晶片。因此，需要一種設計來阻止(block)這種洩漏路徑。
然而，這種設計消耗的功率會隨著晶片焊墊的數量增多而增加。如何抑制這種設計的功耗是晶片設計領域的一個重要問題。
以下發明內容僅是說明性的，而無意於以任何方式進行限制。即，提供以下概述來介紹本文描述的新穎和非顯而易見的技術的概念，重點，益處和優點。選擇的實施方式在下面的詳細描述中進一步描述。因此，以下發明內容既不旨在標識所要求保護的主題的必要特徵，也不旨在用於確定所要求保護的主題的範圍。
本發明提供了一種具有輸入/輸出緩衝器的晶片，其能夠在給晶片供電的電源斷開而系統電源接通時阻斷輸入/輸出緩衝器內洩漏路徑的產生，且功耗相對較低。
第一方面，本發明提供了一種具有輸入/輸出緩衝器的晶片，包括：第一輸入/輸出緩衝器和第一焊墊，其中，該第一輸入/輸出緩衝器由第一電源供電且耦接到該第一焊墊，該第一焊墊耦接到系統電源；第二輸入/輸出緩衝器和第二焊墊，其中，該第二輸入/輸出緩衝器由該第一電源供電且耦接到該第二焊墊，該第二焊墊耦接到該系統電源；以及，偏置電路，用於在該系統電源接通及該第一電源關閉時產生偏置信號至該第一輸入/輸出緩衝器和該第二輸入/輸出緩衝器，以阻斷該第一輸入/輸出緩衝器內的第一泄漏路徑和該第二輸入/輸出緩衝器內的第二洩漏路徑。
在一些實施例中，該偏置電路為分壓器，其產生分壓電壓作為該偏置信號。
在一些實施例中，該偏置電路由第二電源供電，該第二電源獨立於該第一電源且不是從該第一焊墊和該第二焊墊中的任何一個引出來的電源。
在一些實施例中，該晶片還包括靜電放電總線、第一二極體和第二二極體；其中：該偏置電路的電源端耦接該靜電放電總線；該第一焊墊通過該第一二極體耦接該靜電放電總線；以及，該第二焊墊通過該第二二極體耦接該靜電放電總線。
在一些實施例中，該第一輸入/輸出緩衝器包括第一浮動N型井上拉串和第一焊墊追蹤電路；該第一焊墊追蹤電路根據該偏置信號將該第一焊墊耦接到該第一浮動N型井上拉串中的第一防漏電電晶體的閘極和本體區；該第二輸入/輸出緩衝器包括第二浮動N型井上拉串和第二焊墊追蹤電路；以及，該第二焊墊追蹤電路根據該偏置信號將該第二焊墊耦接到該第二浮動N型井上拉串中的第二防漏電電晶體的閘極和本體區。
在一些實施例中，該第一焊墊追蹤電路包括第一P型電晶體，其耦接在該第一防漏電電晶體的閘極與該第一焊墊之間，該第一P型電晶體的閘極受 該偏置信號的控制；以及，該第二焊墊追蹤電路包括第二P型電晶體，其耦接在該第二防漏電電晶體的閘極與該第一焊墊之間，該第二P型電晶體的閘極受該偏置信號的控制。
在一些實施例中，該第一焊墊追蹤電路包括第三P型電晶體，其耦接在該第一防漏電電晶體的本體區與該第一焊墊之間，該第三P型電晶體的閘極受該偏置信號的控制；以及，該第二焊墊追蹤電路包括第四P型電晶體，其耦接在該第二防漏電電晶體的本體區與該第二焊墊之間，該第四P型電晶體的閘極受該偏置信號的控制。
第二方面，本發明提供了一種具有輸入/輸出緩衝器的晶片，包括：輸入/輸出緩衝器和焊墊，其中，該輸入/輸出緩衝器由第一電源供電且耦接於該焊墊，該焊墊耦接到系統電源；偏置電路，用於在該系統電源接通及該第一電源關閉時產生偏置信號至該輸入/輸出緩衝器，以阻斷該輸入/輸出緩衝器內的洩漏路徑；其中：該偏置電路由第二電源供電，該第二電源獨立於該第一電源且不是從該焊墊引出來的電源。
在一些實施例中，該偏置電路為分壓器，其產生分壓電壓作為該偏置信號。
在一些實施例中，該輸入/輸出緩衝器包括浮動N型井上拉串和焊墊追蹤電路；以及，該焊墊追蹤電路根據該偏置信號將該焊墊耦接到該浮動N型井上拉串中的防漏電電晶體的閘極和本體區。
在一些實施例中，該焊墊追蹤電路包括P型電晶體，其耦接在該防漏電電晶體的閘極與該焊墊之間，該P型電晶體的閘極受該偏置信號的控制。
在一些實施例中，該焊墊追蹤電路包括P型電晶體，其耦接在該防漏電電晶體的本體區與該焊墊之間，該P型電晶體的閘極受該偏置信號的控制。
第三方面，本發明提供了一種具有輸入/輸出緩衝器的晶片，包 括：輸入/輸出緩衝器和焊墊，其中，該輸入/輸出緩衝器由第一電源供電且耦接到該焊墊，該焊墊耦接到系統電源；靜電放電總線和二極體，其中，該二極體將該焊墊耦接到該靜電放電總線；以及，偏置電路，用於在該系統電源接通及該第一電源關閉時產生偏置信號至該輸入/輸出緩衝器，以阻斷該輸入/輸出緩衝器內的洩漏路徑，其中：該偏置電路的電源端耦接該靜電放電總線。
在一些實施例中，該偏置電路為分壓器，其產生分壓電壓作為該偏置信號。
在一些實施例中，該輸入/輸出緩衝器包括浮動N型井上拉串和焊墊追蹤電路；以及，該焊墊追蹤電路根據該偏置信號將該焊墊耦接到該浮動N型井上拉串中的防漏電電晶體的閘極和本體區。
在一些實施例中，該焊墊追蹤電路包括P型電晶體，其耦接在該防漏電電晶體的閘極與該焊墊之間，該P型電晶體的閘極受該偏置信號的控制。
在一些實施例中，該焊墊追蹤電路包括P型電晶體，其耦接在該防漏電電晶體的本體區與該焊墊之間，該P型電晶體的閘極受該偏置信號的控制。
以下實施例將結合附圖進行詳細說明。本發明內容是通過示例的方式提供的，並非旨在限定本發明。在下面的詳細描述中描述其它實施例和優點。本發明由申請專利範圍限定。
100:晶片
106:偏置電路
102,102_1,102_2,102_N:I/O緩衝器
112:焊墊追蹤電路
110:浮動N型井上拉串
108:上電系統
104,104_1,104_2,104_N:焊墊
附圖(其中，相同的數字表示相同的組件)示出了本發明實施例。包括的附圖用以提供對本公開實施例的進一步理解，以及，附圖被併入並構成本公開實施例的一部分。附圖示出了本公開實施例的實施方式，並且與說明書一起用於解釋本公開實施例的原理。可以理解的是，附圖不一定按比例繪製，因為可以示出一些部件與實際實施中的尺寸不成比例以清楚地說明本公開實施 例的概念。
第1圖是根據本發明示例性實施例示出的具有焊墊追蹤的晶片100的示意圖。
第2圖是根據本發明一實施例示出的偏置電路106、上電系統108、浮動N型井上拉串110及焊墊追蹤電路112的細節的示意圖。
第3圖根據本發明示例性實施例示出了關於如何通過靜電放電總線(electrostatic discharging bus，EBUS)為偏置電路106供電的細節。
第4圖示出了具有多個焊墊104_1、104_2...104_N、多個I/O緩衝器102_1、102_2...102_N和僅單個(just one single)偏置電路106的晶片。
在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的是，可以在沒有這些具體細節的情況下實施一個或複數個實施例，不同的實施例或不同實施例中披露的不同特徵可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連 接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。文中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。
第1圖根據本發明示例性實施例示出了一種晶片100的示例，在該示例中，晶片100具有焊墊追蹤能力。
具有焊墊追蹤能力的晶片100包括輸入/輸出緩衝器(input/output buffer，I/O緩衝器)102、焊墊(pad，圖中示出為PAD)104和偏置電路(bias circuit)106。由晶片的電源(亦可互換地稱為“晶片電源”)VDIO1供電的I/O緩衝器102耦接到焊墊104，以及，焊墊104耦接到系統電源(system power)VDIO2，例如，焊墊104通過上電系統(power-on system)108耦接到系統電源VDIO2。在本發明實施例中，I/O緩衝器102由晶片電源VDIO1供電(可以理解地，當晶片電源VDIO1斷開時，則期望I/O緩衝器102不工作，因此，即便存在其它的電源接通的情況，也不期望I/O緩衝器內存在洩漏路徑；當晶片電源VDIO1接通時，則期望I/O緩衝器102正常工作)，而系統電源VDIO2用於給輸入/輸出緩衝器102外的其它模組供電。在這種情況下，晶片100是過驅動裝置(overdriven device)。晶片電源VDIO1和系統電源VDIO2的正常電壓電平(normal voltage level)為過驅動電壓，例如圖中標註的2*VDDQ，可以理解地，2*VDDQ大約為VDDQ的2倍，其中，VDDQ可以為驅動電晶體接通的閾值電壓。應當說明的是，過驅動電壓大於電晶體的閾值電壓，本發明實施例中以2*VDDQ為示例進行說明。第1圖示出了系統電源VDIO2已接通(VDIO2為2*VDDQ)但晶片電源VDIO1尚未接通(VDIO1為0伏)的示例情況。在本發明實施例中，系統電源VDIO2和晶片的電源VDIO1為獨立的電源，其中，電源VDIO1專門用於給I/O緩衝器供電，或者說，I/O緩衝器僅在 電源VDIO1接通時才正常工作，因此，在電源VDIO1斷開時，不希望因其它電源的接通而在I/O緩衝器內部存在洩漏路徑。在一示例中，當電源VDIO1接通時，其可以提供接近2*VDDQ的電壓電平，而關閉時，其提供的電壓電平為0伏，相當於是接地。
在第1圖中，僅示出了I/O緩衝器102的上拉路徑。為簡單起見，I/O緩衝器102的下拉路徑未在第1圖中示出。此外，為了簡潔起見，本發明的附圖僅示出了電源VDIO1關閉以及VDIO2接通時的信號流通示意，可以理解地，晶片100除了圖中示出的示例結構外，還可以包括一個或多個邏輯電路，以在操作需要時將相應信號提供給下一級。例如，在電源VDIO1關閉以及VDIO2接通時，邏輯電路使得Vmid提供給PMOS電晶體P2和P3，以及，使得PMOS電晶體P2和P3的源極信號提供給防漏電電晶體P1的閘極和本體區(bulk)。I/O緩衝器102包括浮動N型井上拉串(floating N-well pull-up string)110和焊墊追蹤電路(pad-tracking circuit)112。應當說明的是，本領域普通技術人員應當理解：浮動N型井上拉串是指上拉串中存在至少一個浮動N型井區PMOS電晶體(其被用作防漏電電晶體，如第2圖中所示的PMOS電晶體P1)，以及，該PMOS電晶體的本體區(其為N型井區)不是耦接到源極所耦接的電源端，即該PMOS電晶體的本體區和源極具有不同的耦接。焊墊追蹤電路112被偏置電路106產生的偏置信號Vmid偏置。根據偏置信號Vmid，焊墊追蹤電路112將焊墊104耦接到浮動N型井上拉串110。如第1圖所示，當偏置電壓Vmid處於適當的電壓電平時，焊墊電平VPAD通過焊墊追蹤電路112耦接到浮動N型井上拉串110。參考第1圖所示的電源情況，其中，系統電源VDIO2是接通的(=2*VDDQ)而晶片的電源VDIO1是斷開的(=0伏)，由於焊墊電平VPAD(VPAD處於2*VDDQ)被施加至浮動N型井上拉串110(例如，焊墊電平VPAD耦接到浮動N型井上拉串110的其中一個電晶體的閘極)，因此，I/O緩衝器102內從焊墊104(VPAD處於2*VDDQ) 到VDIO1(0V)的洩漏路徑遭到破壞(被阻斷)。這避免了不必要的電流消耗。
在一示例性實施例中，偏置電路106由另一電源VDIO3供電。在第1圖所示的電源情景中，如第1圖所示，系統電源VDIO2接通(=2*VDDQ)，晶片電源VDIO1關閉(=0伏)，電源VDIO3接通(
Figure 111111223-A0305-02-0010-1
2*VDDQ)。請注意，電源VDIO3不是直接從焊墊電壓VPAD引出來的電源。在示例性實施例中，VDIO3是獨立於晶片電源VDIO1且不是從焊墊VPAD引出來的附加電源(即電源VDIO3分別獨立於電源VDIO1和VDIO2)。在另一示例性實施例中，電源VDIO3可以被替換為晶片100的靜電放電總線(electrostatic discharging bus，EBUS)(如第3圖所示)。在該另一示例性實施例中，焊墊104通過二極體(如第3圖中的二極體302)耦接到靜電放電總線(EBUS)，也就是說，偏置電路106不是直接從焊墊104汲取功率，而是從EBUS汲取功率。當系統電源VDIO2接通(=2*VDDQ)時，偏置電路106由靜電放電總線(EBUS)供電，其中，靜電放電總線EBUS的電壓電平接近2*VDDQ。在一示例中，偏置電路106可以是分壓器，其產生分壓電壓作為偏置信號Vmid。例如，偏置電壓Vmid可以是VDDQ，其是偏置焊墊追蹤電路112的適當電壓電平。
第2圖示出了根據本發明示例性實施例的偏置電路106、上電系統108、浮動N型井上拉串110和焊墊追蹤電路112的具體電路示意結構，但本發明并不應當限於該示例結構，凡是基於本發明構思的變型實現均應落入本發明的保護範圍內。例如，在一變型實施例中，焊墊追蹤電路112中的P型電晶體P3可以被修改成N型電晶體，其N型電晶體的閘極受偏置信號Vmid的反相信號控制。
在第2圖的示例中，偏置電路106是分壓器(voltage divider)，其使用兩個電阻器R1和R2對電源VDIO3的電壓(
Figure 111111223-A0305-02-0010-2
2*VDDQ)進行分壓，以產生分壓電壓VDDQ作為偏置信號Vmid。應當說明的是，偏置電路106並不限於分壓器，凡是能夠提供偏置信號的任意結構均可，其中，偏置信號用於在電源VDIO1 關閉時被提供給焊墊追蹤電路112，特別地，被提供給焊墊追蹤電路內的PMOS電晶體P2和P3的閘極。上電系統108用電阻Rpull_up表示。浮動N型井上拉串110中的其中一個電晶體(例如，PMOS電晶體)P1被用作防漏電電晶體(leakage-blocking transistor)。焊墊追蹤電路112包括P型電晶體(例如，PMOS電晶體)P2，電晶體P2耦接在防漏電電晶體P1的閘極與焊墊104之間，P型電晶體P2的閘極受偏置信號Vmid的控制。在附圖所示示例中，焊墊追蹤電路112還可以包括P型電晶體(例如，PMOS電晶體)P3，電晶體P3耦接在防漏電電晶體P1的本體區(bulk)和焊墊104之間，且P型電晶體P3的閘極受偏置信號Vmid的控制。當系統電源VDIO2接通(=2*VDDQ)且晶片電源VDIO1關閉(=0伏)時，根據偏置信號Vmid(=VDDQ)，焊墊電壓VPAD(=2*VDDQ)通過被接通的P型電晶體P2耦接到防漏電電晶體P1的閘極以及通過被接通的P型電晶體P3耦接到防漏電電晶體P1的本體區。因此，防漏電電晶體P1是斷開的(turned off)，從而，從VDIO2通過焊墊104和浮動N型井上拉串110到VDIO1的漏電路徑是斷開的(broken)。
第3圖根據本發明示例性實施例詳細描述了如何通過靜電放電總線EBUS為偏置電路106供電的示意圖。如第3圖所示，焊墊104通過二極體302耦接到靜電放電總線EBUS。當耦接到焊墊104的系統電源VDIO2接通(on)時(=2*VDDQ)，二極體302將過驅動電壓電平2*VDDQ耦接到靜電放電總線EBUS，且偏置電路106產生分壓電壓VDDQ作為I/O緩衝器102的偏置電壓Vmid。
由於偏置電路106不直接從焊墊104汲取功率，因此，偏置電路106被認為是一種外部設計，而不受I/O緩衝器102的限制。因此，當一個晶片包括多個焊墊時，不同焊墊的不同I/O緩衝器可以共享相同的偏置電路。
第4圖示出了包括多個焊墊104_1、104_2...104_N、多個I/O緩衝器102_1、102_2...102_N及單個的(one single)偏置電路106的晶片的示意圖。當 系統電源VDIO2接通(=2*VDDQ)且晶片電源VDIO1關閉(=0伏)時，由單個的偏置電路106產生偏置信號Vmid(=VDDQ)，且偏置信號Vmid被分派/傳送至所有的I/O緩衝器102_1、102_2...102_N。
由於在多個焊墊104_1、104_2...104_N的焊墊追蹤中只需要單個的偏置電路106，因此，偏置設計的功耗是有限的。在傳統技術中，每個I/O緩衝器均配備有專門的偏置電路，其會消耗功率，且N個I/O緩衝器需要N個偏置電路，因此，傳統技術的偏置設計功耗特別大。通過本發明提供的上述位於I/O緩衝器外部的偏置電路，由偏置電路帶來的功耗被抑製到原來的1/N倍。
任何包括利用外部偏置電路(由獨立於VDIO1且不是從任何焊墊引出的附加電源供電，或者，由靜電放電總線EBUS供電)的I/O緩衝器的晶片應被視為在本發明的保護範圍內。
在申請專利範圍中使用諸如“第一”，“第二”，“第三”等序數術語來修改申請專利要素，其本身並不表示一個申請專利要素相對於另一個申請專利要素的任何優先權、優先級或順序，或執行方法動作的時間順序，但僅用作標記，以使用序數詞來區分具有相同名稱的一個申請專利要素與具有相同名稱的另一個元素要素。
雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100:晶片
106:偏置電路
102:I/O緩衝器
112:焊墊追蹤電路
110:浮動N型井上拉串
108:上電系統
104:焊墊

Claims (14)

  1. 一種具有輸入/輸出緩衝器的晶片，包括：第一輸入/輸出緩衝器和第一焊墊，其中，該第一輸入/輸出緩衝器由第一電源供電且耦接到該第一焊墊，該第一焊墊耦接到系統電源；第二輸入/輸出緩衝器和第二焊墊，其中，該第二輸入/輸出緩衝器由該第一電源供電且耦接到該第二焊墊，該第二焊墊耦接到該系統電源；以及，偏置電路，用於在該系統電源接通及該第一電源關閉時產生偏置信號至該第一輸入/輸出緩衝器和該第二輸入/輸出緩衝器，以阻斷該第一輸入/輸出緩衝器內的第一泄漏路徑和該第二輸入/輸出緩衝器內的第二洩漏路徑；其中：該第一輸入/輸出緩衝器包括第一浮動N型井上拉串和第一焊墊追蹤電路；該第一焊墊追蹤電路根據該偏置信號將該第一焊墊耦接到該第一浮動N型井上拉串中的第一防漏電電晶體的閘極和本體區；該第二輸入/輸出緩衝器包括第二浮動N型井上拉串和第二焊墊追蹤電路；以及，該第二焊墊追蹤電路根據該偏置信號將該第二焊墊耦接到該第二浮動N型井上拉串中的第二防漏電電晶體的閘極和本體區。
  2. 如請求項1之晶片，其中，該偏置電路為分壓器，其產生分壓電壓作為該偏置信號。
  3. 如請求項1之晶片，其中，該偏置電路由第二電源供電，該第二電源獨立於該第一電源且不是從該第一焊墊和該第二焊墊中的任何一個引出來的電源。
  4. 如請求項1之晶片，其中，該晶片還包括靜電放電總線、第一二極體和第二二極體； 其中：該偏置電路的電源端耦接該靜電放電總線；該第一焊墊通過該第一二極體耦接該靜電放電總線；以及，該第二焊墊通過該第二二極體耦接該靜電放電總線。
  5. 如請求項1之晶片，其中：該第一焊墊追蹤電路包括第一P型電晶體，其耦接在該第一防漏電電晶體的閘極與該第一焊墊之間，該第一P型電晶體的閘極受該偏置信號的控制；以及，該第二焊墊追蹤電路包括第二P型電晶體，其耦接在該第二防漏電電晶體的閘極與該第一焊墊之間，該第二P型電晶體的閘極受該偏置信號的控制。
  6. 如請求項1或5之晶片，其中：該第一焊墊追蹤電路包括第三P型電晶體，其耦接在該第一防漏電電晶體的本體區與該第一焊墊之間，該第三P型電晶體的閘極受該偏置信號的控制；以及，該第二焊墊追蹤電路包括第四P型電晶體，其耦接在該第二防漏電電晶體的本體區與該第二焊墊之間，該第四P型電晶體的閘極受該偏置信號的控制。
  7. 一種具有輸入/輸出緩衝器的晶片，包括：輸入/輸出緩衝器和焊墊，其中，該輸入/輸出緩衝器由第一電源供電且耦接於該焊墊，該焊墊耦接到系統電源；偏置電路，用於在該系統電源接通及該第一電源關閉時產生偏置信號至該輸入/輸出緩衝器，以阻斷該輸入/輸出緩衝器內的洩漏路徑；其中，該偏置電路由第二電源供電，該第二電源獨立於該第一電源且不是從該焊墊引出來的電源；該輸入/輸出緩衝器包括浮動N型井上拉串和焊墊追蹤電路；以及，該焊墊追蹤電路根據該偏置信號將該焊墊耦接到該浮動N型井上拉串中的防漏電電晶體的閘極和本體區。
  8. 如請求項7之晶片，其中，該偏置電路為分壓器，其產生分壓電壓作為該偏置信號。
  9. 如請求項7之晶片，其中，該焊墊追蹤電路包括P型電晶體，其耦接在該防漏電電晶體的閘極與該焊墊之間，該P型電晶體的閘極受該偏置信號的控制。
  10. 如請求項7或9之晶片，其中，該焊墊追蹤電路包括P型電晶體，其耦接在該防漏電電晶體的本體區與該焊墊之間，該P型電晶體的閘極受該偏置信號的控制。
  11. 一種具有輸入/輸出緩衝器的晶片，包括：輸入/輸出緩衝器和焊墊，其中，該輸入/輸出緩衝器由第一電源供電且耦接到該焊墊，該焊墊耦接到系統電源；靜電放電總線和二極體，其中，該二極體將該焊墊耦接到該靜電放電總線；偏置電路，用於在該系統電源接通及該第一電源關閉時產生偏置信號至該輸入/輸出緩衝器，以阻斷該輸入/輸出緩衝器內的洩漏路徑，其中，該偏置電路的電源端耦接該靜電放電總線；該輸入/輸出緩衝器包括浮動N型井上拉串和焊墊追蹤電路；以及，該焊墊追蹤電路根據該偏置信號將該焊墊耦接到該浮動N型井上拉串中的防漏電電晶體的閘極和本體區。
  12. 如請求項11之晶片，其中，該偏置電路為分壓器，其產生分壓電壓作為該偏置信號。
  13. 如請求項11之晶片，其中，該焊墊追蹤電路包括P型電晶體，其耦接在該防漏電電晶體的閘極與該焊墊之間，該P型電晶體的閘極受該偏置信號的控制。
  14. 如請求項11或13之晶片，其中，該焊墊追蹤電路包括P型電晶 體，其耦接在該防漏電電晶體的本體區與該焊墊之間，該P型電晶體的閘極受該偏置信號的控制。
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