TWI653831B - 緩衝器電路 - Google Patents

緩衝器電路 Download PDF

Info

Publication number
TWI653831B
TWI653831B TW107112509A TW107112509A TWI653831B TW I653831 B TWI653831 B TW I653831B TW 107112509 A TW107112509 A TW 107112509A TW 107112509 A TW107112509 A TW 107112509A TW I653831 B TWI653831 B TW I653831B
Authority
TW
Taiwan
Prior art keywords
voltage
signal
bias
voltages
ddl
Prior art date
Application number
TW107112509A
Other languages
English (en)
Other versions
TW201944733A (zh
Inventor
徐薪承
曹太和
林柏青
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW107112509A priority Critical patent/TWI653831B/zh
Application granted granted Critical
Publication of TWI653831B publication Critical patent/TWI653831B/zh
Priority to US16/373,726 priority patent/US10601405B2/en
Publication of TW201944733A publication Critical patent/TW201944733A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0233—Bistable circuits
    • H03K3/02335—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明揭露了一種緩衝器電路，能夠避免高電壓對低額定電壓元件造成損害。該緩衝器電路之一實施例包含：一預驅動器依據複數個電壓節點的電壓與複數個控制訊號提供第一、第二、第三與第四驅動訊號；一電壓偵測與偏壓電路依據該複數個電壓節點的電壓、一訊號墊的電壓與該第三驅動訊號提供複數個偏壓；一高壓耐受輸出緩衝器依據該複數個電壓節點的電壓、該第一與第二驅動訊號與該複數個偏壓，決定該高壓耐受輸出緩衝器之電晶體的導通狀態，並據以產生輸出訊號給該訊號墊；以及一高壓耐受輸入緩衝器依據該訊號墊的電壓、該複數個電壓節點的電壓、該第四驅動訊號與該複數個偏壓，決定該高壓耐受輸入緩衝器之電晶體的導通狀態，並據以產生輸入訊號。

Description

緩衝器電路
本發明是關於緩衝器電路，尤其是關於能夠避免高電壓對低額定電壓元件造成損害以及避免造成不想要的漏電流的緩衝器電路。
隨著互補式金氧半導體(CMOS)技術的快速發展，電晶體的尺寸持續地被縮小以減少晶片面積，從而增加操作速度以及節省功耗。
然而，隨著電晶體尺寸持續地被縮小，閘極氧化層變得非常薄，電晶體電極(閘極、汲極、源極與基極)之間的最大可允許的跨壓也因此減少。若一電晶體的任兩端點電壓差大於額定電壓(nominal voltage)VNOMINAL，該電晶體將會受損。然而，許多先進CMOS製程僅能提供低額定電壓VNOMINAL的電晶體，因此面臨操作電壓高於額定電壓VNOMINAL的問題。
圖1顯示一傳統的輸入與輸出緩衝器100，其耦接於一電源供應節點VDD與一接地節點GND之間，並包含一輸出緩衝器110、一預驅動器(pre-driver)120以及一輸入緩衝器130。輸出緩衝器110包含一P型金氧半導體(PMOS)電晶體P1與一N型金氧半導體(NMOS)電晶體N1。輸出緩衝器110的輸入是由預驅動器120依據控制訊號OE和輸出訊號DOUT來提供，且輸出緩衝器110的輸出是提供給一節點140。輸入緩衝器130包含一PMOS電晶體P2與一NMOS電晶體N2。輸 入緩衝器130的輸入是來自於節點140，且輸入緩衝器130的輸出是作為輸入訊號DIN。在此架構下，若電源供應節點VDD或節點140的電壓高於額定電壓VNOMINAL，輸出緩衝器110與輸入緩衝器130中的電晶體會面臨電晶體電極之跨壓高於額定電壓VNOMINAL的問題，造成例如閘極氧化層崩潰(gate-oxide breakdown)以及熱載子衰退(hot-carrier degradation)等損害，此外，若節點140的電壓高於電源供應節點VDD的電壓，還會發生漏電流從節點140經由PMOS電晶體P1的寄生二極體D1流至電源供應節點VDD的狀況。
本發明的目的之一在於提供一種緩衝器電路，以避免先前技術的問題。
本發明的目的之一在於提供一種緩衝器電路，其包含低額定電壓元件，且能避免過電壓對該低額定電壓元件造成損害。
本發明揭露了一種緩衝器電路，能夠避免高電壓對低額定電壓元件造成損害以及造成不想要的漏電流，該緩衝器電路之一實施例包含一預驅動器、一電壓偵測與偏壓電路、一高壓耐受輸出緩衝器以及一訊號墊。該預驅動器用來依據複數個電壓節點的電壓、一驅動器輸出訊號以及複數個控制訊號，提供複數個驅動訊號，其中該複數個驅動訊號包含一第一驅動訊號、一第二驅動訊號與一第三驅動訊號。該電壓偵測與偏壓電路用來依據該複數個電壓節點的電壓、該訊號墊的電壓以及該第三驅動訊號，提供複數個偏壓給該高壓耐受輸出緩衝器。該高壓耐受輸出緩衝器用來依據該複數個電壓節點的電壓、該第一驅動訊號、該第二驅動訊號以及該複數個偏壓產生一輸出訊號，該高壓耐受 輸出緩衝器之一實施例包含：複數個P型金氧半導體(PMOS)電晶體，用來依據該第一驅動訊號以及該複數個偏壓的N個偏壓，決定該複數個PMOS電晶體的導通狀態，其中該N為正整數；以及複數個N型金氧半導體(NMOS)電晶體，用來依據該第二驅動訊號以及該複數個偏壓的M個偏壓，決定該複數個NMOS電晶體的導通狀態，其中該M為正整數，且該輸出訊號相依於該複數個PMOS電晶體與該複數個NMOS電晶體的導通狀態。該訊號墊用來輸出該輸出訊號。
本發明另揭露一種緩衝器電路，能夠避免高電壓對低額定電壓元件造成損害，該緩衝器電路之一實施例包含一預驅動器、一電壓偵測與偏壓電路、一高壓耐受輸入緩衝器以及一訊號墊。該預驅動器用來依據複數個電壓節點的電壓、一驅動器輸出訊號以及複數個控制訊號，提供複數個驅動訊號，其中該複數個驅動訊號包含一第四驅動訊號。該電壓偵測與偏壓電路用來依據該複數個電壓節點的電壓、該訊號墊的電壓以及該複數個驅動訊號，提供複數個偏壓。該高壓耐受輸入緩衝器用來依據該複數個電壓節點的電壓、該第四驅動訊號、該複數個偏壓以及該訊號墊的電壓輸出一輸入訊號。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100‧‧‧輸入與輸出緩衝器
110‧‧‧輸出緩衝器
120‧‧‧預驅動器
130‧‧‧輸入緩衝器
140‧‧‧節點
P1、P2‧‧‧PMOS電晶體
N1、N2‧‧‧NMOS電晶體
VDD‧‧‧電源供應節點
GND‧‧‧接地節點
OE‧‧‧控制訊號
DOUT‧‧‧輸出訊號
DIN‧‧‧輸入訊號
D1‧‧‧寄生二極體
200‧‧‧緩衝器電路
210‧‧‧預驅動器
220‧‧‧電壓偵測與偏壓電路
230‧‧‧高壓耐受輸出緩衝器
240‧‧‧訊號墊
250‧‧‧高壓耐受輸入緩衝器
NVDDH、NVDDL、NVSS‧‧‧電壓節點
VDDH、VDDL、VSS‧‧‧電壓節點的電壓
VPAD‧‧‧訊號墊的電壓
OE、H3L1‧‧‧控制訊號
DOUT‧‧‧驅動器輸出訊號
DIN‧‧‧輸入訊號
DR1‧‧‧第一驅動訊號
DR2‧‧‧第二驅動訊號
DR3‧‧‧第三驅動訊號
DR4‧‧‧第四驅動訊號
310‧‧‧N井偏壓電路
320‧‧‧P井偏壓電路
DR5‧‧‧第五驅動訊號
DR6‧‧‧第六驅動訊號
410‧‧‧N個PMOS電晶體
420‧‧‧M個NMOS電晶體
P1、P2、P3‧‧‧PMOS電晶體
N1、N2、N3‧‧‧NMOS電晶體
PG_18_0、PG_33_18_0、NG_33_18、VDDM‧‧‧偏壓
600、700、800‧‧‧電壓偵測與偏壓電路之子電路
VDDL_0‧‧‧電壓
H3L1_18B、OE_18、H3L1_33‧‧‧預驅動器提供的子訊號
VN-WELL‧‧‧PMOS電晶體之基極的偏壓
VP-WELL‧‧‧NMOS電晶體之基極的偏壓
P4‧‧‧PMOS電晶體
D2‧‧‧寄生二極體
〔圖1〕顯示先前技術之輸入與輸出緩衝器的一實施例；〔圖2〕顯示本發明之緩衝器電路的一實施例；〔圖3〕顯示本發明之緩衝器電路的另一實施例； 〔圖4〕顯示圖3之高壓耐受輸出緩衝器之一實施例；〔圖5〕顯示圖4之N個PMOS電晶體與M個NMOS電晶體的一實施例；〔圖6〕顯示圖3之電壓偵測與偏壓電路之子電路產生偏壓PG_18_0的一實施例；〔圖7〕顯示圖3之電壓偵測與偏壓電路之子電路產生偏壓PG_33_18_0的一實施例；〔圖8〕顯示圖3之電壓偵測與偏壓電路之子電路產生偏壓NG_33_18的一實施例；〔圖9〕顯示圖3之N井偏壓電路的一實施例；〔圖10〕顯示圖3之P井偏壓電路的一實施例；以及〔圖11〕顯示圖3之高壓耐受輸入緩衝器的一實施例。
本發明揭露了一種緩衝器電路，能夠避免高電壓對低額定電壓元件造成損害以及避免造成不想要的漏電流。
圖2顯示本發明之緩衝器電路的一實施例。圖2之緩衝器電路200是一輸出及輸入緩衝器電路，包含一預驅動器210、一電壓偵測與偏壓電路(voltage-detection and bias circuit)220、一高壓耐受輸出緩衝器(high-voltage tolerance output buffer)230、一訊號墊(signal pad)240以及一高壓耐受輸入緩衝器(high-voltage tolerance input buffer)250，其中預驅動器210、電壓偵測與偏壓電路220、高壓耐受輸出緩衝器230以及訊號墊240可獨立地被實施以作為一輸出緩衝器電路，預驅動器210、電壓偵測與偏壓電路220、訊號墊240以及高壓耐受輸入緩衝器250可獨立地被實施以作為一輸入緩衝器電路。本實施例中，緩 衝器電路200耦接複數個電壓節點，該複數個電壓節點包含節點NVDDH、節點NVDDL以及節點NVSS(例如：接地節點)，其中節點NVDDH的電壓VDDH大於或等於節點NVDDL的電壓VDDL；此外，緩衝器電路200可於下列狀態下運作：
(1)狀態一：VDDH約為VDDL的二倍，其中VDDL等於電晶體的額定電壓VNOMINAL。舉例而言，VDDH=3.3V、VDDL=1.8V、節點NVSS的電壓VSS=0V、訊號墊240的電壓VPAD=0V或3.3V；然此僅是舉例，非用以限制本發明之實施。
(2)狀態二：VDDH與VDDL都等於額定電壓VNOMINAL。舉例而言，VDDH=1.8V、VDDL=1.8V、VSS=0V、VPAD=0V或1.8V；然此僅是舉例，非用以限制本發明之實施。
(3)狀態三：VPAD大於VDDH。舉例而言，VDDH=0V、VDDL=0V、VSS=0V、VPAD=1.8V或3.3V；然此僅是舉例，非用以限制本發明之實施。狀態三的操作被稱為節電(power-saving)操作，此時VDDH不被供應(亦即VDDH=0V)，且從訊號墊240至節點NVDDH的漏電流不會產生。
底下將說明緩衝器電路200作為前述輸出緩衝器電路時是如何運作。請參閱圖2，預驅動器210用來依據前述複數節點的電壓(VDDH、VDDL、VSS)、一驅動器輸出訊號DOUT以及複數個控制訊號OE、H3L1(進一步說明於後)，提供複數個驅動訊號，其中該些驅動訊號包含第一驅動訊號DR1、第二驅動訊號DR2與第三驅動訊號DR3，每一該驅動訊號可為單一訊號或包含複數子訊號，且任二驅動訊號可相同或不同；此外，該複數個驅動訊號可選擇性地包含其它驅動訊號(例如：第四驅動訊號DR4、第五驅動訊號DR5與第六驅動訊號DR6)給其它電路(例如：高壓耐受輸入緩衝器250，或圖3的N井偏壓電路310及/或P井偏壓電路320)，不以三個驅動訊號為限。電壓偵測與偏壓電路220用來依據該 複數個電壓節點的電壓、該訊號墊的電壓VPAD以及該第三驅動訊號DR3，提供複數個偏壓給高壓耐受輸出緩衝器230。高壓耐受輸出緩衝器230用來依據該複數個電壓節點的電壓、該第一驅動訊號DR1、該第二驅動訊號DR2以及該複數個偏壓產生一輸出訊號，高壓耐受輸出緩衝器230包含複數個P型金氧半導體(PMOS)電晶體(例如：圖4的PMOS電晶體)以及複數個N型金氧半導體(NMOS)電晶體(例如：圖4的NMOS電晶體)，該複數個PMOS電晶體用來依據該第一驅動訊號DR1以及該複數個偏壓的N個偏壓，決定該複數個PMOS電晶體的導通狀態，該複數個NMOS電晶體用來依據該第二驅動訊號以及該複數個偏壓的M個偏壓，決定該複數個NMOS電晶體的導通狀態，其中N與M為正整數，且該M個偏壓不是該N個偏壓；此外，該複數個PMOS電晶體與該複數個NMOS電晶體的基極(bodies)可選擇性地進一步分別接收一N井偏壓電路(例如：圖3之N井偏壓電路310)之輸出與一P井偏壓電路(例如：圖3之P井偏壓電路320)之輸出，以使該複數個PMOS電晶體與該複數個NMOS電晶體適當地運作。訊號墊240用來依據該複數個PMOS電晶體之導通狀態與該複數個NMOS電晶體之導通狀態，輸出該輸出訊號。另外，圖3顯示本發明之緩衝器電路的另一實施例，相較於圖2，圖3進一步包含N井偏壓電路310與P井偏壓電路320(進一步說明於後)。
承上所述，當高壓耐受輸出緩衝器230於正常操作下作為輸出級時，若電壓偵測與偏壓電路220偵測到VDDH或VPAD大於VNOMINAL，電壓偵測與偏壓電路220會藉由降壓操作以輸出適當的偏壓給高壓耐受輸出緩衝器230，從而避免高壓耐受輸出緩衝器230中的元件因過電壓而受損；若電壓偵測與偏壓電路220偵測到VPAD大於VDDH，電壓偵測與偏壓電路220會輸出適當的偏壓給高壓耐 受輸出緩衝器230，以關閉高壓耐受輸出緩衝器230中的部分電路，從而阻斷由訊號墊240至節點NVDDH或節點NVSS的漏電流路徑。
底下將分別說明緩衝器電路200作為前述輸出緩衝器電路時，預驅動器210、電壓偵測與偏壓電路220以及高壓耐受輸出緩衝器230的實施例。
請參閱圖2或圖3。預驅動器210的一實施例是一數位CMOS邏輯電路。在前述狀態一底下，且當緩衝器電路200是用於輸出邏輯高準位時，H3L1電壓為邏輯高準位、OE電壓為邏輯高準位以及DOUT電壓為邏輯高準位，此時預驅動器210輸出的子訊號H3L1_18B(如圖6、7、10、11所示)的電壓為VSS、子訊號H3L1_33(如圖7、9所示)的電壓為VDDH、子訊號OE_18(如圖7所示)的電壓為VDDL、DR1電壓為VDDL以及DR2電壓為VSS，上述子訊號與驅動訊號DR3、DR4、DR5、DR6的關係可由相關圖式及說明推導得知；在前述狀態一底下且當緩衝器電路200是用於輸出邏輯低準位時，H3L1電壓為邏輯高準位、OE電壓為邏輯高準位以及DOUT電壓為邏輯低準位，此時預驅動器210輸出的子訊號H3L1_18B的電壓為VSS、子訊號H3L1_33的電壓為VDDH、子訊號OE_18的電壓為VDDL、DR1電壓為VDDH以及DR2電壓為VDDL；在前述狀態一底下且當緩衝器電路200是用於輸出任意準位時，H3L1電壓為邏輯高準位、OE電壓為邏輯低準位以及DOUT電壓為任意準位，此時預驅動器210輸出的子訊號H3L1_18B的電壓為VSS、子訊號H3L1_33的電壓為VDDH、子訊號OE_18的電壓為VSS、DR1電壓為VDDH以及DR2電壓為VSS。在前述狀態二底下且當緩衝器電路200是用於輸出邏輯高準位時，H3L1電壓為邏輯低準位、OE電壓為邏輯高準位以及DOUT電壓為邏輯高準位，此時預驅動器輸出子訊號H3L1_18B電壓為VDDL、H3L1_33電壓為VSS、OE_18電壓為VDDL、DR1電壓為VSS以及DR2電壓為VSS；在前述狀態二底 下且當緩衝器電路200是作為輸出邏輯低準位時，H3L1電壓為邏輯低準位、OE電壓為邏輯高準位以及DOUT電壓為邏輯低準位，此時預驅動器輸出子訊號H3L1_18B電壓為VDDL、H3L1_33電壓為VSS、OE_18電壓為VDDL、DR1電壓為VDDH以及DR2電壓為VDDL；在前述狀態二底下且當緩衝器電路200是用於輸入任意準位時，H3L1電壓為邏輯低準位、OE電壓為邏輯低準位以及DOUT電壓為任意準位，此時預驅動器輸出子訊號H3L1_18B電壓為VDDL、H3L1_33電壓為VSS、OE_18電壓為VSS、DR1電壓為VDDH以及DR2電壓為VSS。在前述狀態三底下，VDDL=VDDH=0V，H3L1_18B、H3L1_33、OE_18、DR1以及DR2電壓可視為0V。
圖4顯示圖3之高壓耐受輸出緩衝器230之一實施例；圖5顯示圖4之N個PMOS電晶體410與M個NMOS電晶體420的一實施例。圖4與圖5的細節將說明於較後面的段落。
請參閱圖2或圖3。電壓偵測與偏壓電路220包含複數個子電路以產生偏壓PG_18_0、偏壓PG_33_18_0、偏壓NG_33_18與偏壓VDDM。產生偏壓PG_18_0之子電路的一實施例如圖6之子電路600所示，其中電壓VDDM與電壓VDDL_0可用於本發明的其它電路(例如：圖7~11之電路)；產生偏壓PG_33_18_0之子電路的一實施例如圖7之子電路700所示；產生偏壓NG_33_18之偏壓電路的一實施例如圖8之子電路800所示。
請參閱圖6。在前述狀態一(例如：VDDH=3.3V以及VDDL=1.8V)或狀態二(例如：VDDH=1.8V以及VDDL=1.8V)底下，VDDM等於VDDL。在前述狀態三(例如：VDDH=0V以及VDDL=0V)底下，藉由串聯二極體的分壓效果，VDDM近似於VPAD/2。
請繼續參閱圖6。在前述狀態一底下，H3L1_18B電壓為VSS，因此VDDL_0等於VDDL；在前述狀態二底下，H3L1_18B電壓為VDDL，因此VDDL_0等於VSS；在前述狀態三底下，VDDL等於0V，因此VDDL_0等於0V。另外，在前述狀態一底下，PG_18_0電壓等於VDDL_0同等於VDDL；在前述狀態二底下，PG_18_0電壓等於VDDL_0同等於Vss；在前述狀態三底下，PG_18_0電壓等於VDDM接近VPAD/2。
請參閱圖7。在前述狀態一底下且緩衝器電路200是作為輸出時，前述PG_18_0電壓為VDDL，VDDM等於VDDL，H3L1_33電壓為VDDH，OE_18電壓為VDDL，H3L1_18B電壓為VSS，因此PG_33_18_0電壓等於VPAD但不大於VDDL；在前述狀態一底下且緩衝器電路200是作為輸入時，前述PG_18_0電壓為VDDL，VDDM等於VDDL，H3L1_33電壓為VDDH，OE_18電壓為VSS，H3L1_18B電壓為VSS，因此PG_33_18_0電壓等於VPAD但不大於VDDL；在前述狀態二底下且緩衝器電路200是作為輸出時，前述PG_18_0電壓為Vss，VDDM等於VDDL，H3L1_33電壓為Vss，OE_18電壓為VDDL，H3L1_18B電壓為VDDL，因此PG_33_18_0電壓等於VSS；在前述狀態二底下且緩衝器電路200是作為輸入時，前述PG_18_0電壓為Vss，VDDM等於VDDL，H3L1_33電壓為Vss，OE_18電壓為Vss，H3L1_18B電壓為VDDL，因此PG_33_18_0電壓等於floating(電壓介於0V~1.8V)；在前述狀態三底下時，前述PG_18_0電壓接近VPAD/2，VDDM接近VPAD/2，H3L1_33電壓為0V，OE_18電壓為0V，H3L1_18B電壓為0V，因此PG_33_18_0電壓等於VPAD。
請參閱圖8。在前述狀態一底下，前述VDDM等於VDDL，PG_33_18_0電壓等於VPAD但不大於VDDL，因此NG_33_18電壓等於VPAD但不小於VDDL；在前述狀態二底下，前述VDDM等於VDDL，PG_33_18_0電壓等於VSS或浮接(floating) 電壓(電壓介於0V~VDDL)，因此，NG_33_18電壓等於VDDL；在前述狀態三底下時，前述VDDM接近VPAD/2，PG_33_18_0電壓等於VPAD，因此NG_33_18電壓等於VPAD。
圖9顯示圖3之N井偏壓電路310的一實施例。N井偏壓電路310依據該複數個電壓節點的電壓、該訊號墊240的電壓、該複數個控制訊號以及該第五驅動訊號DR5，提供一適當的偏壓VN-WELL給高壓耐受輸出緩衝器230的PMOS電晶體的N井，從而在VDDH或VPAD大於元件額定電壓VNOMINAL(例如：VDDL)時，避免PMOS元件因為過電壓而受損；也在VDDH小於VPAD時(亦即節電模式時)，阻斷由訊號墊240至節點NVDDH的漏電流路徑。詳言之，請參閱圖9，在前述狀態一底下，前述VDDL_0等於VDDL，PG_18_0電壓等於VDDL，PG_33_18_0電壓等於VPAD但不大於VDDL，VDDM等於VDDL，H3L1_33電壓為VDDH，因此VN-WELL等於VDDH；在前述狀態二底下，前述VDDL_0等於VSS，PG_18_0電壓等於VSS，PG_33_18_0電壓等於VSS或浮接(floating)電壓(電壓介於0V~VDDL)，VDDM等於VDDL，H3L1_33電壓為VSS，因此VN-WELL等於VDDH；在前述狀態三底下，前述VDDL_0等於0V，PG_18_0接近VPAD/2，PG_33_18_0電壓等於VPAD，VDDM接近VPAD/2，H3L1_33電壓為0V，因此VN-WELL等於VPAD。此外，當VDDH或VPAD大於元件額定電壓VNOMINAL時，VN-WELL也可選擇性地被提供給高壓耐受輸入緩衝器250、電壓偵測與偏壓電路220以及N井偏壓電路310內部的PMOS元件的基極，藉此避免PMOS元件因為過電壓而受損。
圖10顯示圖3之P井偏壓電路320的一實施例。如圖10所示，P井偏壓電路320依據該複數個電壓節點的電壓、該訊號墊240的電壓、該複數個控制訊號以及該第六驅動訊號DR6，提供一適當的偏壓VP-WELL給高壓耐受輸出緩衝 器230的NMOS電晶體的P井，從而在VDDH或VPAD大於元件額定電壓VNOMINAL(例如：VDDL)時，避免NMOS元件因為過電壓而受損。詳言之，請參閱圖10，在前述狀態一底下，前述VDDL_0等於VDDL，PG_18_0電壓等於VDDL，H3L1_18B電壓為Vss，因此VP-WELL等於VPAD但不大於VDDL；在前述狀態二底下，前述VDDL_0等於VSS，PG_18_0電壓等於VSS，H3L1_18B電壓為VDDL，因此VP-WELL等於Vss；在前述狀態三底下，前述VDDL_0等於0V，PG_18_0接近VPAD/2，H3L1_18B電壓為0V，因此VP-WELL接近VPAD/2。此外，當VDDH或VPAD電壓大於元件額定電壓VNOMINAL時，VP-WELL也可選擇性地被提供給高壓耐受輸入緩衝器250、電壓偵測與偏壓電路220以及P井偏壓電路320內部的NMOS元件的基極，藉此避免NMOS元件因為過電壓而受損。
值得注意的是，視實施需求，圖3之緩衝器電路200可選擇性地僅包含N井偏壓電路310或P井偏壓電路320。
圖4顯示圖3之高壓耐受輸出緩衝器230之一實施例。圖4之高壓耐受輸出緩衝器230包含複數個PMOS電晶體與複數個NMOS電晶體。複數個PMOS電晶體包含一PMOS電晶體P1與N個PMOS電晶體410；複數個NMOS電晶體包含一NMOS電晶體N1與M個NMOS電晶體420，其中N與M為正整數。
圖5顯示圖4之N個PMOS電晶體410與M個NMOS電晶體420的一實施例。圖5中，N個PMOS電晶體410是由二個PMOS電晶體P2、P3構成，M個NMOS電晶體420是由二個NMOS電晶體N3、N2構成；於一替代實施例中，N及/或M為大於一的整數。圖5中，PMOS電晶體P1依據預驅動器210的第一驅動訊號DR1來運作，PMOS電晶體P2依據電壓偵測與偏壓電路220所產生的偏壓PG_18_0來運作，PMOS電晶體P3依據電壓偵測與偏壓電路220所產生的偏壓 PG_33_18_0來運作；NMOS電晶體N3依據電壓偵測與偏壓電路220所產生的偏壓NG_33_18來運作，NMOS電晶體N2依據電壓偵測與偏壓電路220所產生的偏壓VDDM來運作，NMOS電晶體N1依據預驅動器210的第二驅動訊號DR2來運作。高壓耐受輸出緩衝器230依據前述複數個電壓節點的電壓以及該複數個驅動訊號，產生一輸出訊號給訊號墊240。在前述狀態一底下且當緩衝器電路200是用於輸出邏輯高準位時，前述DR1電壓等於VDDL、DR2電壓等於VSS、PG_18_0電壓等於VDDL、PG_33_18_0電壓等於VPAD但不大於VDDL、NG_33_18電壓等於VPAD但不小於VDDL、VDDM等於VDDL，因此高壓耐受輸出緩衝器230輸出VDDH給訊號墊240(VPAD=VDDH)；在前述狀態一底下且當緩衝器電路200是用於輸出邏輯低準位時，前述DR1電壓等於VDDH、DR2電壓等於VDDL、PG_18_0電壓等於VDDL、PG_33_18_0電壓等於VPAD但不大於VDDL、NG_33_18電壓等於VPAD但不小於VDDL、VDDM等於VDDL，因此高壓耐受輸出緩衝器230輸出VSS給訊號墊240(VPAD=VSS)；在前述狀態一底下且當緩衝器電路200是用於輸入任意準位時，前述DR1電壓等於VDDH、DR2電壓等於VSS、PG_18_0電壓等於VDDL、PG_33_18_0電壓等於VPAD但不大於VDDL、NG_33_18電壓等於VPAD但不小於VDDL、VDDM等於VDDL，因此高壓耐受輸出緩衝器230關閉，從而阻斷由訊號墊240至節點NVDDH或節點NVSS的漏電流路徑；在前述狀態二底下且當緩衝器電路200是用於輸出邏輯高準位時，前述DR1電壓等於VSS、DR2電壓等於VSS、PG_18_0電壓等於VSS、PG_33_18_0電壓等於VSS、NG_33_18電壓等於VDDL、VDDM等於VDDL，因此高壓耐受輸出緩衝器230輸出VDDH給訊號墊240(VPAD=VDDH)；在前述狀態二底下且當緩衝器電路200是用於輸出邏輯低準位時，前述DR1電壓等於VDDL、DR2電壓等於VDDL、PG_18_0電壓等於VSS、PG_33_18_0電壓等於VSS、NG_33_18電壓 等於VDDL、VDDM等於VDDL，因此高壓耐受輸出緩衝器230輸出VSS給訊號墊240(VPAD=VSS)；在前述狀態二底下且當緩衝器電路200是用於輸入任意準位時，前述DR1電壓等於VDDH、DR2電壓等於VSS、PG_18_0電壓等於VSS、PG_33_18_0電壓等於floating(電壓介於0V~VDDL)、NG_33_18電壓等於VDDL、VDDM等於VDDL，因此高壓耐受輸出緩衝器230關閉，從而阻斷由訊號墊240至節點NVDDH或節點NVSS的漏電流路徑；在前述狀態三底下，前述DR1電壓等於0V、DR2電壓等於0V、PG_18_0接近VPAD/2、PG_33_18_0電壓等於VPAD、NG_33_18電壓等於VPAD、VDDM接近VPAD/2，因此高壓耐受輸出緩衝器230關閉，從而阻斷由訊號墊240至節點NVDDH或節點NVSS的漏電流路徑。此外，圖5之電晶體P3的基極是接到VN-WELL而非VDDH，因此，在前述狀態三底下，高壓耐受輸出緩衝器230不會透過寄生二極體D1而產生訊號墊240到節點NVDDH的漏電流。
底下將說明緩衝器電路200作為前述輸入緩衝器電路是如何運作。請參閱圖2或圖3。預驅動器210所提供之複數個驅動訊號包含一第四驅動訊號DR4。高壓耐受輸入緩衝器250依據前述複數個電壓節點的電壓、該第四驅動訊號DR4以及訊號墊240的電壓VPAD，產生一輸入訊號DIN。當高壓耐受輸入緩衝器250於正常操作下作為輸入級時，若電壓偵測與偏壓電路220偵測到VDDH或VPAD大於VNOMINAL，電壓偵測與偏壓電路220會藉由降壓操作以輸出適當的偏壓給高壓耐受輸入緩衝器250，從而避免高壓耐受輸入緩衝器250中的元件因過電壓而受損；若電壓偵測與偏壓電路220偵測到VPAD大於VDDH，電壓偵測與偏壓電路220會輸出適當的偏壓給高壓耐受輸入緩衝器250，以關閉高壓耐受輸入緩衝器250中的部分電路，從而阻斷由訊號墊240至節點NVDDH或節點NVSS的漏電流路徑。
圖11顯示高壓耐受輸入緩衝器250的一實施例。在前述狀態一底下，前述VDDM等於VDDL，VDDL_0等於VDDL，NG_33_18電壓等於VPAD但不小於VDDL，H3L1_18B電壓為VSS，因此DIN的電壓等於VPAD但不大於VDDL；在前述狀態二底下，前述VDDM等於VDDL，VDDL_0等於VSS，NG_33_18電壓等於VDDL，H3L1_18B電壓為VDDL，因此DIN的電壓等於VPAD；在前述狀態三底下，前述VDDM接近VPAD/2，VDDL_0等於0V，NG_33_18電壓等於VPAD，H3L1_18B電壓為0V，因此DIN的電壓接近VPAD/2；此外，圖11之電晶體P4的基極是接到VN-WELL而非VDDH，因此，在前述狀態三底下，高壓耐受輸入緩衝器250不會透過寄生二極體D2而產生訊號墊240到節點NVDDH的漏電流。
由於本領域具有通常知識者能夠依據其它實施例之說明來瞭解緩衝器電路200作為輸入緩衝器電路時的實施細節與變化，因此重複與冗餘的說明在此省略。
請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。另請注意，前述實施例中，「依據一訊號以執行一操作」可以是接收該訊號以執行該操作或是接收該訊號的一衍生訊號以執行該操作，該衍生訊號例如是該訊號的一加強/衰弱/延遲/反向/均等訊號，實施本發明者可依其需求來決定該衍生訊號的樣態，並對本發明做相對應的修改。
綜上所述，本發明能夠避免高電壓對緩衝器電路中的低額定電壓元件造成損害以及造成不想要的漏電流。緩衝器電路200內所有PMOS電晶體與NMOS電晶體的任兩端點電壓皆小於電晶體的最大可耐受電壓(VDDL+10%)。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

Claims (7)

  1. 一種緩衝器電路，包含：一預驅動器(pre-driver)，用來依據複數個電壓節點的電壓、一驅動器輸出訊號以及複數個控制訊號，提供複數個驅動訊號；一電壓偵測與偏壓電路，用來依據該複數個電壓節點的電壓、一訊號墊的電壓以及該複數個驅動訊號，提供複數個偏壓(bias voltages)給一高壓耐受輸出緩衝器(output buffer)；該高壓耐受輸出緩衝器，用來依據該複數個電壓節點的電壓、該複數個驅動訊號的至少其中之一以及該複數個偏壓產生一輸出訊號，該高壓耐受輸出緩衝器包含：複數個P型金氧半導體(PMOS)電晶體，用來依據該複數個驅動訊號的至少其中之一以及該複數個偏壓的N個偏壓，決定該複數個PMOS電晶體的導通狀態，其中該N為正整數；以及複數個N型金氧半導體(NMOS)電晶體，用來依據該複數個驅動訊號的至少其中之一以及該複數個偏壓的M個偏壓，決定該複數個NMOS電晶體的導通狀態，其中該M為正整數，且該輸出訊號相依於該複數個PMOS電晶體之導通狀態與該複數個NMOS電晶體之導通狀態；以及該訊號墊，用來輸出該輸出訊號。
  2. 如申請專利範圍第1項所述之緩衝器電路，其中該N大於一，且該N個偏壓是分別由N個不同的偏壓電路產生。
  3. 如申請專利範圍第1項所述之緩衝器電路，其中該M大於一，且該M個偏壓是分別由M個不同的偏壓電路產生。
  4. 如申請專利範圍第1項所述之緩衝器電路，進一步包含：一N井偏壓電路(N-well bias circuit)，用來分別提供複數個PMOS基極偏壓給該複數個PMOS電晶體之基極(bodies)。
  5. 如申請專利範圍第1項所述之緩衝器電路，該緩衝器電路進一步包含：一高壓耐受輸入緩衝器，用來依據該複數個電壓節點的電壓、該複數個驅動訊號的至少其中之一、該複數個偏壓以及該訊號墊的電壓，產生一輸入訊號。
  6. 如申請專利範圍第1項所述之緩衝器電路，進一步包含：一P井偏壓電路，用來分別提供複數個NMOS基極偏壓給該複數個NMOS電晶體之基極。
  7. 一種緩衝器電路，包含：一預驅動器，用來依據複數個電壓節點的電壓、一驅動器輸出訊號以及複數個控制訊號，提供複數個驅動訊號；一電壓偵測與偏壓電路，用來依據該複數個電壓節點的電壓、一訊號墊的電壓、以及該複數個驅動訊號，提供複數個偏壓；該訊號墊；以及一高壓耐受輸入緩衝器，用來依據該複數個電壓節點的電壓、該複數個驅動訊號的至少其中之一、該複數個偏壓以及該訊號墊的電壓產生一輸入訊號。
TW107112509A 2018-04-12 2018-04-12 緩衝器電路 TWI653831B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW107112509A TWI653831B (zh) 2018-04-12 2018-04-12 緩衝器電路
US16/373,726 US10601405B2 (en) 2018-04-12 2019-04-03 Buffer circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107112509A TWI653831B (zh) 2018-04-12 2018-04-12 緩衝器電路

Publications (2)

Publication Number Publication Date
TWI653831B true TWI653831B (zh) 2019-03-11
TW201944733A TW201944733A (zh) 2019-11-16

Family

ID=66590795

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107112509A TWI653831B (zh) 2018-04-12 2018-04-12 緩衝器電路

Country Status (2)

Country Link
US (1) US10601405B2 (zh)
TW (1) TWI653831B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11716073B2 (en) * 2021-04-07 2023-08-01 Mediatek Inc. Chip with pad tracking

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786760B2 (en) * 2007-10-24 2010-08-31 National Sun Yat-Sen University I/O buffer circuit
US7839174B2 (en) * 2008-12-09 2010-11-23 Himax Technologies Limited Mixed-voltage tolerant I/O buffer and output buffer circuit thereof

Also Published As

Publication number Publication date
US20190319613A1 (en) 2019-10-17
TW201944733A (zh) 2019-11-16
US10601405B2 (en) 2020-03-24

Similar Documents

Publication Publication Date Title
US8610488B2 (en) 3X input voltage tolerant device and circuit
JP3190346B2 (ja) 出力ノードの電圧遊動に対するバッファ保護
US7710182B2 (en) Reliable level shifter of ultra-high voltage device used in low power application
US7554361B2 (en) Level shifter and method thereof
US5270589A (en) Input/output buffer circuit for semiconductor integrated circuit
KR20100104124A (ko) 레벨 쉬프팅이 가능한 로직 회로
CN109327218A (zh) 一种电平移位电路和集成电路芯片
US10164637B2 (en) Level shifter for voltage conversion
US8169250B2 (en) Signal level conversion circuit
US7514960B2 (en) Level shifter circuit
US7746145B2 (en) Level shift circuit capable of preventing occurrence of malfunction when low power supply fluctuates, and semiconductor integrated circuit including the circuit
US7741874B2 (en) Electronic circuit
TWI653831B (zh) 緩衝器電路
US7504861B2 (en) Input stage for mixed-voltage-tolerant buffer with reduced leakage
US20040189345A1 (en) Mixed-voltage I/O design with novel floating N-well and gate-tracking circuits
JP2011103607A (ja) 入力回路
US7095249B2 (en) Semiconductor integrated circuit
US20070063738A1 (en) CMOS logic circuitry
CN110391808B (zh) 缓冲器电路
JP2011155607A (ja) 出力回路、入力回路及び入出力回路
US8228115B1 (en) Circuit for biasing a well from three voltages
JP2008283545A (ja) 信号レベル変換回路、平面表示装置
US7256975B2 (en) ESD protection circuit and method
TWI836538B (zh) 具有過驅動能力的後驅動器和芯片
US11552469B2 (en) Semiconductor device