TWI836538B - 具有過驅動能力的後驅動器和芯片 - Google Patents

Abstract

提供了一種具有過驅動能力的後驅動器和芯片。第一偏置電路被配置為：當下拉電路被使能時，在後驅動器的輸出端和上拉電路的第一P溝通金屬氧化物半導體（PMOS）電晶體的閘極之間提供第一電壓偏移。第二偏置電路被配置為：當上拉電路被使能時，在後驅動器的輸出端和下拉電路的第一N溝道金屬氧化物半導體（NMOS）電晶體的閘極之間提供第二電壓偏移。因此，儘管上拉電路中的PMOS電晶體和下拉電路中的NMOS電晶體由過驅動電壓供電，但它們都能夠得到很好的保護。

Description

具有過驅動能力的後驅動器和芯片

本發明通常涉及驅動電路，更特別地，涉及具有過驅動能力的後驅動器和芯片。

隨著半導體製造技術的發展（例如，縮小到5nm、4nm、3nm或以下），最大施加電壓被抑制（例如，遠低於7nm產品的最大施加電壓）。如果同一印刷電路板（printed circuit board，PCB）上存在幾代芯片，則需要進行過驅動（overdrive）設計。例如，電源系統不僅為新一代芯片提供1.5V電壓，還為老一代芯片提供3.3V電壓，這意味著針對新一代芯片需要過驅動技術。

通常，與用於操作新一代電晶體的額定電壓（nominal voltage，亦可互換地描述為“標稱電壓”）VDD相比，過驅動電壓使用額定電壓VDD的兩倍加上增量電壓VX。例如，額定電壓VDD可能為1.5V，而過驅動電壓（2VDD+VX）為3.3V。增量電壓VX（例如，0.3V）可能會導致電晶體損壞。例如，閘極-汲極電壓（gate-drain voltage）可能高達VDD+VX（其大於額定電壓VDD），從而損壞電晶體。此外，傳統的過驅動設計需要多路復用器（multiplexers），這會導致可靠性問題。因此，需要一種新的過驅動設計。

以下發明內容僅是說明性的，而無意於以任何方式進行限制。即，提供以下概述來介紹本文描述的新穎和非顯而易見的技術的概念，重點，益處和優點。選擇的實施方式在下面的詳細描述中進一步描述。因此，以下發明內容既不旨在標識所要求保護的主題的必要特徵，也不旨在用於確定所要求保護的主題的範圍。

本發明的示例性實施例提供了一種具有過驅動能力的後驅動器和芯片。

第一方面，本發明提供了一種後驅動器，該後驅動器包括上拉電路、下拉電路、第一偏置電路和第二偏置電路。上拉電路具有串聯耦接在過驅動電壓源和該後驅動器的輸出端之間的多個P溝道金屬氧化物半導體（p-channel metal-oxide-semiconductor，PMOS）電晶體，其中，該多個PMOS電晶體中的第一PMOS電晶體的汲極耦接該後驅動器的輸出端。下拉電路具有串聯耦接在該後驅動器的輸出端和接地端之間的多個N溝道金屬氧化物半導體（n-channel metal-oxide-semiconductor，NMOS）電晶體，其中，該多個NMOS電晶體中的第一NMOS電晶體的汲極耦接該後驅動器的輸出端。第一偏置電路被配置為：當該下拉電路被使能時，在該後驅動器的輸出端和該第一PMOS電晶體的閘極之間提供第一電壓偏移，以在該下拉電路被使能時增大該第一PMOS電晶體的閘極處的電壓電平。 第二偏置電路被配置為：當該上拉電路被使能時，在該後驅動器的輸出端和該第一NMOS電晶體的閘極之間提供第二電壓偏移，以在該上拉電路被使能時降低該第一NMOS電晶體的閘極處的電壓電平。

在一些實施例中，該過驅動電壓源用於提供過驅動電壓，該過驅動電壓為該後驅動器的額定電壓的兩倍加上增量電壓；以及，該第一電壓偏移和該第二電壓偏移取決於該增量電壓。

在一些實施例中，該多個PMOS電晶體中的第二PMOS電晶體的汲極耦接到該第一PMOS電晶體的源極；以及，當該下拉電路被使能時，該第二PMOS電晶體的汲極處的電壓電平因該第一電壓偏移而升高，從而該第二PMOS電晶體得到保護。

在一些實施例中，該第二PMOS電晶體的閘極由保護電壓偏置，該保護電壓等於該額定電壓加上該增量電壓。

在一些實施例中，該多個NMOS電晶體中的第二NMOS電晶體的汲極耦接到該第一NMOS電晶體的源極；以及，當該上拉電路被使能時，該第二NMOS電晶體的汲極處的電壓電平因該第二電壓偏移而下降，從而該第二NMOS電晶體得到保護。

在一些實施例中，該第二NMOS電晶體的閘極被該額定電壓偏置。

在一些實施例中，該後驅動器還包括第三NMOS電晶體，該第三NMOS電晶體的閘極耦接到該第二PMOS電晶體的汲極，該第三NMOS電晶體的汲極被該保護電壓偏置，以及，該第三NMOS電晶體的源極耦接到該第一PMOS電晶體的閘極。

在一些實施例中，該第一偏置電路包括串聯耦接的多個二極管，以在該下拉電路被使能時提供該第一電壓偏移。

在一些實施例中，該第一電壓偏移平衡了該增量電壓。

在一些實施例中，該後驅動器還包括第三PMOS電晶體，該第三PMOS電晶體的閘極耦接到該第二NMOS電晶體的汲極，該第三PMOS電晶體的汲極被該額定電壓偏置，以及，該第三PMOS電晶體的源極耦接到該第一NMOS電晶體的閘極。

在一些實施例中，該第二偏置電路包括串聯耦接的多個二極管，以在該上拉電路被使能時提供第二電壓偏移。

在一些實施例中，該第二電壓偏移平衡了該增量電壓。

在一些實施例中，該多個PMOS電晶體中的第四PMOS電晶體的源極耦接到該過驅動電壓源，該第四PMOS電晶體的汲極耦接到該第二PMOS電晶體的源極，以及，第四PMOS電晶體的閘極接收第一控制信號，其中：為了使能該上拉電路，該第一控制信號為該保護電壓；以及，為了禁用該上拉電路，該第一控制信號為該額定電壓的兩倍加上該增量電壓。

在一些實施例中，該多個NMOS電晶體中的第四NMOS電晶體的源極耦接到該接地端，該第四NMOS電晶體的汲極耦接到該第二NMOS電晶體的源極，以及，該第四NMOS電晶體的閘極接收第二控制信號；其中：為了使能該下拉電路，該第二控制信號為該額定電壓；以及，為了禁用該下拉電路，該第二控制信號為接地電壓。

第二方面，本發明提供了一種示例性的芯片（例如，輸出緩衝器），其包括前述後驅動器。在一些實施例中，該芯片還可以包括控制電路。控制電路提供第一控制信號和第二控制信號來控制該後驅動器的上拉電路和下拉電路。

本發明內容是通過示例的方式提供的，並非旨在限定本發明。在下面的詳細描述中描述其它實施例和優點。本發明由申請專利範圍限定。

以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。文中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。

第1圖示出了根據本發明示例性實施例的具有過驅動能力的芯片（chip）100，其中，具有過驅動能力的芯片100包括本發明實施例提供的後驅動器104，例如，芯片100為輸出緩衝器，該輸出緩衝器包括本發明實施例提供的後驅動器。芯片100包括控制電路102和後驅動器（post driver）104。可以理解地，後驅動器可以是最後一級接輸入輸出墊（IO pad）的驅動器。後驅動器104包括上拉電路（pull-up circuit）106、下拉電路（pull-down circuit）108、第一偏置電路（bias circuit）110和第二偏置電路112。控制電路102提供第一控制信號CS1和第二控制信號CS2，以控制後驅動器104的上拉電路106和下拉電路108。後驅動器104的細節將在以下段落中描述。

上拉電路106具有多個P溝道金屬氧化物半導體（p-channel metal-oxide-semiconductor，PMOS）電晶體（例如，第1圖中以P1、P2和P4進行示例說明，但本發明對PMOS電晶體的數量不做任何限制），這多個PMOS電晶體串聯耦接在過驅動電壓源（為便於說明與理解，本發明以過驅動電壓等於2VDD+VX為例進行示例說明，但本發明並不限於該示例說明）和後驅動器104的輸出端OUT之間，其中，過驅動電壓源用於提供過驅動電壓。PMOS電晶體P1的汲極（drain terminal）耦接到後驅動器104的輸出端OUT。下拉電路108具有多個N溝道金屬氧化物半導體（n-channel metal-oxide-semiconductor，NMOS）電晶體（例如，第1圖中以N1、N2和N4進行示例說明，但本發明對NMOS電晶體的數量不做任何限制），其串聯耦接在後驅動器104的輸出端OUT與接地端（ground terminal）VSS（0V）之間。NMOS電晶體N1的汲極耦接到後驅動器104的輸出端OUT。第一偏置電路110被配置為：當下拉電路108被使能（enabled，亦可互換地描述為“啟用”）時，在後驅動器104的輸出端OUT和PMOS電晶體P1的閘極之間提供第一電壓偏移（例如，第一電壓偏移≈VX）。當下拉電路108被使能時，PMOS電晶體P1的閘極處的電壓電平被增大（increased）第一電壓偏移（≈VX），例如，PMOS電晶體P1的閘極處的電壓電平升高到VX而不是鎖定在0V，從而，施加在上拉電路106中的一系列PMOS電晶體P1、P2和P4上的操作電壓（operating voltage，例如，閘極和汲極之間的電壓，或者，任意兩極之間的電壓）被保護在安全區域內（即位於額定電壓VDD內，以避免危險的跨電壓VDD+VX）。PMOS電晶體P1、P2和P4都得到了很好的保護。第二偏置電路112被配置為：當上拉電路106被使能時，在後驅動器104的輸出端OUT和NMOS電晶體N1的閘極之間提供第二電壓偏移（例如，第二偏移電壓≈VX）。當上拉電路106被使能時，NMOS電晶體N1的閘極處的電壓電平被減小（decreased）第二電壓偏移（≈VX），例如，NMOS電晶體N1的閘極處的電壓電平下降到2VDD而不是鎖定在2VDD+VX，從而，將下拉電路108中的一系列NMOS電晶體N1、N2和N4保護在安全區域內（即位於額定電壓VDD內，以避免危險的跨電壓VDD+VX）。從而，NMOS電晶體N1、N2和N4都得到了很好的保護。

在這樣的設計中，過驅動電壓源提供過驅動電壓（例如，過驅動電壓是後驅動器104的額定電壓VDD的兩倍加上增量電壓VX），以及，第一電壓偏移和第二電壓偏移取決於（例如，大致等於或接近）增量電壓（delta voltage）VX，例如，以平衡（balance）/抵消增量電壓VX。在第1圖的示例中，使用二極管串。第一偏置電路110包括串聯耦接的多個二極管，以在下拉電路108被使能時提供第一電壓偏移（例如，第一電壓偏移≈VX）。例如，第一偏置電路110具有N個二極管（每個二極管具有二極管電壓VD），以及，N*VD大致等於增量電壓VX。第二偏置電路112包括串聯耦接的多個二極管，以在上拉電路106被使能時提供第二電壓偏移（例如，第二電壓偏移≈VX）。例如，第二偏置電路112可以有N個二極管（每個二極管具有二極管電壓VD），以及，N*VD大致等於增量電壓VX。

後驅動器104的結構將在下文進一步詳述。PMOS電晶體P2的汲極（drain terminal）耦接至PMOS電晶體P1的源極（source terminal），以及，PMOS電晶體P2的閘極（gate terminal）由保護電壓PGATE偏置，例如，保護電壓PGATE為額定電壓VDD加上增量電壓VX。NMOS電晶體N2的汲極耦接到NMOS電晶體N1的源極，以及，NMOS電晶體N2的閘極由額定電壓VDD偏置。後驅動器104還具有NMOS電晶體N3和PMOS電晶體P3。NMOS電晶體N3的閘極耦接PMOS電晶體P2的汲極，NMOS電晶體N3的汲極被保護電壓PGATE（在本發明示例中，保護電壓PGATE=VDD+VX）偏置，以及，NMOS電晶體N3的源極耦接PMOS電晶體P1的閘極。PMOS電晶體P3的閘極耦接至NMOS電晶體N2的汲極、PMOS電晶體P3的汲極由額定電壓VDD偏置，以及，PMOS電晶體P3的源極耦接至NMOS電晶體N1的閘極。參考上拉電路106，PMOS電晶體P4的源極耦接過驅動電壓源2VDD+VX，PMOS電晶體P4的汲極耦接PMOS電晶體P2的源極，以及，PMOS電晶體P4的閘極接收第一控制信號CS1。參考下拉電路108，NMOS電晶體N4的源極耦接至接地端VSS（＝0V），NMOS電晶體N4的汲極耦接NMOS電晶體N2的源極，以及，NMOS電晶體N4的閘極接收第二控制信號CS2。

為了啟用/使能（enable）上拉電路106和禁用/禁能（disable）下拉電路108，控制電路102輸出保護電壓PGATE（VDD+VX）作為第一控制信號CSl，以及，輸出接地電壓（0V）作為第二控制信號CS2。為了禁用上拉電路106和啟用下拉電路108，控制電路102輸出過驅動電壓（2VDD+VX）作為第一控制信號CS1，以及，輸出額定電壓VDD作為第二控制信號CS2。

應當注意的是，NMOS電晶體N3替代了用於改變PMOS電晶體Pl的閘極狀態的傳統多路復用器（multiplexer），以及，PMOS電晶體P3替代了用於改變NMOS電晶體N1的閘極狀態的傳統多路復用器。在沒有傳統多路復用器（本發明利用NMOS電晶體和PMOS電晶體P3）的情況下，消除了因多路復用器造成的可靠性問題，從而，本發明提供的方案具有更高的可靠性。

第2A圖示出了上拉電路106被使能且下拉電路108被禁用的狀態。在這種情況下，控制電路102輸出保護電壓PGATE（VDD+VX）作為第一控制信號CS1，並輸出接地電壓（0V）作為第二控制信號CS2。響應於第一控制信號CS1（=PGATE=VDD+VX），PMOS電晶體P4導通（turned on），PMOS電晶體P4的汲極處於過驅動電壓2VDD+VX，PMOS電晶體P2導通，PMOS電晶體P2的汲極處於過驅動電壓2VDD+VX。NMOS電晶體N3導通，PMOS電晶體P1的閘極處於保護電壓PGATE（=VDD+VX），PMOS電晶體P1導通，以及，輸出端OUT被成功上拉至過驅動電壓2VDD+VX。可以理解地，PMOS電晶體P1、P2和P4以及NMOS電晶體N3中每一個電晶體的閘極和汲極之間的電壓差不會超出額定電壓VDD，從而，PMOS電晶體P1、P2和P4以及NMOS電晶體N3都被很好的保護在額定電壓VDD內。至於下拉電路108，響應於第二控制信號CS2（＝0V），NMOS電晶體N4被關閉（turned off，亦可互換地描述為“斷開”），可以理解地，NMOS電晶體N1、N2和PMOS電晶體P3是斷開的。在本發明中，通過第二偏置電路112，NMOS電晶體N1的閘極處於大致等於2VDD（=（2VDD+VX）-VX），以及，NMOS電晶體N1的源極處於大致等於2VDD-Vtn（其中，Vtn為NMOS電晶體的閾值電壓）。NMOS電晶體N2的汲極和閘極之間的電壓差為（2VDD-Vtn）-VDD，即VDD-Vtn，其位於額定電壓VDD內。不僅電晶體N1、N4和P3受到保護，而且NMOS電晶體N2也被很好的保護在額定電壓VDD內。

第2B圖示出了下拉電路108被使能且上拉電路106被禁用的狀態。在這種情況下，控制電路102輸出過驅動電壓（2VDD+VX）作為第一控制信號CS1，並且輸出額定電壓VDD作為第二控制信號CS2。響應於第二控制信號CS2（=VDD），NMOS電晶體N4導通，NMOS電晶體N4的汲極為0V，NMOS電晶體N2導通，NMOS電晶體N2的汲極為0V，PMOS電晶體P3導通，NMOS電晶體N1的閘極為額定電壓VDD，NMOS電晶體N1導通，以及，輸出端OUT被成功下拉至接地電壓（0V）。NMOS電晶體N1、N2和N4以及PMOS電晶體P3都被很好的保護在額定電壓VDD內。至於上拉電路106，響應於第一控制信號CS1（＝2VDD+VX），PMOS電晶體P4被關閉（即斷開），可以理解地，PMOS電晶體P1、P2和NMOS電晶體N3是斷開的。在本發明中，通過第一偏置電路110，PMOS電晶體P1的閘極為VX，PMOS電晶體P1的源極為VX+Vtp（其中，Vtp為PMOS電晶體的閾值電壓）。PMOS電晶體P2的閘極與汲極之間的電壓差為（VDD+VX）-（VX+Vtp），即VDD-Vtp，其在額定電壓VDD之內。多個電晶體（如電晶體P1、P4和N3，以及，PMOS電晶體P2）都被很好的保護在額定電壓VDD內。

在另一示例性實施例中，第一偏置電路110和第二偏置電路112不限於二極管串。第一偏置電路110和第二偏置電路112可以由提供穩定的電壓偏移的任何裝置來實現，本發明對此不做任何限制。

在另一示例性實施例中，電晶體N3/P3可以由任意的開關裝置代替。

在另一示例性實施例中，串聯耦接在過驅動電壓源（例如，過驅動電壓源提供過驅動電壓2VDD+VX）和輸出端OUT之間的PMOS電晶體的數量不限於3個。例如，在上拉電路106中可以有更多的串聯耦接的PMOS電晶體。

在另一示例性實施例中，串聯耦接在輸出端OUT和接地端VSS之間的NMOS電晶體的數量不限於3個。例如，在下拉電路108中可以有更多的串聯耦接的NMOS電晶體。

在申請專利範圍中使用諸如“第一”，“第二”，“第三”等序數術語來修改申請專利要素，其本身並不表示一個申請專利要素相對於另一個申請專利要素的任何優先權、優先級或順序，或執行方法動作的時間順序，但僅用作標記，以使用序數詞來區分具有相同名稱的一個申請專利要素與具有相同名稱的另一個元素要素。

雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

100:具有過驅動能力的芯片 102:控制電路 104:後驅動器 106:上拉電路 108:下拉電路 110:第一偏置電路 112:第二偏置電路 P1,P2,P3,P4:P溝道金屬氧化物半導體（PMOS）電晶體 N1,N2,N3,N4:N溝道金屬氧化物半導體（NMOS）電晶體

附圖（其中，相同的數字表示相同的組件）示出了本發明實施例。包括的附圖用以提供對本公開實施例的進一步理解，以及，附圖被併入並構成本公開實施例的一部分。附圖示出了本公開實施例的實施方式，並且與說明書一起用於解釋本公開實施例的原理。 第1圖是根據本發明示例性實施例示出的具有過驅動能力的芯片（chip）100。 第2A圖示出了上拉電路106被使能且下拉電路108被禁能的狀態。 第2B圖示出了下拉電路108被使能且上拉電路106被禁能的狀態。 在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的是，可以在沒有這些具體細節的情況下實施一個或複數個實施例，不同的實施例或不同實施例中披露的不同特徵可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。

100:具有過驅動能力的芯片

102:控制電路

104:後驅動器

106:上拉電路

108:下拉電路

110:第一偏置電路

112:第二偏置電路

P1,P2,P3,P4:P溝道金屬氧化物半導體(PMOS)電晶體

N1,N2,N3,N4:N溝道金屬氧化物半導體(NMOS)電晶體

Claims (15)

1. 一種後驅動器，包括：上拉電路，具有串聯耦接在過驅動電壓源和該後驅動器的輸出端之間的多個P溝道金屬氧化物半導體(p-channel metal-oxide-semiconductor，PMOS)電晶體，其中，該多個PMOS電晶體中的第一PMOS電晶體的汲極耦接該後驅動器的輸出端；下拉電路，具有串聯耦接在該後驅動器的輸出端和接地端之間的多個N溝道金屬氧化物半導體(n-channel metal-oxide-semiconductor，NMOS)電晶體，其中，該多個NMOS電晶體中的第一NMOS電晶體的汲極耦接該後驅動器的輸出端；第一偏置電路，被配置為：當該下拉電路被使能時，在該後驅動器的輸出端和該第一PMOS電晶體的閘極之間提供第一電壓偏移，以在該下拉電路被使能時增大該第一PMOS電晶體的閘極處的電壓電平；以及第二偏置電路，被配置為：當該上拉電路被使能時，在該後驅動器的輸出端和該第一NMOS電晶體的閘極之間提供第二電壓偏移，以在該上拉電路被使能時降低該第一NMOS電晶體的閘極處的電壓電平；其中，該後驅動器還包括第三NMOS電晶體，該第三NMOS電晶體的閘極耦接到該第一PMOS電晶體的源極，該第三NMOS電晶體的汲極被保護電壓偏置，以及，該第三NMOS電晶體的源極耦接到該第一PMOS電晶體的閘極；和/或該後驅動器還包括第三PMOS電晶體，該第三PMOS電晶體的閘極耦接到該第一NMOS電晶體的源極，該第三PMOS電晶體的汲極被額定電壓偏置，以及，該第三PMOS電晶體的源極耦接到該第一NMOS電晶體的閘極。
2. 如請求項1所述之後驅動器，其中，該過驅動電壓源用於提供過驅動電壓，該過驅動電壓為該後驅動器的額定電壓的兩倍加上增量電壓；以 及，該第一電壓偏移和該第二電壓偏移取決於該增量電壓。
3. 如請求項2所述之後驅動器，其中，該多個PMOS電晶體中的第二PMOS電晶體的汲極耦接到該第一PMOS電晶體的源極；以及，當該下拉電路被使能時，該第二PMOS電晶體的汲極處的電壓電平因該第一電壓偏移而升高，從而該第二PMOS電晶體得到保護。
4. 如請求項3所述之後驅動器，其中，該第二PMOS電晶體的閘極由該保護電壓偏置，該保護電壓等於該額定電壓加上該增量電壓。
5. 如請求項2所述之後驅動器，其中，該多個NMOS電晶體中的第二NMOS電晶體的汲極耦接到該第一NMOS電晶體的源極；以及，當該上拉電路被使能時，該第二NMOS電晶體的汲極處的電壓電平因該第二電壓偏移而下降，從而該第二NMOS電晶體得到保護。
6. 如請求項5所述之後驅動器，其中，該第二NMOS電晶體的閘極被該額定電壓偏置。
7. 如請求項4所述之後驅動器，其中，該第三NMOS電晶體的閘極耦接到該第二PMOS電晶體的汲極。
8. 如請求項7所述之後驅動器，其中，該第一偏置電路包括串聯耦接的多個二極管，以在該下拉電路被使能時提供該第一電壓偏移。
9. 如請求項8所述之後驅動器，其中，該第一電壓偏移平衡了該增量電壓。
10. 如請求項6所述之後驅動器，其中，該第三PMOS電晶體的閘極耦接到該第二NMOS電晶體的汲極。
11. 如請求項10所述之後驅動器，其中，該第二偏置電路包括串聯耦接的多個二極管，以在該上拉電路被使能時提供第二電壓偏移。
12. 如請求項11所述之後驅動器，其中，該第二電壓偏移平衡了 該增量電壓。
13. 如請求項7所述之後驅動器，其中，該多個PMOS電晶體中的第四PMOS電晶體的源極耦接到該過驅動電壓源，該第四PMOS電晶體的汲極耦接到該第二PMOS電晶體的源極，以及，第四PMOS電晶體的閘極接收第一控制信號，其中：為了使能該上拉電路，該第一控制信號為該保護電壓；以及為了禁用該上拉電路，該第一控制信號為該額定電壓的兩倍加上該增量電壓。
14. 如請求項10所述之後驅動器，其中，該多個NMOS電晶體中的第四NMOS電晶體的源極耦接到該接地端，該第四NMOS電晶體的汲極耦接到該第二NMOS電晶體的源極，以及，該第四NMOS電晶體的閘極接收第二控制信號；其中：為了使能該下拉電路，該第二控制信號為該額定電壓；以及為了禁用該下拉電路，該第二控制信號為接地電壓。
15. 一種具有過驅動能力之芯片，其中，該芯片包括如請求項1至14中任意一項所述之後驅動器。