CN115811310A - 具有过驱动能力的后驱动器和芯片 - Google Patents

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Abstract

本发明提供了一种具有过驱动能力的后驱动器和芯片。第一偏置电路被配置为：当下拉电路被使能时，在后驱动器的输出端和上拉电路的第一P沟通金属氧化物半导体(PMOS)晶体管的栅极之间提供第一电压偏移。第二偏置电路被配置为：当上拉电路被使能时，在后驱动器的输出端和下拉电路的第一N沟道金属氧化物半导体(NMOS)晶体管的栅极之间提供第二电压偏移。因此，尽管上拉电路中的PMOS晶体管和下拉电路中的NMOS晶体管由过驱动电压供电，但它们都能够得到很好的保护。

Description

具有过驱动能力的后驱动器和芯片
技术领域
本发明通常涉及驱动电路，更特别地，涉及具有过驱动能力的后驱动器和芯片。
背景技术
随着半导体制造技术的发展(例如，缩小到5nm、4nm、3nm或以下)，最大施加电压被抑制(例如，远低于7nm产品的最大施加电压)。如果同一印刷电路板(printed circuitboard，PCB)上存在几代芯片，则需要进行过驱动(overdrive)设计。例如，电源系统不仅为新一代芯片提供1.5V电压，还为老一代芯片提供3.3V电压，这意味着针对新一代芯片需要过驱动技术。
通常，与用于操作新一代晶体管的额定电压(nominal voltage，亦可互换地描述为“标称电压”)VDD相比，过驱动电压使用额定电压VDD的两倍加上增量电压VX。例如，额定电压VDD可能为1.5V，而过驱动电压(2VDD+VX)为3.3V。增量电压VX(例如，0.3V)可能会导致晶体管损坏。例如，栅极-漏极电压(gate-drain voltage)可能高达VDD+VX(其大于额定电压VDD)，从而损坏晶体管。此外，传统的过驱动设计需要多路复用器(multiplexers)，这会导致可靠性问题。因此，需要一种新的过驱动设计。
发明内容
以下发明内容仅是说明性的，而无意于以任何方式进行限制。即，提供以下概述来介绍本文描述的新颖和非显而易见的技术的概念，重点，益处和优点。选择的实施方式在下面的详细描述中进一步描述。因此，以下发明内容既不旨在标识所要求保护的主题的必要特征，也不旨在用于确定所要求保护的主题的范围。
本发明的示例性实施例提供了一种具有过驱动能力的后驱动器和芯片。
第一方面，本发明提供一种后驱动器，其中，该后驱动器包括上拉电路、下拉电路、第一偏置电路和第二偏置电路。上拉电路具有串联耦接在过驱动电压源和该后驱动器的输出端之间的多个P沟道金属氧化物半导体PMOS晶体管，其中，该多个PMOS晶体管中的第一PMOS晶体管的漏极耦接该后驱动器的输出端。下拉电路具有串联耦接在该后驱动器的输出端和接地端之间的多个N沟道金属氧化物半导体NMOS晶体管，其中，该多个NMOS晶体管中的第一NMOS晶体管的漏极耦接该后驱动器的输出端。第一偏置电路被配置为：当该下拉电路被使能时，在该后驱动器的输出端和该第一PMOS晶体管的栅极之间提供第一电压偏移，以在该下拉电路被使能时增大该第一PMOS晶体管的栅极处的电压电平。第二偏置电路被配置为：当该上拉电路被使能时，在该后驱动器的输出端和该第一NMOS晶体管的栅极之间提供第二电压偏移，以在该上拉电路被使能时降低该第一NMOS晶体管的栅极处的电压电平。
在一些实施例中，该过驱动电压源用于提供过驱动电压，该过驱动电压为该后驱动器的额定电压的两倍加上增量电压；以及，该第一电压偏移和该第二电压偏移取决于该增量电压。
在一些实施例中，该多个PMOS晶体管中的第二PMOS晶体管的漏极耦接到该第一PMOS晶体管的源极；以及，当该下拉电路被使能时，该第二PMOS晶体管的漏极处的电压电平因该第一电压偏移而升高，从而该第二PMOS晶体管得到保护。
在一些实施例中，该第二PMOS晶体管的栅极由保护电压偏置，该保护电压等于该额定电压加上该增量电压。
在一些实施例中，该多个NMOS晶体管中的第二NMOS晶体管的漏极耦接到该第一NMOS晶体管的源极；以及，当该上拉电路被使能时，该第二NMOS晶体管的漏极处的电压电平因该第二电压偏移而下降，从而该第二NMOS晶体管得到保护。
在一些实施例中，该第二NMOS晶体管的栅极被该额定电压偏置。
在一些实施例中，该后驱动器还包括第三NMOS晶体管，该第三NMOS晶体管的栅极耦接到该第二PMOS晶体管的漏极，该第三NMOS晶体管的漏极被该保护电压偏置，以及，该第三NMOS晶体管的源极耦接到该第一PMOS晶体管的栅极。
在一些实施例中，该第一偏置电路包括串联耦接的多个二极管，以在该下拉电路被使能时提供该第一电压偏移。
在一些实施例中，该第一电压偏移平衡了该增量电压。
在一些实施例中，该后驱动器还包括第三PMOS晶体管，该第三PMOS晶体管的栅极耦接到该第二NMOS晶体管的漏极，该第三PMOS晶体管的漏极被该额定电压偏置，以及，该第三PMOS晶体管的源极耦接到该第一NMOS晶体管的栅极。
在一些实施例中，该第二偏置电路包括串联耦接的多个二极管，以在该上拉电路被使能时提供第二电压偏移。
在一些实施例中，该第二电压偏移平衡了该增量电压。
在一些实施例中，该多个PMOS晶体管中的第四PMOS晶体管的源极耦接到该过驱动电压源，该第四PMOS晶体管的漏极耦接到该第二PMOS晶体管的源极，以及，第四PMOS晶体管的栅极接收第一控制信号，其中：
为了使能该上拉电路，该第一控制信号为该保护电压；以及
为了禁用该上拉电路，该第一控制信号为该额定电压的两倍加上该增量电压。
在一些实施例中，该多个NMOS晶体管中的第四NMOS晶体管的源极耦接到该接地端，该第四NMOS晶体管的漏极耦接到该第二NMOS晶体管的源极，以及，该第四NMOS晶体管的栅极接收第二控制信号；其中：
为了使能该下拉电路，该第二控制信号为该额定电压；以及
为了禁用该下拉电路，该第二控制信号为接地电压。
第二方面，本发明提供了一种具有过驱动能力的芯片，其中，该芯片包括如上所述的后驱动器。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明。
图1是根据本发明示例性实施例示出的具有过驱动能力的芯片(chip)100。
图2A示出了上拉电路106被使能且下拉电路108被禁能的状态。
图2B示出了下拉电路108被使能且上拉电路106被禁能的状态。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
图1示出了根据本发明示例性实施例的具有过驱动能力的芯片(chip)100，其中，具有过驱动能力的芯片100包括本发明实施例提供的后驱动器104，例如，芯片100为输出缓冲器，该输出缓冲器包括本发明实施例提供的后驱动器。芯片100包括控制电路102和后驱动器(post driver)104。可以理解地，后驱动器可以是最后一级接输入输出垫(IO pad)的驱动器。后驱动器104包括上拉电路(pull-up circuit)106、下拉电路(pull-downcircuit)108、第一偏置电路(bias circuit)110和第二偏置电路112。控制电路102提供第一控制信号CS1和第二控制信号CS2，以控制后驱动器104的上拉电路106和下拉电路108。后驱动器104的细节将在以下段落中描述。
上拉电路106具有多个P沟道金属氧化物半导体(p-channel metal-oxide-semiconductor，PMOS)晶体管(例如，图1中以P1、P2和P4进行示例说明，但本发明对PMOS晶体管的数量不做任何限制)，这多个PMOS晶体管串联耦接在过驱动电压源(为便于说明与理解，本发明以过驱动电压等于2VDD+VX为例进行示例说明，但本发明并不限于该示例说明)和后驱动器104的输出端OUT之间，其中，过驱动电压源用于提供过驱动电压。PMOS晶体管P1的漏极(drain terminal)耦接到后驱动器104的输出端OUT。下拉电路108具有多个N沟道金属氧化物半导体(n-channel metal-oxide-semiconductor，NMOS)晶体管(例如，图1中以N1、N2和N4进行示例说明，但本发明对NMOS晶体管的数量不做任何限制)，其串联耦接在后驱动器104的输出端OUT与接地端(ground terminal)VSS(0V)之间。NMOS晶体管N1的漏极耦接到后驱动器104的输出端OUT。第一偏置电路110被配置为：当下拉电路108被使能(enabled，亦可互换地描述为“启用”)时，在后驱动器104的输出端OUT和PMOS晶体管P1的栅极之间提供第一电压偏移(例如，第一电压偏移≈VX)。当下拉电路108被使能时，PMOS晶体管P1的栅极处的电压电平被增大(increased)第一电压偏移(≈VX)，例如，PMOS晶体管P1的栅极处的电压电平升高到VX而不是锁定在0V，从而，施加在上拉电路106中的一系列PMOS晶体管P1、P2和P4上的操作电压(operating voltage，例如，栅极和漏极之间的电压，或者，任意两极之间的电压)被保护在安全区域内(即位于额定电压VDD内，以避免危险的跨电压VDD+VX)。PMOS晶体管P1、P2和P4都得到了很好的保护。第二偏置电路112被配置为：当上拉电路106被使能时，在后驱动器104的输出端OUT和NMOS晶体管N1的栅极之间提供第二电压偏移(例如，第二偏移电压≈VX)。当上拉电路106被使能时，NMOS晶体管N1的栅极处的电压电平被减小(decreased，降低)第二电压偏移(≈VX)，例如，NMOS晶体管N1的栅极处的电压电平下降到2VDD而不是锁定在2VDD+VX，从而，将下拉电路108中的一系列NMOS晶体管N1、N2和N4保护在安全区域内(即位于额定电压VDD内，以避免危险的跨电压VDD+VX)。从而，NMOS晶体管N1、N2和N4都得到了很好的保护。
在这样的设计中，过驱动电压源提供过驱动电压(例如，过驱动电压是后驱动器104的额定电压VDD的两倍加上增量电压VX)，以及，第一电压偏移和第二电压偏移取决于(例如，大致等于或接近)增量电压(delta voltage)VX，例如，以平衡(balance)/抵消增量电压VX。在图1的示例中，使用二极管串。第一偏置电路110包括串联耦接的多个二极管，以在下拉电路108被使能时提供第一电压偏移(例如，第一电压偏移≈VX)。例如，第一偏置电路110具有N个二极管(每个二极管具有二极管电压VD)，以及，N*VD大致等于增量电压VX。第二偏置电路112包括串联耦接的多个二极管，以在上拉电路106被使能时提供第二电压偏移(例如，第二电压偏移≈VX)。例如，第二偏置电路112可以有N个二极管(每个二极管具有二极管电压VD)，以及，N*VD大致等于增量电压VX。
后驱动器104的结构将在下文进一步详述。PMOS晶体管P2的漏极(drainterminal)耦接至PMOS晶体管P1的源极(source terminal)，以及，PMOS晶体管P2的栅极(gate terminal)由保护电压PGATE偏置，例如，保护电压PGATE为额定电压VDD加上增量电压VX。NMOS晶体管N2的漏极耦接到NMOS晶体管N1的源极，以及，NMOS晶体管N2的栅极由额定电压VDD偏置。后驱动器104还具有NMOS晶体管N3和PMOS晶体管P3。NMOS晶体管N3的栅极耦接PMOS晶体管P2的漏极，NMOS晶体管N3的漏极被保护电压PGATE(在本发明示例中，保护电压PGATE＝VDD+VX)偏置，以及，NMOS晶体管N3的源极耦接PMOS晶体管P1的栅极。PMOS晶体管P3的栅极耦接至NMOS晶体管N2的漏极、PMOS晶体管P3的漏极由额定电压VDD偏置，以及，PMOS晶体管P3的源极耦接至NMOS晶体管N1的栅极。参考上拉电路106，PMOS晶体管P4的源极耦接过驱动电压源2VDD+VX，PMOS晶体管P4的漏极耦接PMOS晶体管P2的源极，以及，PMOS晶体管P4的栅极接收第一控制信号CS1。参考下拉电路108，NMOS晶体管N4的源极耦接至接地端VSS(＝0V)，NMOS晶体管N4的漏极耦接NMOS晶体管N2的源极，以及，NMOS晶体管N4的栅极接收第二控制信号CS2。
为了启用/使能(enable)上拉电路106和禁用/禁能(disable)下拉电路108，控制电路102输出保护电压PGATE(VDD+VX)作为第一控制信号CSl，以及，输出接地电压(0V)作为第二控制信号CS2。为了禁用上拉电路106和启用下拉电路108，控制电路102输出过驱动电压(2VDD+VX)作为第一控制信号CS1，以及，输出额定电压VDD作为第二控制信号CS2。
应当注意的是，NMOS晶体管N3替代了用于改变PMOS晶体管Pl的栅极状态的传统多路复用器(multiplexer)，以及，PMOS晶体管P3替代了用于改变NMOS晶体管N1的栅极状态的传统多路复用器。在没有传统多路复用器(本发明利用NMOS晶体管和PMOS晶体管P3)的情况下，消除了因多路复用器造成的可靠性问题，从而，本发明提供的方案具有更高的可靠性。
图2A示出了上拉电路106被使能且下拉电路108被禁用的状态。在这种情况下，控制电路102输出保护电压PGATE(VDD+VX)作为第一控制信号CS1，并输出接地电压(0V)作为第二控制信号CS2。响应于第一控制信号CS1(＝PGATE＝VDD+VX)，PMOS晶体管P4导通(turned on)，PMOS晶体管P4的漏极处于过驱动电压2VDD+VX，PMOS晶体管P2导通，PMOS晶体管P2的漏极处于过驱动电压2VDD+VX。NMOS晶体管N3导通，PMOS晶体管P1的栅极处于保护电压PGATE(＝VDD+VX)，PMOS晶体管P1导通，以及，输出端OUT被成功上拉至过驱动电压2VDD+VX。可以理解地，PMOS晶体管P1、P2和P4以及NMOS晶体管N3中每一个晶体管的栅极和漏极之间的电压差不会超出额定电压VDD，从而，PMOS晶体管P1、P2和P4以及NMOS晶体管N3都被很好的保护在额定电压VDD内。至于下拉电路108，响应于第二控制信号CS2(＝0V)，NMOS晶体管N4被关闭(turned off，亦可互换地描述为“断开”)，可以理解地，NMOS晶体管N1、N2和PMOS晶体管P3是断开的。在本发明中，通过第二偏置电路112，NMOS晶体管N1的栅极处于大致等于2VDD(＝(2VDD+VX)-VX)，以及，NMOS晶体管N1的源极处于大致等于2VDD-Vtn(其中，Vtn为NMOS晶体管的阈值电压)。NMOS晶体管N2的漏极和栅极之间的电压差为(2VDD-Vtn)-VDD，即VDD-Vtn，其位于额定电压VDD内。不仅晶体管N1、N4和P3受到保护，而且NMOS晶体管N2也被很好的保护在额定电压VDD内。
图2B示出了下拉电路108被使能且上拉电路106被禁用的状态。在这种情况下，控制电路102输出过驱动电压(2VDD+VX)作为第一控制信号CS1，并且输出额定电压VDD作为第二控制信号CS2。响应于第二控制信号CS2(＝VDD)，NMOS晶体管N4导通，NMOS晶体管N4的漏极为0V，NMOS晶体管N2导通，NMOS晶体管N2的漏极为0V，PMOS晶体管P3导通，NMOS晶体管N1的栅极为额定电压VDD，NMOS晶体管N1导通，以及，输出端OUT被成功下拉至接地电压(0V)。NMOS晶体管N1、N2和N4以及PMOS晶体管P3都被很好的保护在额定电压VDD内。至于上拉电路106，响应于第一控制信号CS1(＝2VDD+VX)，PMOS晶体管P4被关闭(即断开)，可以理解地，PMOS晶体管P1、P2和NMOS晶体管N3是断开的。在本发明中，通过第一偏置电路110，PMOS晶体管P1的栅极为VX，PMOS晶体管P1的源极为VX+Vtp(其中，Vtp为PMOS晶体管的阈值电压)。PMOS晶体管P2的栅极与漏极之间的电压差为(VDD+VX)-(VX+Vtp)，即VDD-Vtp，其在额定电压VDD之内。多个晶体管(如晶体管P1、P4和N3，以及，PMOS晶体管P2)都被很好的保护在额定电压VDD内。
在另一示例性实施例中，第一偏置电路110和第二偏置电路112不限于二极管串。第一偏置电路110和第二偏置电路112可以由提供稳定的电压偏移的任何装置来实现，本发明对此不做任何限制。
在另一示例性实施例中，晶体管N3/P3可以由任意的开关装置代替。
在另一示例性实施例中，串联耦接在过驱动电压源(例如，过驱动电压源提供过驱动电压2VDD+VX)和输出端OUT之间的PMOS晶体管的数量不限于3个。例如，在上拉电路106中可以有更多的串联耦接的PMOS晶体管。
在另一示例性实施例中，串联耦接在输出端OUT和接地端VSS之间的NMOS晶体管的数量不限于3个。例如，在下拉电路108中可以有更多的串联耦接的NMOS晶体管。
在权利要求书中使用诸如“第一”，“第二”，“第三”等序数术语来修改权利要求要素，其本身并不表示一个权利要求要素相对于另一个权利要求要素的任何优先权、优先级或顺序，或执行方法动作的时间顺序，但仅用作标记，以使用序数词来区分具有相同名称的一个权利要求要素与具有相同名称的另一个元素要素。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (15)

1.一种后驱动器，其特征在于，该后驱动器包括：
上拉电路，具有串联耦接在过驱动电压源和该后驱动器的输出端之间的多个P沟道金属氧化物半导体PMOS晶体管，其中，该多个PMOS晶体管中的第一PMOS晶体管的漏极耦接该后驱动器的输出端；
下拉电路，具有串联耦接在该后驱动器的输出端和接地端之间的多个N沟道金属氧化物半导体NMOS晶体管，其中，该多个NMOS晶体管中的第一NMOS晶体管的漏极耦接该后驱动器的输出端；
第一偏置电路，被配置为：当该下拉电路被使能时，在该后驱动器的输出端和该第一PMOS晶体管的栅极之间提供第一电压偏移，以在该下拉电路被使能时增大该第一PMOS晶体管的栅极处的电压电平；以及
第二偏置电路，被配置为：当该上拉电路被使能时，在该后驱动器的输出端和该第一NMOS晶体管的栅极之间提供第二电压偏移，以在该上拉电路被使能时降低该第一NMOS晶体管的栅极处的电压电平。
2.如权利要求1所述的后驱动器，其特征在于，该过驱动电压源用于提供过驱动电压，该过驱动电压为该后驱动器的额定电压的两倍加上增量电压；以及，该第一电压偏移和该第二电压偏移取决于该增量电压。
3.如权利要求2所述的后驱动器，其特征在于，该多个PMOS晶体管中的第二PMOS晶体管的漏极耦接到该第一PMOS晶体管的源极；以及，当该下拉电路被使能时，该第二PMOS晶体管的漏极处的电压电平因该第一电压偏移而升高，从而该第二PMOS晶体管得到保护。
4.如权利要求3所述的后驱动器，其特征在于，该第二PMOS晶体管的栅极由保护电压偏置，该保护电压等于该额定电压加上该增量电压。
5.如权利要求2所述的后驱动器，其特征在于，该多个NMOS晶体管中的第二NMOS晶体管的漏极耦接到该第一NMOS晶体管的源极；以及，当该上拉电路被使能时，该第二NMOS晶体管的漏极处的电压电平因该第二电压偏移而下降，从而该第二NMOS晶体管得到保护。
6.如权利要求5所述的后驱动器，其特征在于，该第二NMOS晶体管的栅极被该额定电压偏置。
7.如权利要求4所述的后驱动器，其特征在于，该后驱动器还包括第三NMOS晶体管，该第三NMOS晶体管的栅极耦接到该第二PMOS晶体管的漏极，该第三NMOS晶体管的漏极被该保护电压偏置，以及，该第三NMOS晶体管的源极耦接到该第一PMOS晶体管的栅极。
8.如权利要求7所述的后驱动器，其特征在于，该第一偏置电路包括串联耦接的多个二极管，以在该下拉电路被使能时提供该第一电压偏移。
9.如权利要求8所述的后驱动器，其特征在于，该第一电压偏移平衡了该增量电压。
10.如权利要求6所述的后驱动器，其特征在于，该后驱动器还包括第三PMOS晶体管，该第三PMOS晶体管的栅极耦接到该第二NMOS晶体管的漏极，该第三PMOS晶体管的漏极被该额定电压偏置，以及，该第三PMOS晶体管的源极耦接到该第一NMOS晶体管的栅极。
11.如权利要求10所述的后驱动器，其特征在于，该第二偏置电路包括串联耦接的多个二极管，以在该上拉电路被使能时提供第二电压偏移。
12.如权利要求11所述的后驱动器，其特征在于，该第二电压偏移平衡了该增量电压。
13.如权利要求7所述的后驱动器，其特征在于，该多个PMOS晶体管中的第四PMOS晶体管的源极耦接到该过驱动电压源，该第四PMOS晶体管的漏极耦接到该第二PMOS晶体管的源极，以及，第四PMOS晶体管的栅极接收第一控制信号，
其中：
为了使能该上拉电路，该第一控制信号为该保护电压；以及
为了禁用该上拉电路，该第一控制信号为该额定电压的两倍加上该增量电压。
14.如权利要求10所述的后驱动器，其特征在于，该多个NMOS晶体管中的第四NMOS晶体管的源极耦接到该接地端，该第四NMOS晶体管的漏极耦接到该第二NMOS晶体管的源极，以及，该第四NMOS晶体管的栅极接收第二控制信号；
其中：
为了使能该下拉电路，该第二控制信号为该额定电压；以及
为了禁用该下拉电路，该第二控制信号为接地电压。
15.一种具有过驱动能力的芯片，其特征在于，该芯片包括如权利要求1至14中任意一项所述的后驱动器。
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