KR100295316B1 - 과전압보호기능을지니는저전압입력및출력회로 - Google Patents

과전압보호기능을지니는저전압입력및출력회로 Download PDF

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Abstract

5 볼트 미만의 공급전압을 포함하는 어느 바람직한 공급전압(VCC)과 함께 사용하기에 적합하며, 입력 패드에 인가된 VCC보다 큰 과전압 입력신호에 견딜 수 있는 입력단이 개시되어 있다. 통과 트랜지스터는 입력 패드와 입력 버퍼사이에 사용되어 입력 버퍼에 공급되는 전압을 제한함으로써 VCC를 초과하는 전압이 입력 버퍼에 대한 진정한 논리 1 입력 신호로서 사용될 수 있게한다. 출력단은 5 볼트 미만의 공급 전압을 포함하는 폭넓은 여러 공급전압과 함께 사용하기에 적합하며, 출력패드에 진정한 과전압이 인가될 경우에 적합한 동작을 허용한다. 정전 방전(ESD)보호는 최대의 진정한 과전압보다 큰 전압으로 출력패드상에 걸린 전압을 제한하기 위해 제공된다. 캐스코드(cascode)디바이스는, 진정한 과전압이 출력패드에 인가될 경우에 풀업 및 풀다운 트랜지스터에 의해 발생되는 전압을 제한하는데 사용된다. 출력단이 고 임피던스 모드나 활성 상태의 고 레벨 모드에 있을 때 진정한 과전압이 출력 패드에 외부적으로 인가될 경우 과잉 전류가 소산되는 것을 방지하는데 적합한 트랜지스터 스위치가 사용된다.

Description

과전압 보호기능을 지니는 저 전압 입력 및 출력회로
제1도 내지 제8도는 선행기술의 입력 및 출력회로에 대한 도면.
제9도는 본 발명의 교습에 따라 구성된 입력단의 한 실시예에 대한 회로 다이어그램.
제10도는 본 발명의 교습에 따라 구성된 MOS 출력단의 한 실시예에 대한 회로 다이어그램.
제11도는 본 발명의 교습에 따라 구성된 검출회로의 한 실시예에 대한 회로 다이어그램.
제12도는 N 채널 및 P 채널 트랜지스터의 게이트 산화물 양단에 인가된 전압을 나타낸 도면.
[발명의 분야]
본 발명은 전자 회로에 관한 것이며, 보다 구체적으로 기술하면, 다른 집적회로나 전자 디바이스와 접속하기 위한 입력 및 출력단을 사용하는 집적회로에 관한 것이다.
[배경 기술]
전력 요구의 감소를 포함하는 성능이 부수적으로 증가하면서, 주어진 전기적 기능을 이루는데 공간을 감소시킬 수 있다는 점에서 지금까지 집적회로가 폭넓게 사용되어 왔다. 집적회로가 다른 집적회로 및 다른 형태의 전자 회로와 간편하게 접속시키기 위하여, 어떤 산업 전반에 걸친 입/출력(I/O)사양이 개발되어 왔다. 일례를 들면, 5볼트(공칭)의 공급전압이 한 디바이스에 인가되는 트랜지스터 - 트랜지스터 로직(TTL) 표준이다. 논리 0 과 관련된 입력신호는 대략 0.7 볼트의 최대 전압을 지니며 논리 1 입력 레벨은 대략 2 볼트의 최소 전압을 지닌다. 또한, 이러한 TTL사양은, 집적회로가 논리 1출력신호와 관련된 최소한 대략 2.4 볼트의 출력 전압, 및 논리 0 출력 레벨과 관련된 대략 0.4 볼트보다 크지 않은 출력 전압을 제공하는 것을 필요로 한다.
현재 집적회로 기술의 진전은 TTL 표준보다 낮은 전압 디바이스에 박차를 가하고 있다. 예를들면, 한 현재 추세는 3또는 3.3볼트의 전력 공급원을 사용하는 집적회로를 개발하는 것이다. 향후, 보다 낮은 전압 디바이스(예를들면, 2.4볼트 디바이스)가 개발될 것이다. 보다 낮은 전압의 집적회로로 진전되기 위한 이유중에는 성능에 있어서의 상응하는 흥정(tradeoff) 없이도 시스템 전력을 감소시킬 필요성이 있다.
상당수의 TTL 디바이스 형태가 제공되는 경우, 예를들면, TTL 디바이스나 접속기와 함께 우연이든 고의든 사용된다면, 외부 소스로부터 입력 및 출력 핀으로 인가되는 과잉 전압을 견딜 수 있는 보다 낮은 전압의 디바이스를 제공하는 것이 바람직스럽다.
따라서, 예를들면, 대략 3볼트의 높은 출력 전압이 논리 1의 출력 신호에 해당하는 3.0볼트 디바이스에 대하여는, 과잉 전력을 소비하지 않거나손상을 입지 않고서도 상기 디바이스가 출력 단자에 인가되는 대략 5 볼트의 TTL 논리 1전압 레벨을 견딜 수 있다면 매우 유리할 것이다. 마찬가지로, 2.4볼트 디바이스가 출력단자에 인가되는 대략 5 볼트(TTL 표준) 의 논리 1 레벨이나 대략 3 볼트(3.0 볼트 디바이스) 의 논리 1 신호를 견딜 수 있다면 매우 유리할 것이다.
제1도 내지 제8도는 본 기술에 알려겨 있는 선행기술의 입력 및 출력회로이다.
이하에는 예를 들면, 3.3볼트의 공급전압 VCC레벨에서 동작하는 집적회로와 연관하여 이들 입/출력 회로 각각을 사용함에 있어서의 장점이나 단점이 기술되어 있다.
제1도는 전형적인 CMOS 입력단을 도시하는 회로 다이어그램이다. 입력 패드(10)는 외부 회로로부터 입력신호를 수신하여 입력 버퍼(13)에 인가하는데, 상기 입력 버퍼(13)의 출력은 집적회로에 내재하는 다른 회로(도시되지 않음)에 접속되어 있다. 입력 보호용 다이오드(11, 12)는 입력 패드(10)에 대한 과전압 보호를 제공하기 위해 사용된다. 입력 보호용 다이오드(11) 는, 입력 전압이 VCC + VD보다 클 경우에 순 바이어스되는데, 이 경우에 VD는 입력보호용 다이오드(11)의 순 바이어스 전압 강하이다. 따라서, 선행기술에서와 같이 VCC가 5볼트인 경우에, 입력패드(10)는 대략 5.6볼트를 초과하는 전압 이탈로부터 보호받는다. 그러나, VCC 가 3.3 볼트이고 5 볼트의 TTL 레벨이 입력패드(10)에 인가되는 경우에, 입력 보호용 다이오드(11)는 턴온(turn on)됨으로써, 입력 과전압 보호를 제공하지만, 허용가능한 5 볼트 레벨이 입력 패드(10) 에 인가되는 상황에서 허용할 수 없는 전류량을 흘려 보낸다.
제2도는 출력 패드(20), 출력 패드 과전압 보호용 다이오드(21, 22), 풀업(pull up) 트랜지스터(23), 및 풀다운(pull down) 트랜지스터(24)를 포함하는 전형적인 CMOS 출력단에 대한 회로 다이어그램이다.
3.3볼트의 전력 공급 전압 및 허용가능한 5 볼트 TTL 레벨이 출력 패드(20) 의 외부로 인가되는 경우, 패드(20) 를 3.3 볼트로 풀다운시키고 그러한 과정에서 과잉 전류를 소비하는 바람직하지 못한 상태로 출력 보호용 다이오드(21)가 순바이어스된다.
더군다나, 제2도의 회로에서, 출력 패드(20)및 P채널 풀업 트랜지스터(23)의 게이트에 인가되는 5 볼트 레벨이 3 볼트보다 크지 않은 경우에, P 채널 풀업 트랜지스터(23)는 턴온됨으로써, 과잉 전류가 출력 패드(20) 로 부터 풀업 트랜지스터(23) 를 통해 흐르게 된다.
제3도는 출력 패드(30), P채널 풀업 트랜지스터(33), N 채널 풀다운 트랜지스터(35), 및 쇼트키 다이오드(35) 를 포함하는 또다른 선행기술의 출력단에 대한 회로 다이어그램이다. 그러나, 이러한 선행기술의 5볼트 출력단이, 보다 낮은 회로, 예를들면, 2.7볼트 정도 낮게 전력 공급이 강하될 수 있는 3.3볼트 회로와 함께 사용되는 경우에, 이러한 회로에 의해 출력 패드(30)에 인가되는 고(high) 레벨의 출력은 쇼트키 다이오드(35) 양단에 걸린 전압 강하에 기인하여 충분할 정도로 높지 않게된다. I/O 회로에서 사용되는 쇼트키 다이오드는 정전 방전(electrostatic discharge : ESD) 으로 인한 손상에 매우 영향을 받기 쉬운 경향이 있다. 더군다나, CMOS 제조 공정은 종종 쇼트키 다이오드의 제조를 허용하지 않음으로써, 이러한 회로는 CMOS제조 공정보다 본래 보다 복잡하며 값비싼 BiCMOS 디바이스에서의 사용에 제한되어야 한다.
제4도는 출력 패드(40), P 채널 풀업 트랜지스터(43), N 채널 풀다운 트랜지스터(44), 및 P 채널 풀업 트랜지스터(43) 의 소오스 및 웰 영역 사이에 연결된 쇼트키 다이오드(46) 를 포함하는 또다른 선행기술의 BiCMOS 출력단에 대한 회로 다이어그램이다. 이러한 방식으로 접속된 쇼트키 다이오드(46)에 의하여, P채널 풀업 트랜지스터(43) 의 드레인 및 웰 영역 사이에 형성된 본래의 다이오드가 순 바이어스되는 것을 방지한다. 그러나, 이로 인해, P채널 트랜지스터(43)의 웰 영역은 공급 전압 및 공급 전압보다 한 다이오드 전압 강하만큼 낮은 전압 사이에서 부동상태(float)로 되는데, 이는 부동상태의 웰이 래치 업(latch up) 및 예측할수 없는 성능에 보다 영향을 받기 쉼다는 점에서 바람직스럽지 않다. 또한, 이러한 회로는, 출력 패드(40) 에 대하여 외부적으로 인가된 전압이 게이트 전압을 초과할 경우에 P 채널 트랜지스터(43) 를 통한 누설을 방지하지 못한다. 이러한 회로에 대한 다른 선행기술의 변형에 의해 P채널 풀업 트랜지스터(43)의 웰 영역으로 예를들면 전계 트랜지스터를 사용함으로써 특정의 전압레벨로 스위칭된다.
그러나, 웰 영역이 저(low)임피던스 경로를 거쳐 고정전압 레벨에 연결되지 않는한, 래치업은 별개의 가능성이다. 아마도 P채널 풀업 트랜지스터(43)의 웰 영역을 스위칭하는 것을 포함하는 스위칭 목적에 사용되는 것이 전형적인 전계 효과 트랜지스터는 비교적 높은 저항을 지님으로써, 래치업의 가능성을 중가시킨다. 더군다나, 이러한 출력 회로는, 대부분의 CMOS제조공정이 쇼트키 다이오드의 제조를 지원하지 않기때문에 CMOS 디바이스에서 사용될 수 없다.
제5도는 N 채널 풀업 트랜지스터(53) 및 N 채널 풀다운 트랜지스터(54) 모두를 사용하는 선행기술의 MOS 출력단에 대한 화로 다이어그램이다. 그러나, 3.3볼트의 전력 공급 레벨과 같은 보다 낮은 전압에서의 N채널 풀업 트랜지스터(53) 의 사용은 출력 패드(50) 상에 충분할 정도로 높은 출력 전압 레벨을 제공하기에 충분한 과 구동을 제공하지 못한다.
제6도는 제5도의 MOS 출력단과 유사하며, 풀다운 트랜지스터(64) 를 포함하는 디바이스내의 다른 N 채널 트랜지스터에 제공하기 보다는 N 채널 풀업 트랜지스터(63) 에 보다 낮은 한계 전압을 제공하도록 분리된 확산 마스크를 사용함으로써 제5도의 문제점을 극복하는 선행기술의 MOS출력단이다. 이는, 3.3볼트의 전력 공급전압과 같은 낮은 전압을 사용하는 경우에도 보다 큰 과구동을 제공한다.
그러나, 이러한 선행기술의 디바이스는 분리된 확산 마스크를 필요로 함으로써 이러한 디바이스를 제조하는데 필요한 단계의 횟수를 중가시키며 제조 비용에 상당액을 부가한다는 현저한 단점을 지닌다.
제7도는 어떤 BiCMOS디바이스에서 사용되는 선행기술의 바이폴라 출력단에 대한 회로 다이어그램이다. 3.3볼트의 전력 공급원을 사용하는 디바이스와 같은 저(low) 전압 디바이스와 함께 사용되는 경우, NPN 풀업 트랜지스터(73) 는 출력 패드(70) 상에 충분할 정도로 높은 출력 전압레벨을 제공하지 못한다.
출력 패드(70) 상에 출력 전압을 증가시키기 위하여 부가적인 PNP 트랜지스터나 P 채널 디바이스(75) 가 도시된 바와같이 사용되는 것이 제안되어 왔다. 그러나, 이러한 디바이스는 바이폴라 트랜지스터의 사용을 필요로 함으로써, 순수 MOS 디바이스 에서는 사용될 수 없지만, BiCMOS 디바이스의 추가적인 비용을 필요로 하며, 여전히 P 채널 풀업 디바이스의 사용과 연관된 문제점을 지닌다.
제8도는 저 전압 디바이스와 함께 사용될 수 있는 CMOS출력단에 대한 회로 다이어그램이다. 이러한 선행기술의 출력단에서는, 출력 트랜지스터(83, 84)에 대한 게이트 산화물은 대략 150Å이지만, 버퍼(89)로 예시한 바와같은 집적회로내의 다른 트랜지스터에 대한 게이트 산화물은 대략 110Å이다. 이는, 비교적 높은 외부인가 전압을 확인할 수 있는 출력 트랜지스터가 상기 외부인가 고전압을 보다 양호하게 견딜수 있는 보다 두꺼운 게이트 산화물을 지닌다는 점에서, 출력단의 신뢰도를 향상시키는데 일조한다.
그러나, 이는, 출력패드(83)에 대한 외부인가 전압이 디바이스의 공급전압을 초과하는 경우, 예를들면 상기 디바이스가 3.3 볼트로 전력 공급받으며 외부 5 볼트가 출력 패드(80) 에 인가되는 경우에 도통하는 P 채널 풀업 트랜지스터(83) 의 문제점을 해결하지 못한다. 더군다나, 출력 트랜지스터(83, 84) 는 보다 크게 만들어져야 하는데, 그 이유는 상기 출력 트랜지스터의 채널 길이가 게이트 산화물 두께의 증가에 따라 증가되어야 하기 때문이다. 아마도 보다 큰 문제점은, 단일의 집적회로에서 2개의 분리된 게이트 산화물 두께를 이루는데 적어도 2개의 분리된 마스크가 필요하다는 점에서, 이러한 제조공정은 복잡하고, 결과적으로는 값비싸다는 사실이다.
물론, 2 개의 분리된 게이트 산화물 두께를 필요로하는 단점은 전체 집적회로에 대하여 150Å 의 게이트 산화물을 사용함으로써 극복될 수 있다. 그러나, 이는, 게이트 산화물 두께의 증가에 따라 디바이스가 크게 만들어겨야 하기때문에(채널 길이가 증가되어야 하기때문에) 다이(die) 사이즈를 증가시킨다.
또한, 보다 두꺼운 게이트 산화물은 속도를 감소시키는 결과를 초래한다. 더군다나, 이러한 회로는 3.3 볼트의 공급원이 집적회로의 내부 로직에 전력 공급하고 5볼트의 공급원이 출력 버퍼에 전력 공급하는 경우에 사용될 수 있다. 그러나, 이는 2개의 분리된 외부 공급원을 필요로 하거나, 외부적으로 인가되는 5볼트 공급원으로부터 칩상에 내부적으로 발생될 3.3볼트 공급원을 필요로 한다. 이는 전력 및 집적회로 다이 면적을 소비하며, 보다 낮은 전압공급원과 함께 동작하는 집적회로를 제공하는 바람직한 것으로부터 멀게한다.
[발명의 요약]
본 발명의 교습에 따르면, 5 볼트 미만의 공급 전압을 포함하는 어느 바람직한 공급 전압(VCC) 와 함께 사용하기에 적합하며, 입력 패드에 인가된 VCC 보다 큰 과전압 입력신호를 견딜수 있는 신규한 입력단이 교습되어 있다. 통과 트랜지스터는 입력 버퍼에 공급된 전압을 제한하도록 상기 입력 패드와 입력 버퍼 사이에 사용됨으로써, VCC를 초과하는 전압이 상기 입력 버퍼에 대한 진정한 논리 1 입력 신호로서 사용될 수 있다. 한 실시예에서, 과전압 보호는 입력 패드상에 걸린 전압을 VCC 보다 큰 진정한 입력 전압을 초과하는 전압으로 제한하는데 사용된다.
또한, 본 발명의 교습에 따르면, 5볼트 미만의 공급전압을 포함하는 폭넓은 여러 공급전압과 함께 사용하기에 적합하며, 진정한 과전압이 출력패드에 인가되는 경우에 적합한 동작을 허용하는 출력단이 교습되어 있다. 한 실시예에서는, ESD보호는 출력 패드상에 걸린 전압을 최대 진정 과전압보다 큰 전압으로 제한하기 위하여 제공되어 있다. 캐스코드(cascode) 디바이스는 진정한 과전압이 출력 패드에 인가되는 경우 풀업 및 풀다운 트랜지스터에 의해 확인되는 전압을 제한하는데 사용된다. 적절한 트랜지스터 스위치는, 본 발명의 출력단이 고(high) 암피던스 동작 모드에 있거나 활성적인 고 레벨의 동작 모드에 있을때 진정한 과전압이 출력 패드에 외부적으로 인가되는 경우 과잉 전압이 소산되는 것을 방지하는데 사용된다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
제9도는 본 발명의 교습에 따라 구성된 입력단의 한 실시예에 대한 회로 다이어그램이다. 이러한 입력단은, 5볼트 미만의 공급전압을 포함하는 어느 바람직한 공급 전압(VCC) 과 함께 사용하기에 적합하며, 입력 패드(90)에 인가되는 VCC이상의 과전압 입력 신호를 견딜수 있다. 한 실시예에서는, 제너 다이오드(91) 는 1991 년 2 월 7 일자 출원되어 본 출원의 양수인인 National Semiconductor Corporation 에게 양도된 미합중국 특허출원 제 652,154 호에 의해 교습된 바와같은 방식으로 제조된다. 한 실시예에서 6 볼트의 제너 전압을 지니는 제너 다이오드(91)는 6볼트의 과전압 보호를 제공함으로써 입력 패드(90)에 대한 양(+)및 음(-)의 과전압 보호를 제공하는데 일조한다.
본 발명의 교습에 따르면, ESD보호는, 예를들면 5 볼트의 전형적인 TTL 논리 1 레벨의 허용가능한 과전압이 허용가능한 입력 신호로서 취급될 수 있는 동안에 제공된다.
N 채널 통과 트랜지스터(92)는 공급전압(VCC) 노드(93) 에 접속된 게이트, 입력패드(90)에 접속된 드레인, 및 입력버퍼(95)의 입력 리드에 접속된 소오스를 지닌다. 입력 버퍼(95)는 본 기술에 공지되어 있는 것과같이 어느 편리한 방식으로 구성되어 있다. 한 실시예에서는, 비록 본 발명의 교습에 비추어 당업자라면 양호하게 이해할 수 있는 바와같이 슈미트 트리거, 비반전 버퍼나 기타등등과 같은 변형 입력버퍼 회로가 사용될 수 있지만, 입력 버퍼(95)는 CMOS인버터이다. 인버터(95)에 내재하는 디바이스는 바람직한 트립(trip) 포인트를 제공하도록 크기에 따라 배열되어 있다. 공급 전압(VCC) 이 3.3 볼트인 한 실시예에서는, 인버터(95) 의 트립 포인트가 대략 1.4 볼트로 세트됨으로써, 1.4 볼트 이상인 인버터(95)의 입력 리드상에 나타나는 전압이 논리 1로서 취급되며, 1.4 볼트 미만의 전압이 논리 0 으로서 취급된다.
통과 트랜지스터(92)의 사용은 입력 버퍼(95)의 입력 리드상에 나타나는 전압을 VCC - VTN 으로 제한하는데, 이 경우에, VTN은 N채널 트랜지스터(92) 의 한계(threshold) 전압이다.
한 실시예에서는, VTN은 대략 1 볼트이므로, 트랜지스터(92)는, 입력 패드(90) 에 인가된 가능한 과전압에 관계없이 3.3 볼트 공급 전압(VCC)이 사용되는 경우에 입력 버퍼(95)의 입력 리드상에 걸린 전압을 대략 2 볼트로 제한한다.
입력 버퍼(95)가 인버터인 본 발명의 한 실시예에서는, 입력 버퍼(95)의 출력 리드에 연결된 게이트, 공급전압(VCC)에 연결된 소오스, 및 입력 버퍼(95)의 입력 리드에 연결된 드레인을 지니는 P채널 트랜지스터(94) 가 사용된다.
입력 버퍼(95)가 낮은 출력 전압을 제공할 경우에 P 채널 트랜지스터(94)는 턴온됨으로써, 입력 버터(95)의 입력 리드에 VCC를 인가한다. 이로인해 입력 버퍼(95)의 입력 리드가 우연하게 고레벨로 부동화 되는 것을 방지한다. P 채널 트랜지스터(94) 를 포함하지 않는 경우, 입력 버퍼(95)의 입력 리드는, 5볼트의 입력 전압이 입력 패드(90)에 인가될 때, 아마 VCC - VTN 이상으로, 그리고 따라서 +5볼트까지도 부동 상태에 있을 것이다. 이러한 실시예에서, 채널 트랜지스터(94) 는 "미약(weak)" 함으로써, 그의 동작은, 고레벨 상태로 입력 버퍼를 영구히 래칭(latching)하지 못하도록, 저레벨로 되는 입력신호에 의해 극복될 수 있다.
변형 실시예에서는, 예를들면 슈미트 트리거가 입력버퍼(95)로서 사용되는 경우, P 채널 트랜지스터(94) 또는 유사한 디바이스가 필요하지 않다.
따라서, 본 발명에 따르면, 가장 높은 진정한 입력 신호 레벨을 초과하는 입력전압에 대한 과전압 보호를 이루기 위하여 CMOS 공정에서 편리하게 제조되는 제너 다이오드를 제공하는 신규한 입력단이 교시되어 있다.
통과 트랜지스터(92)는 입력 버퍼(95)의 입력 리드에 인가된 전압을 제한하는데 일조함으로써, VCC를 초과하는 진정한 입력 전압이 입력버퍼(95) 에 의해 작용될 수 있다.
따라서, 통과 트랜지스터(92)의 사용은, 입력 패드(90)에 인가된 입력 전압이 보다 높은 전압, 예컨대, 5볼트인 경우에도, 입력버퍼(95)의 입력 리드상에 걸린 전압을 VCC - VTN, 또는 3.3볼트 회로에 대하여는 대략 2볼트로 제한한다.
이는, 과잉 전압이 입력 버퍼(95)의 트랜지스터 요소의 게이트 산화물에 인가되는 것을 방지함으로써 신뢰도를 개선시킨다. 입력단은 입력버퍼(95)에서 사용되는 MOS디바이스의 높은 입력 임피던스에 기인하여 높은 입력 임피던스를 지닌다.
이러한 입력단은, 적절한 한계 전압을 지니는 트랜지스터를 제공하고 논리 0 및 논리 1 입력신호를 구별하기 위한 적절한 트립 포인트를 제공하도록 입력버퍼(95)에 내재하는 디바이스를 크기에 따라 분류함으로써 어느 바람직한 입력전압과 함께 사용될 수 있다. 바람직한 공급 전압에 연결된 게이트를 지니는 통과 트랜지스터(92) 의 사용으로 공급전압보다 큰 고 입력신호가 회로 동작에 악영향을 주지 않거나 과도한 전력 소비를 야기시키지 않고서도 입력 패드(90)에 인가될 수 있다.
제10도는 본 발명의 교습에 따라 구성되어 있는 MOS 출력단으로서, 5 볼트 미만의 공급 전압을 포함하는 폭넓은 여러 공급전압과 함께 사용하기에 적합하며 진정한 과전압이 출력 패드(620) 에 인가되는 경우에 적합한 동작을 허용하는 MOS 출력단의 한 실시예에 대한 회로 다이어그램이다. 표 1은 외부 과전압이 출력 패드(620)에 인가되는 경우를 포함하는 활성 상태의 고레벨, 활성상태의 저레벨, 및 고 임피던스 동작에 대한 출력단(600)의 여러 구성 요소의 동작을 나타낸 것이다.
출력단(600) 은 출력 패드(620) 에 연결된 ESD 보호용 제너 다이오드(610)를 포함하며, 상기 ESD 보호용 제너 다이오드(610) 는 전술된 미합중국 특허출원 제 652,154 호에서 교습된 방식으로 제조될 수 있는 양(+) 및 음(-) ESD 보호용 제너다이오드를 제공한다. 한 실시예에서는, 제너 다이오드(610)는 대략 6볼트의 제너 전압을 지님으로써, 출력 패드(620) 에 인가되며 5 볼트의 TTL 논리 1 레벨과 같은 가장 높은 가능한 진정 전압을 초과하는 전압에 대한 과전압 보호를 제공한다. 입력 노드(Nl, N2)는, 출력단(600)이 출력패드(620)상에 고출력 신호, 저출력 신호, 또는 고 임피던스 3 상태 레벨중 어느 하나를 제공해야 할지를 한정하는 논리 레벨을 수신한다. P 채널 트랜지스터(601) 는 풀업 트랜지스터로서 사용되며 N 채널 트랜지스터(602) 는 출력 패드(620) 와 관련된 풀다운 트랜지스터로서 사용된다. 트랜지스터(606) 는, 출력 패드(620) 가 고 임피던스 상태에 있을 경우 노드(N5) 상에 걸린 전압을 VCC - VTN(VCC = 3.3 볼트에 대하여 최대 대략 2 볼트임) 로 제한하는데 사용되는 캐스코드 접속형 N 채널 디바이스이다.
트랜지스터(606) 가 사용되지 않으며, 5 볼트의 외부 신호가 출력 패드(620) 에 인가되는 경우에, N 채널 풀다운 트랜지스터(602) 의 드레인 - 소오스 전압은 대략 5 볼트로 되며 드레인 - 게이트 전압(게이트가 0 볼트에 있는 경우) 은 3.3 VCC 또는 그 이하로 제한되는 과정에 대하여 초과하는 대략 5 볼트로 된다는 점에 유념하기로 한다.
트랜지스터(604)는 트랜지스터(603)의 드레인을 보호하는데 캐스코드 디바이스로서 사용되는데, 그 이유는, 고임피던스 상태로 동작되며 외부적으로 인가된 5 볼트가 출력 패드(620) 상에 제공되는 경우, 노드(N4) 가 출력 패드(620) 로부터 5 볼트를 수신하기 때문이다. 고 임피던스 동작 모드시, P 채널 트랜지스터(607) 의 게이트는 노드(N3) 로부터 1.7 볼트를 수신하며, N 채널 트랜지스터(603) 는 게이트에 인가된 전압에 의하여 턴 오프된다. 이러한 상태하에서 출력 패드(620)가 외부적으로 인가된 5볼트로 인가되는 경우, P 채널 트랜지스터(605) 의 게이트는 P채널 트랜지스터(607)에 의해 출력 패드(620)에 직접 접속됨으로써, 트랜지스터(605) 를 통해 노드(N5) 까지의 어떠한 누설도 제거한다. 관심사로서, P 채널 트랜지스터(605, 607) 는, 외부적으로 인가된 5 볼트가 출력 패드(620) 에 인가되는 경우에도, 고 임피던스 동작 모드시 P+/N- 접합의 순 바이어스 동작을 방지하도록 출력 패드(620) 에 접속된 웰을 지닌다. M채널 트랜지스터(604) 는, 과잉 전압이 출력 패드(620) 에 외부적으로 인가되는 경우조차도, 트랜지스터(603) 가 오프(off) 상태이고 트랜지스터(607) 가 온(on) 상태일때 노드(N6) 를 대부분 2볼트(VCC-VTN) 로 유지한다. 따라서, 출력패드(620) 가 3.3 내지 5 볼트중 어느 부분의 전압을 수신하는 경우에, P 채널 트랜지스터(607) 는 온상태이고, 그에 따라 P 채널 트랜지스터(605) 의 게이트는 출력 패드(620) 에 접속되어, 트랜지스터(605) 를 통해 노드(N5)까지의 어떠한 누설도 방지한다.
트랜지스터(603, 604) 가 온상태로 되는 경우에, P 채널 트랜지스터(605) 의 게이트는 VSS(접지) 로 인가되어 P 채널 트랜지스터(605) 를 턴온시킨다. 활성 상태의 고레벨 상태로 동작되는 경우, P채널 트랜지스터(607)의 게이트는 N3로부터 VCC 를 수신함으로써, 트랜지스터(607) 를 턴오프되게 하여, P 채널 트랜지스터(605) 의 게이트를 출력 패드(620) 와 분리시킨다.
스위치(S1, S2) 는 노드(N3), 결과적으로는 P 채널 트랜지스터(607) 의 게이트에 VCC 나 바이어스 전압(Vb) 중 어느 하나를 제공한다. VCC 가 3.3볼트인 한 실시예에서는, Vb 가 대략 1.7 볼트이도록 선택됨으로써, 응력(stress) 은, 제12도에 도시된 바와같이 외부적으로 인가된 5 볼트 레벨에 영향을 받는 N 채널 및 P채널 트랜지스터 모두의 게이트 산화물 양단에 걸린 것과같다. 이는, Vb가 가장 높은 진정한 외부인가 전압 레벨에서 회로의 VCC를 뺀 값과 동일한 값이도록 선택되게 함으로써 일반화될 수 있다. 표 3에는 몇가지 예가 기재되어 있다.
트랜지스터(607)의 게이트에 연결되어 있는 노드(N3)에 인가된 전압의 선택은 노드(N1)상에 수신된 논리값에 의해 형성된다.
따라서 , 출력단(600) 이 출력 패드(620) 상에 활성 상태인 고출력 레벨을 제공하도록 동작하는 것인 경우에, 전압(VCC)은 트랜지스터(607)의 게이트에 인가하도록 선택됨으로써, 트랜지스터(607)가 턴온되게 하며 출력 패드(620)가 트랜지스터(607), 캐스코드 디바이스(604), 및 풀업 트랜지스터(603) 를 통해 풀업되게 할수 있다. 그와는 반대로, 출력 패드(620) 가 풀다운 트랜지스터(602) 에 의해 저레벨로 되거나 고 임피던스 상태로 되기때문에 풀업되지 않는 경우에, 전압(Vb)이 트랜지스터(607) 의 게이트에 인가하도록 선택되어 트랜지스터(607) 를 턴오프시킨다.
VCC가 대략 3.3볼트임에 따라 고임피던스 모드시 Vb가 대략 1.7볼트인 실시예에서는, 5볼트가 출력 패드(620)에 인가되는 경우에 기껏해야 3.3볼트가 P 채널 트랜지스터(607) 의 게이트 산화물 양단에 발생하도록 1.7 볼트가 선택된다. 트랜지스터(631, 632, 633, 634) 는 스위치(S1) 에 의해 선택될 수 있는 바이어스 전압(Vb)(예컨대, 1.7 볼트) 을 VCC 로부터 발생시키는 DC 바이어스 발생기를 제공한다.
이러한 바이어스 발생기만이 P채널 트랜지스터(607)의 게이트에 공급하기 때문에, Vb바이어스 발생기에 의해 공급되는 DC전류의 이용가능성에 대한 필요가 전혀 없으며, 따라서 상기 바이어스 전류는 전체 집적회로에 대하여 매우 적은량, 예컨대 1 마이크로 암페아 이하로 형성될 수 있다.
트랜지스터(631,632)는 전압 분할기로서 동작하며, 트랜지스터(633, 634)는 저장용 캐패시터로 사용하도록 연결됨으로써, 소량의 바이어스 전류는, 스위치(S1) 가 N3 에 Vb 를 제공하도록 동작되는 경우에 충분한 과도(transient) 전류를 P 채널 트랜지스터(607) 의 게이트에 제공되게할 수 있다.
VCC보다 큰 외부 인가전압이 출력 패드(620)에 인가되는 경우 고 임피던스 상태에서의 누설 전류를 방지하는 것이외에도, 바람직스러울 수 있는 또다른 누설 요건이 있다. 출력 회로(600)가 활성상태의 고레벨 상태에 있고 VCC 보다 큰 외부 인가전압이 출력 패드(620) 에 인가되는 경우에, 출력 버퍼(600) 는 출력 패드(620) 로부터 전류를 싱크(sink) 시키려고 할 것이다. 이러한 전류는, 출력 버퍼(620)가 이미 활성상태의 고레벨 상태에 있기때문에 허비된다.
본 발명의 한 실시예에 따르면, 출력 패드(620) 가 VCC 를 초과하는 전압에 있으며 출력 버퍼(600)가 활성상태의 고레벨 상태에 있는 상태를 검출하는 회로가 제공되어 있다. 이러한 경우에, 검출회로는 출력 버퍼(600)에 대한 모든 출력 전류를 차단(cut off) 시킨다.
제11도는 그러한 검출회로(700)의 한 실시예의 회로 다이어그램이다. 출력 패드(620) 상에 걸린 전압은 비교기(700) 에 의해 VCC 와 비교되고, 상기 비교기(700) 는 출력 패드(620) 상에 걸린 전압이 VCC 보다 큰지의 여부를 나타내는 노드(N7) 에 걸리는 출력신호를 제공한다.
전압 비교기(700) 는 공통 접속 게이트(714) 상에서 바이어스 전압(예컨대 Vb) 을 수신하는 전류원(703, 708, 713)을 포함한다.
바람직하다면, 공통 접속 게이트(714) 는 이네이블/디세이블 신호를 수신할 수 있는데, 예를들면 상기 이네이블 전압 레벨은 Vb이고, 상기 디세이블 전압 레벨은 0 볼트이다. 디세이블될 경우, 트랜지스터(703, 708, 713) 를 통해 흐르는 전류는 0 으로 감소됨으로써, 비교기의 기능이 특정의 용도에 사용될 필요가 없는 경우에, 집적회로의 전력 소모를 제한한다. 이네이블될 경우, 트랜지스터(703, 708, 713) 를 통해 흐르는 DC 전류는 집적회로의 전력 소모를 최소화시킬 정도로 적어지는데, 그 이유는 비교기(700) 의 일반적인 스위칭 속도가 중요하지 않기 때문이다.
저항기(709, 710)로 구성된 전압 분할기(또는 부하 디바이스로서 접속된 MOS디바이스)는 반전 입력 트랜지스터(707)의 게이트상에 VCC와 관현된 전압을 제공한다. 마찬가지로, 저항기(711, 712)에 의해 형성된 전압 분할기(부하 디바이스로서 접속된 MOS디바이스)는 비반전입력 트랜지스터(705)의 게이트에 출력 패드(620) 상에 걸린 전압과 관련된 전압을 제공하여 트랜지스터(705, 707) 에 있을 수 있는 손상을 방지한다.
트랜지스터(704,705,706,707)는 트랜지스터(708) 를 통해 흐르는 바이어스 전류(I1) 에 의해 확립되는 전형적인 차동 입력단을 형성한다. 바이어스 전류(I1) 는 예컨대 1 마이크로 암페아 정도로 매우 적어짐으로써, 의미없는 전력량을 필요로 할수 있다. 트랜지스터(705)의 드레인은 P채널 트랜지스터(702)의 게이트에 연결되어 있는데, 상기 P채널 트랜지스터(702) 는 차동 입력단으로부터 발생된 버퍼링되어 중폭된 출력 신호를 노드(N7)에 제공한다. 출력 노드(N7)는 논리회로(701)에 연결되어 있으며, 상기 논리 회로(701)는 또한 회로 구동출력 버퍼(600)(제10도참조)로부터 출력 이 네이블(OE) 및 데이타 신호를 수신한다. 논리 회로(701)는 출력 버퍼(600)의 노드(N1, N2)에 인가하기 위한 출력 제어신호를 발생시킴에 따라, P 채널 풀업 트랜지스터(601) 및 N채널 풀다운 트랜지스터(602)의 동작을 제어함으로써 출력 버퍼(600) 의 동작을 제어한다.
표 2 에는 논리회로(701) 의 동작이 나타나있다. 출력 이네이블 신호 (OE) 가 저레벨이고, 출력 패드(620) 가 고 임피던스 신호인것을 나타내는 경우, 노드(N1)에 인가된 풀업구동 및 노드(N2)에 인가된 풀다운 구동은, 데이터 신호상태에 무관하거나, VCC 보다 큰 외부전압이 출력 단자(620) 에 인가되든지 모두 턴오프됨으로써, 제10 도의 출력회로(600) 가 고 임피던스 출력신호를 제공하는 것을 보장한다.
그와는 반대로 출력 이네이블 신호가 논리 1 인 경우에, 출력단(600) 이 바람직한 활성상태의 고레벨 또는 활성상태의 저레벨 출력신호를 제공하도록 필요한 만큼 풀다운 구동이 가해진다. 이는 출력단자(620)상에 걸린 전압이 VCC 보다 크지 않은 경우이다.
그러나, 전압 출력 단자(620)가 VCC 보다 크다는 것을 출력 전압 비교기(700)가 결정할 경우, 데이타가 논리 1일 때 노드(N1) 에 인가된 풀업 구동은 디세이블됨으로써, 출력회로(600) 의 트랜지스터(603, 604, 607) 를 통해 VCC 및 출력단자(620) 사이의 바람직하지 않은 전류를 방지한다. 이로인해, 출력단자(620)상에 걸린 외부 인가 전압정도 초과되는 출력단자(620) 상에 걸린 고출력 전압을 인가하려할 경우에 과잉전류는 출력회로(600) 에 의해 허비되는 것을 방지한다.
[표 1]
[표 2]
본 명세서에 언급한 모든 공고 및 특허출원은, 참고로 기재하려고 개별 공고나 특허출원을 특정하고 개별적으로 나타낸 것과 동일한 범주로 본원에 참고로 기재 되어 있다.
지금까지 본 발명을 충분하게 기재하였지만, 당업자라면 첨부된 특허청구의 범위나 사상으로부터 이탈하지 않고서도 본 발명에 여러 변경 및 변형을 가할 수 있을 것이다.

Claims (49)

  1. 내부 및 외부 회로사이를 접속시키는 입/출력(I/O) 단에 있어서, 상기 외부 회로에 접속하는 I/O 단자; 상기 내부 회로에 접속하는 내부 단자; 제 1 공급전압을 수신하는 제 1 공급전압 단자; 제 2공급전압을 수신하는 제 2 공급전압 단자; 상기 제 1 및 제2 공급전압에 의해 전력을 공급받는 I/O버퍼로서, 상기 입력단의 상기 내부단자로서 사용되는 제 1 리드 및 상기 내부회로에 접속된 제2리드를 지니는 I/O 버퍼; 상기 입력단의 상기 I/O단자 및 상기 I/O버퍼의 상기 제1 리드 사이에 접속된 전압 제한 회로로서, 상기 제 1 공급전압의 전압 레벨을 초과할 수 있는 전압이 상기 I/O 단자에 인가될 경우, 상기 I/O버퍼의 제1리드에 인가된 전압이 상기 제1공급전압의 전압 레벨을 초과하지 않도록 하는 전압 제한 회로; 및 상기 I/O 버퍼의 상기 제1리드가 부동 상태로 되는 것을 방지하는 회로를 포함하는 것을 특징으로 하는 입/출력단.
  2. 제1항에 있어서, 상기 전압 제한 회로는 상기 I/O 단자에 인가된 논리 0 입력 신호에 응답하여, 상기 I/O 버퍼의 제1 리드에 논리 0 신호를 제공하고, 상기 제1 공급 전압의 전압 레벨을 초과할 수 있는 상기 I/O 단자에 인가된 논리 1 입력 신호에 응답하여 상기 제 1 공급 전압의 전압 레벨을 초과하지 않는 논리 1 신호를 제공하는 것을 특징으로 하는 입/출력단.
  3. 제1항에 있어서, 상기 전압 제한 회로는 상기 입/출력단의 I/O단자에 접속된 제1전류 조정단자, 상기 I/O버퍼의 제1리드에 접속된 제2전류 조정단자, 및 상기 제1공급 전압에 접속된 제어 단자를 지니는 트랜지스터를 포함하는 것을 특징으로 하는 입/출력단.
  4. 제3항에 있어서, 상기 트랜지스터는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 입/출력단.
  5. 제1항에 있어서, 상기 I/O 단의 I/O 단자에 인가되는 과전압으로부터 보호하는 과전압 보호 회로를 부가적으로 포함하는 것을 특징으로 하는 입/출력단.
  6. 제5항에 있어서, 상기 과전압 보호 회로는 유효 논리 1신호의 최대 전압 레벨을 초과하는 과전압으로부터 보호하는 것을 특징으로 하는 입/출력단.
  7. 제6항에 있어서, 상기 과전압 보호 회로는 상기 과전압을 상기 공급 전압 중 하나에 연결시키는 디바이스를 포함하는 것을 특징으로 하는 입/출력단.
  8. 제7항에 있어서, 상기 과전압 보호 회로는 상기 입/출력단의 I/O 단자 및 상기 공급 전압 중 제 2 공급 전압 사이에 접속된 제너 다이오드를 포함하는 것을 특징으로 하는 입/출력단.
  9. 제1항에 있어서, 상기 I/O버퍼는 인버터, CMOS인버터, 비반전형 버퍼, 및 슈미트 트리거로 구성된 버퍼의 그룹으로 부터 선택된 버퍼를 포함하는 것 을 특징으로 하는 입/출력단.
  10. 제1항에 있어서, 상기 I/O버퍼의 제 1리드가 부동 상태로 되는 것을 방지하는 회로는, 상기 공급 전압중 하나에 접속된 제1전류 조정 단자, 상기 I/O버퍼의 제1리드에 접속된 제2전류 조정 단자, 및 상기 I/O버퍼의 제2리드에 접속된 제어 단자를 지니는 트랜지스터를 포함하는 것을 특징으로 하는 입/출력단.
  11. 제10항에 있어서, 상기 트랜지스터는 상기 제1공급 전압에 접속된 제1전류 조정 단자를 지니는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 입/출력단.
  12. 제11항에 있어서, 상기 트랜지스터는 상기 입력 버퍼의 제 1리드 상의 효과가 상기 외부 회로로 부터 상기 I/O버퍼의 제 1리드상에 수신된 전압의 효과에 의해 극복되는 미약형 트랜지스터인 것을 특징으로 하는 입/출력단.
  13. 입력단에 있어서, 입력 신호를 수신하는 입력 단자; 상기 입력 신호에 응답하여 버퍼링된 입력 신호를 제공하는 출력단자 제 1 공급 전압을 수신하는 제 1 공급 전압 단자; 제 2공급 전압을 수신하는 제 2공급 전압 단자; 상기 제1및 제2공급 전압에 의해 전력 공급받는 입력 버퍼로서, 입력 리드, 및 상기 입력단의 출력 단자로서 사용되는 출력 리드를 지니는 입력 버퍼; 상기 입력단의 상기 입력 단자; 및 상기 입력 버퍼의 상기 입력 리드 사이에 연결된 전압 제한 회로로서, 상기 입력 신호에 응답하여, 상기 제 1공급 전압의 전압 레벨을 초과하지 않는 전압을 상기 입력 버퍼의 입력 리드에 제공하는 전압 제한 회로; 및 상기 입력 버퍼의 상기 입력 리드가 부동 상태로 되는 것을 방지하는 회로를 포함하는 것을 특징으로 하는 입력단.
  14. 제13항에 있어서, 상기 전압 제한 회로는, 논리 0 입력 신호에 응답하여 상기 입력 버퍼의 입력 리드에 논리 0신호를 제공하고, 상기 제 1공급 전압의 전압 레벨을 초과할 수 있는 논리 1입력 신호에 응답하여 상기 제 1공급 전압의 전압 레벨을 초과하지 않는 논리 1 신호를 제공하는 것을 특징으로 하는 입력단.
  15. 제13항에 있어서, 상기 전압 제한 회로는 상기 입력단의 입력 단자에 접속된 제 1전류 조정 단자, 상기 입력 버퍼의 입력 리드에 접속된 제 2 전류 조정 단자, 및 상기 제 1 공급 전압에 접속된 제어 단자를 지니는 트랜지스터를 포함하는 것을 특징으로 하는 입력단.
  16. 제13항에 있어서, 상기 트랜지스터는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 입력단.
  17. 제13항에 있어서, 상기 입력단의 입력 단자에 인가된 과전압으로부터 보호하는 과전압 보호 회로를 더 포함하는 것을 특징으로 하는 입력단.
  18. 제17항에 있어서, 상기 과전압 보호 회로는 유효 논리 1 입력 신호의 최대 전압 레벨을 초과하는 과전압으로부터 보호하는 것을 특징으로 하는 입력단.
  19. 제18항에 있어서, 상기 과전압 보호 회로는 상기 과전압을 상기 공급 전압중 하나에 연결시키는 디바이스를 포함하는 것을 특징으로 하는 입력단.
  20. 제19항에 있어서, 상기 과전압 보호 회로는 상기 입력단의 입력단자 및 상기 공급 전압 중 제2공급 전압 사이에 접속된 제너 다이오드를 포함하는 것을 특징으로 하는 입력단.
  21. 제13항에 있어서, 상기 입력 버퍼는 인버터, CMOS 인버터, 비반전형 버퍼, 및 슈미트 트리거로 구성된 버퍼의 그룹으로부터 선택된 버퍼를 포함하는 것을 특징으로 하는 입력단.
  22. 제13항에 있어서, 상기 입력 버퍼의 입력리드가 부동 상태로 되는 것을 방지하는 회로는, 상기 공급 전압중 하나에 접속된 제1 전류 조정 단자, 상기 입력 버퍼의 입력 리드에 접속된 제2 전류 조정 단자, 및 상기 출력 리드에 접속된 단자를 지니는 트랜지스터를 포함하는 것을 특징으로 하는 입력단.
  23. 제22항에 있어서, 상기 트랜지스터는 상기 제1공급 전압에 접속된 제1전류 조정 단자를 지니는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 입력단.
  24. 제23항에 있어서, 상기 트랜지스터는 상기 입력 버퍼의 입력 리드상의 효과가 상기 입력 버퍼의 입력 리드상의 입력 전압의 효과에 의해 극복되는 미약형 트랜지스터인 것을 특징으로 하는 입력단.
  25. 출력단에 있어서, 출력 신호를 제공하는 출력 단자; 상기 출력단에 의하여 상기 출력 단자에 제공된 상기 출력 신호를 제어하기 위한 제어 신호를 수신하는 하나 이상의 제어 단자; 제 1 공급 전압을 수신하는 제 1 공급 전압 단자; 제 2 공급 전압을 수신하는 제 2공급 전압 단자; 상기 제어 신호에 응답하여 제 1 노드를 통해 상기 출력 단자에 상기 제 1전압을 인가하는 풀업 디바이스; 상기 제어 신호에 응답하여 상기 제 1 노드를 통해 상기 출력 단자에 상기 제 2 공급 전압을 인가하는 풀다운 디바이스; 상기 제 1노드에 접속된 제 1전류 조정 단자, 상기 출력 단자에 접속된 제 2 전류 조정 단자, 및 제어 단자를 지니는 통과 트랜지스터; 상기 제 1 노드 및 상기 출력 단자사이에 접속된 제 1 전압 제한 회로; 및 상기 제어 신호에 응답하여 상기 통과 트랜지스터의 제어 단자에 신호를 제공하는 제어 회로를 포함하는 것을 특징으로 하는 출력단.
  26. 제25항에 있어서, 상기 제어 회로는, 상기 하나 이상의 제어 신호에 응답하여 상기 공급 전압중 하나를 제 2 노드로 스위칭하는 제 1 트랜지스터; 및 상기 제 2 노드에 접속된 제 1 전류 조정 단자, 상기 통과 트랜지스터의 제어 단자에 접속된 제 2 전류 조정 단자, 및 상기 공급 전압중 하나에 접속된 제어 단자를 지니는 캐스코드 디바이스를 포함하는 것을 특징으로 하는 출력단.
  27. 제25항에 있어서, 상기 제1전압 제한 회로는 상기 제1노드에 접속된 제 1전류 조정 단자, 상기 출력 단자에 접속된 제 2전류 조정 단자, 및 상기 공급 전압 중 하나에 접속된 제어 단자를 지니는 트랜지스터를 포함하는 캐스코드 회로를 포함하는 것을 특징으로 하는 출력단.
  28. 제25항에 있어서, 상기 통과 트랜지스터의 제어 단자에 접속된 제 1전류 조정 단자, 상기 출력 단자에 접속된 제 2전류 조정 단자, 및 논리 1 출력 신호를 제공하도록 상기 제어 전압에 응답하여 상기 출력단이 동작할 경우 제 1 선택 전압 레벨을 수신하고 논리 0 출력 신호를 제공하도록 상기 제어 전압에 응답하여 상기 출력단이 동작할 경우 제 2선택 전압 레벨을 수신하는 제어 단자를 지니는 디바이스를 부가적으로 포함하는 것을 특징으로 하는 출력단.
  29. 제28항에 었어서, 상기 디바이스의 제어 단자는 또한 상기 출력 신호상에 고임피던스를 제공하도록 상기 제어 전압에 응답하여 상기 출력단이 동작하는 경우 상기 제 2 선택 전압 레벨을 수신하는 것을 특징으로 하는 출력단.
  30. 제28항에 있어서, 입력단의 출력 단자에 인가된 과전압으로부터 보호하는 과전압 보호 회로를 부가적으로 포함하는 것을 특징으로 하는 출력단.
  31. 제30항에 있어서, 상기 과전압 보호 회로는 유효 논리 1 출력 신호의 최대 전압 레벨을 초과하는 과전압으로부터 보호하는 것을 특징으로 하는 출력단.
  32. 제31항에 있어서, 상기 과전압 보호 회로는 상기 과전압을 상기 공급 전압중 하나에 연결시키는 디바이스를 포함하는 것을 특징으로 하는 출력단.
  33. 제32항에 있어서, 상기 출력단의 출력 단자 및 상기 공급 전압 중 제2 공급 전압 사이에 접속된 제너 다이오드를 포함하는 것을 특징으로 하는 출력단.
  34. 제25항에 있어서, 상기 출력 단자상의 전압이 상기 제 1 공급 전압을 초과하는 경우를 결정하고 전압 비교 신호를 제공하는 전압 비교 회로; 및 상기 출력단을 구동시키는 회로로부터 출력 이네이블 및 데이타 신호를 수신하고, 상기 전압 비교 회로로부터 상기 전압 비교 신호를 수신하는 입력 단자, 및 상기 전압 비교 신호가 제 1 상태에 있으며 상기 출력 이네이블 및 데이타 신호가, 상기 출력단이 상기 출력단의 출력 단자 상에 논리 1 출력 신호를 제공하여야 함을 지시하는 경우 상기 출력단의 출력 단자 상에 고 임피던스 출력 신호를 제공하기 위하여 상기 출력단에 상기 제어 신호를 제공하는 출력 단자를 구비하는 제어 회로를 더 포함하는 것을 특징으로 하는 출력단.
  35. 출력단에 있어서, 출력 신호를 제공하는 출력 단자; 출력단에 의해 출력 단자 상에 제공되는 출력 신호를 제어하기 위한 제어 신호를 수신하는 하나 이상의 제어 단자; 제 1 공급 전압을 수신하는 제 1 공급 전압 단자; 상기 출력 단자상의 전압이 상기 제 1 공급 전압을 초과하는 경우를 결정하고 전압 비교 신호를 제공하는 전압 비교 회로; 및 출력단을 구동시키는 회로로부터 출력 이네이블 및 데이타 신호를 수신하고, 상기 전압 비교 회로로부터 상기 전압 비교 신호를 수신하는 입력 단자, 및 상기 전압 비교 신호가 제1상태에 있으며 상기 출력 이네이블 및 데이타 신호가 상기 출력단이 상기 출력단의 출력 단자 상에 논리 1 출력 신호를 제공해야 함을 지시하는 경우 상기 출력단의 출력 단자 상에 고 임피던스 출력 신호를 제공하기 위하여, 출력단에 상기 제어 신호를 제공하는 출력 단자를 지니는 제어회로를 포함하는 것을 특징으로 하는 출력단.
  36. 제35항에 있어서, 상기 전압 비교 회로는 상기 비교 회로를 디세이블시키는 이네이블 단자를 포함하는 것을 특징으로 하는 출력단.
  37. I/O 버퍼 및 I/O 단자를 포함하는 I/O 단을 동작시키는 방법에 있어서, 상기 I/O 단자상에 외부적으로 인가된 전압을 수신하는 단계; 상기 외부적으로 인가된 전압이 상기 I/O단에 인가된 전력 공급 전압을 초과하는 유효 신호 전압인지를 결정하는 단계; 및 상기 결정 단계에 응답하여, 상기 외부적으로 인가된 전압에 응답하여 상기 I/O 버퍼에 인가된 신호전압을 상기 전력 공급 전압보다 크지 않은 전압으로 제한하는 단계로서, 상기 신호전압의 제한이, 상기 I/O 버퍼가 상기 전력 공급 전압에 해당하는 논리 1 신호를 상기 I/O 단자 상에 제공하는지를 부가적으로 결정하는 단계 ; 및 상기 부가 결정 단계에 응답하여, 상기 외부적으로 인가된 전압이 상기 I/O 단에 인가된 전력 공급 전압을 초과하는 유효 신호 전압인 경우 상기 I/O 버퍼로부터 상기 I/O 단자 상에 고 임피던스 신호를 제공하는 단계에 의하여 이루어지는 단계를 포함하는 것을 특징으로 하는 I/O 단 동작 방법.
  38. 입력단에 있어서, 입력 신호를 수신하는 입력 단자; 상기 입력 신호에 응답하여 버퍼링된 입력 신호를 제공하는 출력단자; 제 1 공급 전압을 수신하는 제 1 공급 전압 단자; 제 2 공급 전압을 수신하는 제 2공급 전압 단자; 상기 제1및 제2공급 전압에 의해 전력 공급받는 입력 버퍼로서, 입력 리드, 및 입력단의 출력 단자로서 사용되는 출력 리드를 지니는 입력 버퍼; 상기 입력 버퍼의 상기 입력 리드가 부동 상태로 되는 것을 방지하는 회로; 및 상기 입력단의 상기 입력 단자 및 상기 입력 버퍼의 상기 입력 리드 사이에 연결된 전압 제한 회로로서, 상기 입력 신호가 상기 제 1 공급 전압 레벨을 초과하는 유효 신호 전압 인지를 결정하는 역할을 하고, 만약 유효 신호 전압인 경우, 상기 입력 버퍼의 상기 입력 리드에 상기 입력 신호의 논리 상태에 대응하지만 상기 제 1 공급 전압의 전압 레벨을 초과하지는 않는 전압 레벨을 제공하는 전압 제한 회로를 포함하는 것을 특징으로 하는 입력단.
  39. 제38항에 있어서, 상기 전압 제한 회로는, 논리 0 입력 신호에 응답하여 상기 입력 버퍼의 입력 리드에 논리 0신호를 제공하고, 상기 제 1공급 전압의 전압 레벨을 초과할 수 있는 논리 1 입력 신호에 응답하여 상기 제 1 공급 전압의 전압 레벨을 초과하지 않는 논리 1 신호를 제공하는 것을 특징으로 하는 입력단.
  40. 제38항에 있어서, 상기 전압 제한 회로는 상기 입력단의 입력 단자에 접속된 제 1전류 조정 단자, 상기 입력 버퍼의 입력 리드에 접속된 제 2 전류 조정 단자, 및 상기 제 1 공급 전압에 접속된 제어 단자를 지니는 트랜지스터를 포함하는 것을 특징으로 하는 입력단.
  41. 제40항에 있어서, 상기 트랜지스터는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 입력단.
  42. 제38항에 있어서, 상기 입력단의 입력 단자에 인가된 과전압으로 부터 보호하는 과전압 보호 회로를 더 포함하는 것을 특징으로 하는 입력단.
  43. 제42항에 있어서, 상기 과전압 보호 회로는 유효 논리 1입력 신호의 최대 전압 레벨을 초과하는 과전압으로부터 보호하는 것을 특징으로 하는 입력단.
  44. 제43항에 있어서, 상기 과전압 보호 회로는 상기 과전압을 상기 공급 전압중 하나에 연결시키는 디바이스를 포함하는 것을 특징으로 하는 입력단.
  45. 제44항에 있어서, 상기 과전압 보호 회로는 상기 입력단의 입력 단자 및 상기 공급 전압 중 제 2 공급 전압 사이에 접속된 제너 다이오드를 포함하는 것을 특징으로 하는 입력단.
  46. 제38항에 있어서, 상기 입력 버퍼는 인버터, CMOS인버터, 비반전형 버퍼, 및 슈미트 트리거로 구성된 버퍼의 그룹으로부터 선택된 버퍼를 포함하는 것을 특징으로 하는 입력단.
  47. 제38항에 있어서, 상기 입력 버퍼의 입력리드가 부동 상태로 되는 것을 방지하는 회로는, 상기 공급 전압 중 하나에 접속된 제1 전류 조정 단자, 상기 입력 버퍼의 입력 리드에 접속된 제2 전류 조정 단자, 및 상기 출력 리드에 접속된 제어 단자를 지니는 트랜지스터를 포함하는 것을 특징으로 하는 입력단.
  48. 제47항에 있어서, 상기 트랜지스터는 상기 제1 공급 전압에 접속된 제1 전류 조정 단자를 지니는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 입력단.
  49. 제48항에 있어서, 상기 트랜지스터는 상기 입력 버퍼의 입력 리드상의 효과가 상기 입력 버퍼의 입력 리드상의 입력 전압의 효과에 의해 극복되는 미약형 트랜지스터인 것을 특징으로 하는 입력단.
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