TWI666873B

TWI666873B - 積體電路及其傳輸電路

Info

Publication number: TWI666873B
Application number: TW107101182A
Authority: TW
Inventors: 趙傳珍; 連一真
Original assignee: 立積電子股份有限公司
Priority date: 2018-01-12
Filing date: 2018-01-12
Publication date: 2019-07-21
Also published as: TW201931769A; US10636752B2; CN110034754B; CN110034754A; US20190221530A1

Abstract

積體電路及其傳輸電路。傳輸電路包括輸入緩衝器以及電位維持電路。電位維持電路具有第一端耦接至輸入緩衝器的輸入端，並具有第二端耦接至參考電位端，其中電位維持電路包括互相串接於電位維持電路的第一端與第二端之間的一開關與一二極體裝置。開關用以接收操作模式選擇信號，並依據操作模式選擇信號以被導通或斷開。

Description

積體電路及其傳輸電路

本發明是有關於一種積體電路以及其傳輸電路，且特別是有關於一種可降低漏電流的積體電路以及其傳輸電路。

在積體電路中，常設置一個或多個的輸入緩衝器。輸入緩衝器用以接收外部提供的輸入信號，並提供輸入信號至積體電路內部以進行處理。值得一提的，當輸入緩衝器的輸入端未給予信號時，會產生輸入緩衝器的輸入端浮接（floating）的狀態。這個輸入緩衝器的輸入端浮接狀態，會造成輸入緩衝器中電晶體的控制端上的電壓不確定的現象，有可能使得電晶體工作在不預期的狀態下而產生漏電流的現象。

此外，在當輸入緩衝器的輸入端浮接的狀態下，也會連帶使輸入緩衝器產生不穩定的輸出電壓。如此，在積體電路中，接收輸入緩衝器的輸出電壓的邏輯電路元件，也可能會產生漏電流的現象，並造成積體電路相當程度的漏電。

本發明提供一種積體電路以及傳輸電路，在銲墊被浮接時有效降低所可能產生的漏電流，或在銲墊非浮接時維持可接受的額外漏電流。

本發明的傳輸電路包括輸入緩衝器以及電位維持電路。輸入緩衝器具有輸入端耦接至銲墊。電位維持電路具有第一端耦接至輸入緩衝器的輸入端，並具有第二端耦接至參考電位端，其中電位維持電路包括互相串接於電位維持電路的第一端與第二端之間的一開關與一二極體裝置。其中，開關用以接收操作模式選擇信號，並依據操作模式選擇信號以被導通或斷開。

本發明的積體電路包括核心電路以及至少一如上所述的傳輸電路，傳輸電路耦接至核心電路。

基於上述，本發明透過在輸入緩衝器的輸入端上，設置串接於輸入緩衝器的輸入端與參考電位端間的電位維持電路。其中，電位維持電路具有串接的開關與二極體裝置，並在當輸入緩衝器被致能的情況下，透過被導通的開關以及二極體裝置，可使輸入緩衝器的輸入端在當輸入緩衝器耦接的銲墊被浮接時，被維持在預定電位。如此一來，輸入緩衝器的輸入端浮接現象將可以被避免，並減低漏電現象的產生。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1，圖1繪示本發明一實施例的傳輸電路的示意圖。傳輸電路100包括輸入緩衝器IBUF以及電位維持電路101。輸入緩衝器IBUF具有輸入端以耦接至銲墊PAD，電位維持電路101耦接在輸入緩衝器IBUF的輸入端以及參考電位端VS1間。電位維持電路101包括串接耦接的開關SW1與二極體裝置DA1。在本實施例中，開關SW1的一端（例如是第一端）耦接至輸入緩衝器IBUF的輸入端，開關SW1的另一端（例如是第二端）耦接至二極體裝置DA1的陽極端（例如是第一端），而二極體裝置DA1的陰極端（例如是第二端）則耦接至參考電位端VS1。開關SW1受控於操作模式選擇信號MODS以被導通或被斷開。而操作模式選擇信號MODS則依據輸入緩衝器IBUF是否被致能來決定。細節上來說明，當輸入緩衝器IBUF被致能（enable）時，對應的操作模式選擇信號MODS可使開關SW1被導通，相對的，當輸入緩衝器IBUF被失能（disable）時，對應的操作模式選擇信號MODS可使開關SW1被斷開。在一實施例中，二極體裝置DA1例如包括至少一個或多數個彼此串接的二極體。在另一實施例中，輸入緩衝器IBUF可為遲滯型輸入緩衝器，例如是施密特觸發器（Schmitt trigger）。

更進一步來說明，當輸入緩衝器IBUF被致能時，開關SW1依據操作模式選擇信號MODS而被導通。在此同時，輸入緩衝器IBUF的輸入端上的電壓，可透過二極體裝置DA1，以依據參考電位端VS1上的電壓而被拉低。在本實施例中，參考電位端VS1接收具有相對低電壓的共用電壓（例如接地電壓）。

由上述的說明可以得知，在當輸入緩衝器IBUF被致能時，若銲墊PAD未被施加電壓時，輸入緩衝器IBUF的輸入端在電位維持電路101的作用下，也可以被設定在一個預定電位上，不致造成輸入緩衝器IBUF的輸入端浮接的現象，有效降低可能產生的漏電電流。在此請注意，在本實施例中，上述的預定電位可以是共用電壓的電位、或介於共用電壓的電位與共用電壓的電位與二極體裝置DA1的導通電壓的和之間。此外，當輸入緩衝器IBUF被致能時，若銲墊PAD被外部電路施加高電壓準位，只設置開關SW1可能會造成電位維持電路101產生額外大量的漏電流。本實施例的二極體裝置DA1可有效降低漏電流，搭配開關SW1的高導通電阻設計，可進一步降低漏電流，並使銲墊PAD上的電壓準位維持在被外部電路施加的高電壓準位。在一實施例中，開關SW1的導通電阻約為1MΩ以上，可使漏電流降低為約為µA的數量級。

在另一方面，當輸入緩衝器IBUF被失能時，開關SW1被斷開，並使輸入緩衝器IBUF的輸入端與參考電位端VS1間的路徑被切斷。在此同時，若銲墊PAD上被施加電壓，也不易使電位維持電路101產生額外漏電的現象。

在本實施例中，操作模式選擇信號MODS可以由傳輸電路100所屬的積體電路來提供。積體電路可依據輸入緩衝器IBUF是否接收信號的狀態，來設定輸入緩衝器IBUF的致能或失能。並對應輸入緩衝器IBUF的致能或失能來產生操作模式選擇信號MODS。在本發明實施例中，當輸入緩衝器IBUF為致能時，積體電路可設定輸入緩衝器IBUF操作於第一模式（寫入模式），而對應產生的操作模式選擇信號MODS可以為第一邏輯準位，當輸入緩衝器IBUF為失能時，積體電路可設定輸入緩衝器IBUF操作於第二模式（非寫入模式），對應產生的操作模式選擇信號MODS可以為第二邏輯準位，其中，第一邏輯準位與第二邏輯準位不同，例如是相反或為0/1。

以下請參照圖2，圖2繪示本發明圖1實施例的電位維持電路101的另一實施方式的示意圖。圖2的電位維持電路101的作動原理與圖1類似，主要差異在於電位維持電路101中的開關SW1以及二極體裝置DA1的耦接方式與圖1繪示的實施方式不相同。在本實施方式中，二極體裝置DA1耦接在輸入緩衝器IBUF的輸入端以及開關SW1間，而開關SW1則耦接在二極體裝置DA1以及參考電位端VS1間。其中，二極體裝置DA1的陽極（例如是第一端）耦接至輸入緩衝器IBUF的輸入端，二極體裝置DA1的陰極（例如是第二端）耦接至開關SW1的一端，開關SW1的另一端則耦接至參考電位端VS1。

請參照圖3，圖3繪示本發明另一實施例的傳輸電路的示意圖。傳輸電路300包括輸入緩衝器IBUF以及電位維持電路302。輸入緩衝器IBUF具有輸入端耦接至銲墊PAD。電位維持電路302耦接在輸入緩衝器IBUF的輸入端以及參考電位端VS1間。電位維持電路302包括開關SW1以及二極體裝置DA1，開關SW1以及二極體裝置DA1相互串聯耦接。具體來說明，開關SW1的一端（例如是第二端）耦接至參考電位端VS1，開關SW1的另一端（例如是第一端）耦接至二極體裝置DA1的陽極端（例如是第二端），且二極體裝置DA1的陰極端（例如是第一端）耦接至輸入緩衝器IBUF的輸入端。開關SW1受控於操作模式選擇信號MODS。與前述實施例相同的，操作模式選擇信號MODS依據輸入緩衝器IBUF是否被致能來決定。細節上來說明，當輸入緩衝器IBUF被致能時，對應的操作模式選擇信號MODS可使開關SW1被導通，相對的，當輸入緩衝器IBUF被失能時，對應的操作模式選擇信號MODS可使開關SW1被斷開。

在另一方面，在本實施例中，參考電位端VS1接收相對高的操作電壓。並且，在當開關SW1依據操作模式選擇信號MODS而導通，且銲墊上未被施加電壓時，二極體裝置DA1可被導通，並拉高輸入緩衝器IBUF的輸入端上的電壓至預定電位，在本實施例中，預定電位可以等於操作電壓的電位、或介於操作電壓的電位與操作電壓減去二極體裝置DA1的導通電壓之間。此外，當輸入緩衝器IBUF被致能時，若銲墊PAD被外部電路施加低電壓準位，只設置開關SW1可能會造成電位維持電路101產生額外大量的漏電流。本實施例的二極體裝置DA1可有效降低漏電流，搭配開關SW1的高導通電阻設計，可進一步降低漏電流，並使銲墊PAD上的電壓準位維持在被外部電路施加的低電壓準位。在一實施例中，開關SW1的導通電阻約為1MΩ以上，可使漏電流降低為約為µA的數量級。

此外，當輸入緩衝器IBUF被失能時，開關SW1被斷開，並使輸入緩衝器IBUF的輸入端與參考電位端VS1間的路徑被切斷。在此同時，若銲墊PAD上被施加電壓，也不易使電位維持電路101產生額外漏電的現象。

以下請參照圖4，圖4繪示本發明圖3實施例的電位維持電路302的另一實施方式的示意圖。圖4的電位維持電路302的作動原理與圖3類似，主要差異在於電位維持電路302的二極體裝置DA1與開關SW1的耦接關係，與圖3的繪示不相同。圖4中的二極體裝置DA1耦接在參考電位端VS1以及開關SW1間，而開關SW1則耦接在二極體裝置DA1與輸入緩衝器IBUF的輸入端間。具體來說明，二極體裝置DA1的陽極（例如是第二端）耦接至參考電位端VS1，二極體裝置DA1的陰極（例如是第一端）耦接至開關SW1的一端（例如是第二端），開關SW1的另一端（例如是第一端）則耦接至輸入緩衝器IBUF的輸入端。

關於上述的實施例中，二極體裝置DA1的型態可以為接面二極體、蕭特基二極體、穩壓二極體、齊納二極體、恆流二極體、定電流二極體或變容二極體。

請參照圖5A，圖5A繪示本發明一實施例的傳輸電路的示意圖。傳輸電路501包括輸入緩衝器IBUF以及電位維持電路510。輸入緩衝器IBUF的輸入端耦接至銲墊PAD，而電位維持電路510耦接至輸入緩衝器IBUF的輸入端。電位維持電路510包括開關SW1以及由電晶體T1建構的二極體裝置。其中，電晶體T1為一N型金氧半場效電晶體（NMOS），其透過二極體形式的連接（diode connection）方式來建構二極體裝置。細節上來說明，電晶體T1的第一端與控制端相耦接以形成二極體裝置的陽極（例如是第一端），並共同耦接至開關SW1，此外，電晶體T1的第二端做為二極體裝置的陰極（例如是第二端），並耦接至參考電位端以接收共用電壓GND。在一實施例中，電晶體T1的基底端（bulk）可直接耦接電晶體T1的第二端接收共用電壓GND。在另一實施例中，電晶體T1的基底端（bulk）可經由串聯於電晶體T1與共用電壓GND間的另一開關，間接耦接電晶體T1的第二端。

在本實施例中，電晶體T1可以是P型金氧半場效電晶體、N型金氧半場效電晶體、雙極性電晶體或接面場效電晶體，並透過二極體形式的連接方式來建構二極體裝置。此外，電晶體T1與開關SW1的位置也可以對調。也就是說，電晶體T1可耦接在輸入緩衝器IBUF的輸入端以及開關SW1間，開關SW1則可耦接在開關SW1以及參考電位端（共用電壓GND）間。

請參照圖5B，圖5B繪示本發明一實施例的傳輸電路的示意圖。傳輸電路502包括輸入緩衝器IBUF、IBUF1、輸出緩衝器OBUF以及電位維持電路520。輸入緩衝器IBUF的輸入端耦接至銲墊PAD，而電位維持電路520耦接至輸入緩衝器IBUF的輸入端。電位維持電路520包括開關SW1以及由電晶體T1建構的二極體裝置。其中，電晶體T1為一N型金氧半場效電晶體（NMOS），其透過二極體形式的連接（diode connection）方式來建構二極體裝置。

電位維持電路520耦接在提供操作電壓(例如是電源電壓VDD)的參考電位端以及輸入緩衝器IBUF的輸入端間。開關SW1以及電晶體T1依序串接在參考電位端以及輸入緩衝器IBUF的輸入端間。在圖5B中，電晶體T1串接在參考電位端以及開關SW1間，開關SW1則耦接在電晶體T1以及輸入緩衝器IBUF的輸入端。當然，在本發明其他實施例中，電晶體T1與開關SW1的耦接位置是可以互換的，沒有特別的限制。在一實施例中，電晶體T1的基底端耦接至電晶體T1的第二端，並直接接收電源電壓VDD。在另一實施例中，電晶體T1的基底端（bulk）可經由串聯於電晶體T1與參考電位端間的另一開關，間接耦接電晶體T1的第二端。

在本實施例中，電晶體T1可以是P型金氧半場效電晶體、N型金氧半場效電晶體、雙極性電晶體或接面場效電晶體，並透過二極體形式的連接方式來建構二極體裝置。開關SW1可以是金氧半場效電晶體、雙載子接面電晶體或接面場效電晶體。

在一實施例中，傳輸電路502可包括輸入緩衝器IBUF、輸出緩衝器OBUF以及電位維持電路520，輸入緩衝器IBUF的輸入端另可耦接至輸出緩衝器OBUF的輸出端，並使傳輸電路502成為輸入輸出緩衝器（input/output buffer, IO buffer）電路。在另一實施例中，傳輸電路502可包括輸入緩衝器IBUF、IBUF1以及電位維持電路520，輸入緩衝器IBUF的輸入端也可另耦接至一個或多個的輸入緩衝器IBUF1的輸入端。在又一實施例中，傳輸電路502中的電位維持電路520亦可以電位維持電路510的結構取代。

接著請參照圖6A至圖6B，圖6A至圖6B分別繪示本發明實施例的傳輸電路的不同實施方式的示意圖。在圖6A中，傳輸電路601包括輸入緩衝器IBUF、輸出緩衝器OBUF以及電位維持電路610。電位維持電路610耦接在操作電壓(例如是電源電壓VDD)以及輸入緩衝器IBUF的輸入端間。電位維持電路610包括電晶體T1所構成的二極體裝置，並包括由電晶體T2所建構的開關SW1。其中，電晶體T1的第二端接收電源電壓VDD，電晶體T1的控制端以及第一端相互耦接，並共同耦接至電晶體T2的第二端。電晶體T2的第一端耦接至輸入緩衝器IBUF的輸入端，電晶體T2的控制端接收操作模式選擇信號MODS，且電晶體T1及T2的基底端可相互耦接並直接接收電源電壓VDD。電晶體T1的第一端與基底端間具有寄生二極體D2，電晶體T1的第二端與基底端間則具有寄生二極體D1。電源電壓VDD可直接傳送至電晶體T1的基底端。

在本實施例中，開關SW1透過P型電晶體T2來建構，並在當接收到為低邏輯準位的操作模式選擇信號MODS時，開關SW1對應被導通。相對的，當開關SW1接收到為高邏輯準位的操作模式選擇信號MODS時，則對應被斷開。也就是說，當輸入緩衝器IBUF設定為致能時（輸出緩衝器OBUF設定為失能），積體電路提供低邏輯準位的操作模式選擇信號MODS，並使開關SW1被導通。在此同時，電晶體T1所建構的二極體裝置提供輸入緩衝器IBUF的輸入端一上拉路徑，並在當銲墊PAD上未被施加電壓而浮接時，使輸入緩衝器IBUF的輸入端被拉升至預定電位，並降低輸入緩衝器IBUF所可能產生的漏電電流。

相對的，當輸入緩衝器IBUF設定為失能時（輸出緩衝器OBUF可以設定為致能），積體電路提供高邏輯準位的操作模式選擇信號MODS，並使開關SW1被斷開。此時，輸出緩衝器OBUF提供至銲墊PAD上的電壓，將不至於受到電位維持電路610上拉功能的影響，並可維持正常的運作。

在圖6B中，傳輸電路602包括輸入緩衝器IBUF以及電位維持電路620。與前述實施例不相同的，電位維持電路620中用來建構開關SW1的電晶體T3為N型電晶體。因此，在當開關SW1接收到為低邏輯準位的操作模式選擇信號MODS時，開關SW1對應被斷開。相對的，當開關SW1接收到為高邏輯準位的操作模式選擇信號MODS時，則對應被導通。也就是說，在本實施方式中，當輸入緩衝器IBUF設定為失能時，積體電路提供低邏輯準位的操作模式選擇信號MODS，而在當輸入緩衝器IBUF設定為致能時，積體電路提供高邏輯準位的操作模式選擇信號MODS。

由上述的說明不難得知，本發明實施例中，電位維持電路中的開關可以透過本領域具通常知識者所熟知的半導體元件來建構，沒有特別的限制。

接著請參照圖7，圖7繪示本發明再一實施例的傳輸電路的示意圖。傳輸電路700包括輸入緩衝器IBUF以及電位維持電路710。電位維持電路710包括多個二極體D1-D1A所構成的二極體裝置DA1以及開關SW1。二極體D1-D1A可以由以二極體型式連接的多個電晶體所形成。多個二極體D1-D1A依據相同極性方向串聯耦接在輸入緩衝器IBUF的輸入端以及參考電位端VS1間。二極體D1-D1A的數量沒有固定的限制，設計者可以依據各二極體D1-D1A的導通電壓以及輸入緩衝器IBUF的輸入端上所可能接收的輸入電壓範圍來設定。此外二極體裝置DA1其導通電壓大小，則可依據二極體D1-D1A的型態和數量來決定，亦即二極體裝置DA1的導通電壓大小與二極體D1-D1A的型態和數量有關。

請同步參照圖7以及圖8，圖8繪示本發明實施例的輸入緩衝器的漏電流大小與輸入電壓範圍的關係圖。在圖8中，輸入緩衝器的輸入電壓範圍區分為三區，分別為電壓範圍DV1、DV2以及DV3。其中，電壓範圍DV1的電壓小於電壓範圍DV2的電壓，且電壓範圍DV2的電壓小於電壓範圍DV3的電壓。由圖8可以得知，在輸入緩衝器的輸入電壓操作於電壓範圍DV1以及電壓範圍DV3時，所產生的漏電電流遠小於輸入緩衝器的輸入電壓操作於電壓範圍DV2時所產生的漏電電流。其中，當輸入緩衝器的輸入電壓操作於電壓範圍DV1以及電壓範圍DV3時，所產生的漏電電流小於臨界漏電流值，而當輸入緩衝器的輸入電壓操作於電壓範圍DV2時，所產生的漏電電流則大於臨界漏電流值。

由圖8的關係圖可以得知，當參考電位端VS1接收相對低的共用電壓（例如接地電壓）時，二極體裝置DA1的導通電壓可依據電壓範圍DV1的大小來決定。也就是說，二極體D1-D1A的型態、數量可以依據電壓範圍DV1來決定，亦即二極體裝置DA1的導通電壓與二極體D1-D1A的型態、數量與電壓範圍DV1有關。具體來說明，當輸入緩衝器IBUF被致能且銲墊被浮接時，二極體D1-D1A所形成的二極體裝置DA1，其導通電壓可設計為小於電壓範圍DV1，可使輸入緩衝器IBUF的輸入端維持在電壓範圍DV1中的預定電位上，並使輸入緩衝器IBUF的漏電電流小於臨界漏電流值。而較多的二極體數量可以降低銲墊在高電壓輸入操作時的漏電流和維持高電壓準位，所以二極體數量的設計選擇，可以是銲墊在不同操作情況下的最佳化。

相對的，當參考電位端VS1接收相對高的操作電壓（例如電源電壓）時，二極體裝置DA1的導通電壓可依據電壓範圍DV3的大小來決定。也就是說二極體D1-D1A的型態、數量可以依據電壓範圍DV3來決定，亦即二極體裝置DA1的導通電壓與二極體D1-D1A的型態、數量與電壓範圍DV3有關。具體來說明，當輸入緩衝器IBUF被致能且銲墊被浮接時，二極體D1-D1A所形成的二極體裝置DA1，其導通電壓可設計為小於電壓範圍DV3，可使輸入緩衝器IBUF的輸入端維持在電壓範圍DV3中的預定電位上，並使輸入緩衝器IBUF的漏電電流小於臨界漏電流值。而較多的二極體數量可以降低銲墊在低電壓輸入操作時的漏電流和維持低電壓準位，所以二極體數量的設計選擇，可以是銲墊在不同操作情況下的最佳化。

在一實施例中，當開關SW1例如是由金氧半場效電晶體所形成時，所述的電晶體可以透過長通道長度和窄通道寬度的電晶體來設置，例如各電晶體的通道寬度設置為最小寬度（minimum width），而其通道長度則可以設置為相對大的長度，以增加導通電阻並有效降低開關SW1導通時的漏電電流。

附帶一提的，當二極體D1-D1A例如是由以二極體型式連接的電晶體所形成時，所述的電晶體可以透過長通道長度的電晶體來設置，例如是各電晶體的通道寬度設置為最小寬度（minimum width），而其通道長度則可以設置為相對大的長度，以增加導通電阻並有效降低二極體D1-D1A導通時的漏電電流。

請參照圖9，圖9繪示本發明一實施例的積體電路的示意圖。積體電路900包括核心電路910以及傳輸電路921-92N。核心電路910與傳輸電路921-92N相互耦接，並提供操作模式選擇信號至傳輸電路921-92N。

在本實施例中，傳輸電路的數量可以是一個或是多個，沒有固定的限制，可依實際需求來設定。此外，傳輸電路921-92N中的電路架構不需要相同，各傳輸電路921-92N可依據前述多個實施例及實施方式來設置，也沒有特別的限制。

綜上所述，本發明提供具有開關以及二極體裝置相互串接的電位維持電路，並使其在輸入緩衝器致能且銲墊浮接時，提供輸入緩衝器的輸入端與參考電位端間一個導通路徑，使輸入緩衝器的輸入端維持在一預定電位。如此一來，輸入緩衝器產生的漏電電流可以有效的被控制，降低無效的電力消耗。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、300、501、502、601、602、700、921-92N‧‧‧傳輸電路

IBUF、IBUF1‧‧‧輸入緩衝器

OBUF‧‧‧輸出緩衝器

101、302、510、520、610、620、710‧‧‧電位維持電路

VS1‧‧‧參考電位端

SW1‧‧‧開關

DA1‧‧‧二極體裝置

MODS‧‧‧操作模式選擇信號

PAD‧‧‧銲墊

D1-D1A‧‧‧二極體

T1、T2、T3‧‧‧電晶體

GND‧‧‧共用電壓

VDD‧‧‧電源電壓

DV1、DV2、DV3‧‧‧電壓範圍

900‧‧‧積體電路

910‧‧‧核心電路

圖1繪示本發明一實施例的傳輸電路的示意圖。圖2繪示本發明圖1實施例的電位維持電路101的另一實施方式的示意圖。圖3繪示本發明另一實施例的傳輸電路的示意圖。圖4繪示本發明圖3實施例的電位維持電路302的另一實施方式的示意圖。圖5A繪示本發明一實施例的傳輸電路的示意圖。圖5B繪示本發明一實施例的傳輸電路的示意圖。圖6A至圖6B分別繪示本發明實施例的傳輸電路的不同實施方式的示意圖。圖7繪示本發明再一實施例的傳輸電路的示意圖。圖8繪示本發明實施例的輸入緩衝器的漏電流大小與輸入電壓範圍的關係圖。圖9繪示本發明一實施例的積體電路的示意圖。

Claims

一種傳輸電路，包括：一輸入緩衝器，具有輸入端耦接至一銲墊；以及一電位維持電路，具有第一端耦接至該輸入緩衝器的輸入端，並具有第二端耦接至一參考電位端，其中該電位維持電路包括互相串接於該電位維持電路的第一端與第二端之間的至少一開關與至少一二極體裝置，其中該開關用以接收一操作模式選擇信號，並依據該操作模式選擇信號以被導通或斷開，其中該操作模式選擇信號是依據該輸入緩衝器是否被致能來決定，當該輸入緩衝器致能時，該電位維持電路依據該操作模式選擇信號導通該開關。
如申請專利範圍第1項所述的傳輸電路，更包括一輸出緩衝器，該輸出緩衝器具有輸出端耦接至該銲墊。
如申請專利範圍第1項所述的傳輸電路，其中該電位維持電路包括：該二極體裝置，具有第一端耦接至該輸入緩衝器的輸入端；以及該開關，具有第一端耦接至該二極體裝置的第二端，該開關具有第二端耦接至該參考電位端。
如申請專利範圍第1項所述的傳輸電路，其中該電位維持電路包括：該開關，具有第一端耦接至該輸入緩衝器的輸入端；該二極體裝置，具有第一端耦接至該開關的第二端，該二極體裝置並具有第二端耦接至該參考電位端。
如申請專利範圍第1項所述的傳輸電路，其中該二極體裝置包括至少一個或多數個以相同極性方向串接的二極體。
如申請專利範圍第5項所述的傳輸電路，其中該二極體包括二極體形式之第一電晶體。
如申請專利範圍第1項所述的傳輸電路，其中該二極體裝置的導通電壓小於該輸入緩衝器的輸入電壓的電壓範圍。
如申請專利範圍第1項所述的傳輸電路，其中，當該操作模式選擇信號指示該傳輸電路操作於一第一模式時，該輸入緩衝器被致能，該開關用以依據該操作模式選擇信號被導通，當該操作模式選擇信號指示該傳輸電路操作於一第二模式時，該輸入緩衝器失能，該開關用以依據該操作模式選擇信號被斷開。
如申請專利範圍第1項所述的傳輸電路，其中該輸入緩衝器為遲滯型輸入緩衝器。
一種積體電路，包括：一核心電路；以及至少一如申請專利範圍第1項所述的傳輸電路，耦接至該核心電路。