CN101409551B

CN101409551B - 输入电路

Info

Publication number: CN101409551B
Application number: CN2008101823301A
Authority: CN
Inventors: 小池秀治
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2008-11-21
Filing date: 2008-11-21
Publication date: 2012-06-27
Anticipated expiration: 2028-11-21
Also published as: CN101409551A

Abstract

本发明提供一种输入电路，该输入电路包括二极管、电阻、第一晶体管、缓冲器、基体电压产生单元，以及增强单元。当外部输入电压小于或等于第一电源电压(例如为输入/输出电源电压)时，本发明的输入电路会利用基体电压产生单元与增强单元，以致使内部输入电压等同于外部输入电压。再者，即使第一电源电压极低，本发明的输入电路亦可正确地操作。如此一来，本发明的输入电路可以被操作在极低的输入/输出电源电压。

Description

输入电路

技术领域

本发明是有关于一种输入电路，且特别是有关于一种具有可操作在极低输入/输出电源电压的耐高电压输入电路。

背景技术

图1绘示为传统耐高压输入电路100的电路图。请参照图1，传统的输入电路100包括二极管D1、电阻R1、NMOS晶体管NM1，以及缓冲器G1。一般而言，二极管D1为静电释放(electrostatic discharge，ESD)保护元件。电阻R1会通过增加延迟的方式来保护NMOS晶体管NM1与缓冲器G1，并且降低外部输入电压VIN的噪声强度。NMOS晶体管NM1的栅极端会被偏压在输入/输出电源电压VDDIO，以至于NMOS晶体管NM1会接收外部输入电压VIN，并且输出内部输入电压VINN给缓冲器G1。

然而，由于内部输入电压VINN的最高电压准位会受NMOS晶体管NM1的影响而被限制在VDDIO-VthN，其中VthN为NMOS晶体管NM1的临限电压。因此，在高的外部输入电压的电压准位(例如VDDIO)也无法被直接地供应至缓冲器G1。此外，传统的输入电路100并无法操作在相当低的输入/输出电源电压VDDIO。更清楚来说，假如输入/输出电源电压VDDIO相当低时，内部输入电压VINN并无法达到缓冲器G1的临限电压。

发明内容

本发明提供一种耐高压输入电路，其可以操作在极低的输入/输出(IO)电源电压。

本发明提供一种输入电路，其包括二极管、电阻、第一晶体管、缓冲器、基体电压产生单元，以及增强单元。其中，二极管具有耦接至接地电压的阳极与接收外部一输入电压的阴极。电阻具有耦接至二极管的阴极的第一端。第一晶体管具有接收一第一电源电压的栅极端、耦接电阻的第二端的第一端，以及输出一内部输入电压的第二端。

缓冲器具有耦接第一晶体管的第二端的输入端与输出一输出电压的输出端。基体电压产生单元具有耦接二极管的阴极的第一端、接收一控制电压的第二端，以及第三端。其中，当所述外部输入电压小于或等于所述第一电源电压时，基体电压产生单元的第三端会输出一第一基体电压，而当所述外部输入电压大于所述第一电源电压时，基体电压产生单元的第三端会输出一第二基体电压。

增强单元具有耦接电阻的第二端的第一端、耦接缓冲器的输入端的第二端、耦接缓冲器的输入端或输出端或者电阻的第二端的第三端、输出所述控制电压的第四端，以及接收所述第一或所述第二基体电压的第五端。增强单元用以当所述外部输入电压小于或等于所述第一电源电压时，致使所述内部输入电压等同于所述外部输入电压，以及当所述外部输入电压大于所述第一电源电压时，致使所述内部输入电压维持在小于所述第一电源电压的一预设值。

当所述外部输入电压小于或等于所述第一电源电压(例如为输入/输出电源电压)时，本发明的输入电路会利用基体电压产生单元与增强单元，以致使所述内部输入电压等同于所述外部输入电压。再者，即使第一电源电压极低，本发明的输入电路亦可正确地操作。如此一来，本发明的输入电路可以被操作在极低的输入/输出电源电压。

附图说明

图1绘示为传统耐高压输入电路的电路图。

图2绘示为本发明一实施例的输入电路的电路图。

图3～图7绘示为本发明另一实施例的输入电路的电路图。

附图标号：

100、200、300、400、500、600、700：输入电路

201：基体电压产生单元

203、303、403、503、603、703：增强单元

D1：二极管

R1：电阻

NM1～NM3：NMOS晶体管

PM1～PM4：PMOS晶体管

G1：缓冲器

VIN：外部输入电压

VINN：内部输入电压

VDDIO：输入/输出电源电压(IO电源电压)

GND：接地电压

PD：焊垫

1、2、3、4、5：节点

CV：控制电压

BV1、BV2：基体电压

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

现将详细参考本发明的本实施例，本实施例的实例在附图式中说明。凡可能之处，在图式及实施方式中使用相同参考数字代表相同或类似部分。

图2绘示为本发明一实施例的输入电路200的电路图。请参照图2，本实施例的输入电路200包括二极管D1、电阻R1、第一NMOS晶体管NM1、缓冲器G1、基体电压产生单元201，以及增强单元203。于本实施例中，二极管D1为静电释放保护元件，且二极管D1具有阳极与阴极。二极管D1的阳极会耦接至一接地电压GND。二极管D1的阴极用以透过例如焊垫(pad)PD来接收外部输入电压VIN。

电阻R1会通过增加延迟的方式来保护与缓冲器G1的输出端耦接的某些内部电路(未绘示)，并且降低外部输入电压VIN的噪声强度。电阻R1的第一端会耦接二极管D1的阴极，而电阻R1的第二端则耦接第一晶体管NM1的第一端。第一晶体管NM1的栅极端会被偏压在一第一电源电压VDDIO(例如为输入/输出电源电压，以下简称为IO电源电压)，而第一晶体管NM1的第二端则会输出一内部输入电压VINN。

缓冲器G1具有输入端及输出端。其中，缓冲器G1的输入端会耦接第一晶体管NM1的第二端，藉以接收内部输入电压VINN。缓冲器G1的输出端会反应于内部输入电压VINN，而输出一输出电压给所述某些内部电路。

基体电压产生单元201具有第一至第三端。其中，基体电压产生单元201的第一端会耦接二极管D1的阴极；基体电压产生单元201的第二端会接收一控制电压CV；而基体电压产生单元201的第三端则用以当外部输入电压VIN小于或等于IO电源电压VDDIO时，输出一第一基体电压BV1，并且当外部输入电压VIN大于IO电源电压VDDIO时，输出一第二基体电压BV2。

于本实施例中，基体电压产生单元201包括第一PMOS晶体管PM1与第二PMOS晶体管PM2。第一PMOS晶体管PM1具有第一端、第二端、栅极端，以及基体端，其中第一PMOS晶体管PM1的第一端用以接收IO电源电压VDDIO；第一PMOS晶体管PM1的栅极端用以接收控制电压CV，且被当作基体电压产生单元201的第二端；而第一PMOS晶体管PM1的第二端会与其基体端耦接在一起，且被当作基体电压产生单元201的第三端，以输出第一基体电压BV1或第二基体电压BV2。

第二PMOS晶体管PM2具有第一端、第二端、栅极端，以及基体端，其中第二PMOS晶体管PM2的第一端会耦接二极管D1的阴极，且被当作基体电压产生单元201的第一端；第二PMOS晶体管PM2的栅极端用以接收IO电源电压VDDIO；而第二PMOS晶体管PM2的第二端与其基体端以及第一PMOS晶体管PM1的第二端耦接在一起。

增强单元203具有第一至第五端。其中，增强单元203的第一端会耦接电阻R1的第二端；增强单元203的第二端会耦接缓冲器G1的输入端；增强单元203的第三端会耦接缓冲器G1的输入端；增强单元203的第四端用以输出控制电压CV；而增强单元203的第五端则用以接收第一基体电压BV1或第二基体电压BV2。

增强单元203用以当外部输入电压VIN小于或等于IO电源电压VDDIO时，致使内部输入电压VINN等同于外部输入电压VIN，以及当外部输入电压VIN大于IO电源电压VDDIO时，致使内部输入电压VINN维持在小于IO电源电压VDDIO的一预设值。

于本实施例中，增强单元203包括第三PMOS晶体管PM3、第二NMOS晶体管NM2，以及第四PMOS晶体管PM4。第三PMOS晶体管PM3具有第一端、第二端、栅极端，以及基体端，其中第三PMOS晶体管PM3的第一端会耦接电阻R1的第二端，且被当作增强单元203的第一端；而第三PMOS晶体管PM3的第二端则耦接缓冲器G1的输入端，且被当作增强单元203的第二端。

第三PMOS晶体管PM3的栅极端会耦接第一PMOS晶体管PM1的栅极端，且被当作增强单元203的第四端，以输出控制电压CV；而第三PMOS晶体管PM3的基体端则耦接第一PMOS晶体管PM1的第二端，且被当作增强单元203的第五端，以接收第一基体电压BV1或第二基体电压BV2。

第二NMOS晶体管NM2具有第一端、第二端，以及栅极端，其中第二NMOS晶体管NM2的栅极端用以接收IO电源电压VDDIO；第二NMOS晶体管NM2的第一端会耦接缓冲器G1的输入端，且被当作增强单元203的第三端；而第二NMOS晶体管NM2的第二端则会耦接第三PMOS晶体管PM3的栅极端。

第四PMOS晶体管PM4具有第一端、第二端、栅极端，以及基体端，其中第四PMOS晶体管PM4的栅极端用以接收IO电源电压VDDIO；第四PMOS晶体管PM4的第一端会耦接第三PMOS晶体管PM3的栅极端；第四PMOS晶体管PM4的第二端会耦接第三PMOS晶体管PM3的第一端；而第四PMOS晶体管PM4的基体端则耦接第三PMOS晶体管PM3的基体端。

基于上述可知，当外部输入电压VIN小于或等于IO电源电压VDDIO时，基体电压产生单元201与增强单元203会致使内部输入电压VINN等同于外部输入电压VIN，以及当外部输入电压VIN大于IO电源电压VDDIO时，基体电压产生单元201与增强单元203会致使内部输入电压VINN维持在小于IO电源电压VDDIO的一预设值。以下将针对本实施例的输入电路200的操作来作一详加描述。

于本实施例中，当外部输入电压VIN为低时，例如为参考电源电压VSS，第一与第二NMOS晶体管NM1、NM2皆会被导通，以至于节点2与3会等同于外部输入电压VIN，而节点3的电压准位即为上述的控制电压CV。如此一来，内部输入电压VINN的电压准位将会等同于外部输入电压VIN的电压准位，亦即VINN＝VIN＝(VSS)。在这个例子中，节点4的电压准位会受第一PMOS晶体管PM1的影响而被维持在IO电源电压VDDIO，其中节点4的电压准位即为上述的第一基体电压BV1(VDDIO)。

紧接着，当外部输入电压VIN由低转高时，由于节点3的电压准位为低，以至于第三PMOS晶体管PM3会被开始导通。如此一来，节点2的电压准位会等同于节点1的电压准位，且节点3的电压准位会受第二NMOS晶体管NM2的影响而被维持在低于节点1与2的电压准位。

之后，当外部输入电压VIN达到IO电源电压VDDIO时，节点3的电压准位会逐渐地变高。然而，由于第二NMOS晶体管NM2的本体效应(bodyeffect)，以至于第二NMOS晶体管NM2的临限电压(VthN)会大于第三PMOS晶体管PM3的临限电压(VthP)的绝对值(亦即|VthP|)。如此一来，第三PMOS晶体管PM3会被维持在些微导通的状态，以至于内部输入电压VINN会等于外部输入电压VIN，亦即VINN＝VIN＝(VDDIO)。在这个例子中，节点4的电压准位仍会受第一PMOS晶体管PM1的影响而被维持在IO电源电压VDDIO。

基于上述的几个例子(亦即VIN＝VSS与VIN＝VDDIO)可知，当外部输入电压VIN小于或等于IO电源电压VDDIO时，内部输入电压VINN会等同于外部输入电压VIN，以至于缓冲器G1会接收等同于外部输入电压VIN的电压准位的电压准位。

然而，当外部输入电压VIN的电压准位高于IO电源电压VDDIO时，例如VIN＞VDDIO+|VthP|，第二与第四PMOS晶体管PM2、PM4会被同时导通，而第一与第三PMOS晶体管PM1、PM3会被同时截止。在这个例子中，节点4的电压准位会受第二PMOS晶体管PM2的影响而被维持在外部输入电压VIN的电压准位，且此时节点4的电压准位即为上述的第二基体电压BV2(VIN)，而内部输入电压VINN会被维持在VDDIO-VthN，亦即上述的预设值。

由于内部输入电压VINN的电压准位并不会在外部输入电压VIN小于或等于IO电源电压VDDIO的状态下受到IO电源电压VDDIO的影响，故而内部输入电压VINN的电压准位将会等同于外部输入电压VIN的电压准位。如此一来，即使IO电源电压VDDIO非常低或极低，输入电路200亦可正确无误地操作。另外，由于内部输入电压VINN会受第三PMOS晶体管PM3的影响而快速增加，所以输入电路200的操作速度会快于先前技术所揭示的输入电路100的操作速度。

然而，为了要更加地增进输入电路200的操作速度，第二NMOS晶体管的栅极端原先所接收的IO电源电压VDDIO可以改变为低于IO电源电压VDDIO的一第二电源电压VDD，例如为一核心电源电压。藉此，节点3的电压准位将会维持在更低的电压准位，以至于第三PMOS晶体管PM3会被深入地导通，从而使得输入电路200的操作速度可以被更加地增进。

依据本发明的精神，以下将举出不同于上述实施例的几个实施例给本领域的技术人员参详。

图3绘示为本发明另一实施例的输入电路300的电路图。请合并参照图2及图3，于本实施例中，输入电路300的所有元件皆与输入电路200类似，而输入电路300与200的不同之处乃在于输入电路300的增强单元303与输入电路200的增强单元203相异。更清楚来说，在输入电路200中的第二NMOS晶体管NM2的第一端是耦接在缓冲器G1的输入端，但在输入电路300中的第二NMOS晶体管NM2的第一端却是耦接在电阻R1的第二端。

另外，在输入电路300中的第二NMOS晶体管NM2的栅极端为接收核心电源电压VDD，而非为IO电源电压VDDIO。如此一来，节点3的电压准位将会被维持在低于VDD-VthN的电压准位，以至于第三PMOS晶体管PM3会被深入地导通，从而使得输入电路300的操作速度会快于或等同于输入电路200的操作速度。

图4绘示为本发明另一实施例的输入电路400的电路图。请合并参照图2与图4，于本实施例中，输入电路400的所有元件皆与输入电路200类似，而输入电路400与200的不同之处乃在于输入电路400的增强单元403与输入电路200的增强单元203相异。更清楚来说，在输入电路200中的第二NMOS晶体管NM2的第一端是耦接在缓冲器G1的输入端，但在输入电路400中的第二NMOS晶体管NM2的第一端却是耦接在缓冲器G1的输出端。

于本实施例中，当外部输入电压VIN低于缓冲器G1的低电压准位(亦即VIL)时，节点3的电压准位会被维持在参考电源电压VSS。如此一来，内部输入电压VINN会等同于外部输入电压VIN，亦即VINN＝VIN。紧接着，当外部输入电压VIN由低转高时，节点3的电压准位会被持续维持在低电压准位(亦即参考电源电压VSS)，直到缓冲器G1输出一高输出电压为止(例如逻辑“1”)，故而在此期间，第三PMOS晶体管PM3会被持续且深入地导通。

在外部输入电压VIN达到IO电源电压VDDIO之后，缓冲器G1所输出的输出电压会被维持在IO电源电压VDDIO的电压准位，以至于节点3的电压准位会被维持在VDDIO-VthN，其中VDDIO-VthN低于VDDIO-|VthP|、VthN为第二NMOS晶体管NM2的临限电压，VthP为第三PMOS晶体管PM3的临限电压。如此一来，第三PMOS晶体管PM3会被维持在些微导通的状态，且由于第二NMOS晶体管NM2的本体效应，以至于内部输入电压VINN(亦即节点2)的电压准位会被维持在逻辑状态“1”，且缓冲器G1的输出端的电压准位亦会被维持在逻辑状态“1”。

此外，当外部输入电压VIN由高转低时，内部输入电压VINN的电压准位会受第一NMOS晶体管NM1的影响而被被下拉至逻辑状态“0”，以至于缓冲器G1会输出低输出电压(亦即VSS)。基于上述可知，输入电路400的整体功效会类似于输入电路200。

图5绘示为本发明另一实施例的输入电路500的电路图。请合并参照图2与图5，于本实施例中，输入电路500的所有元件实质上皆与输入电路200类似，而输入电路500与200的不同之处乃在于输入电路500的增强单元503与输入电路200的增强单元203相异。更清楚来说，在输入电路200中的第二NMOS晶体管NM2的栅极端会直接接收IO电源电压VDDIO，但是在输入电路500中的第二NMOS晶体管NM2的栅极端却会透过第三NMOS晶体管NM3来接收IO电源电压VDDIO。

在输入电路500中，第三NMOS晶体管NM3具有第一端、第二端，以及栅极端，其中第三NMOS晶体管NM3的栅极端用以接收IO电源电压VDDIO；第三NMOS晶体管NM3的第一端会耦接第三PMOS晶体管PM3的栅极端；而第三NMOS晶体管NM3的第二端则会耦接第二NMOS晶体管NM2的栅极端。

于本实施例中，当外部输入电压VIN为低(VSS)时，节点3与5的电压准位会被设定在第二MOS晶体管NM2的临限电压(VthN)。直到外部输入电压VIN的电压准位高于VDDIO+VthP时，节点3的电压准位还是会持续低于第二MOS晶体管NM2的临限电压(VthN)。其中，VthP为第四PMOS晶体管PM4的临限电压。由于第二NMOS晶体管NM2的栅极端的电压准位会被设定在低电压准位，以至于第三PMOS晶体管PM3会被深入地导通，进而使得第三PMOS晶体管PM3的导通电阻会相当的低。如此一来，输入电路500的操作速度会比输入电路200来得更快或者等同于输入电路200的操作速度。除此之外，由于输入电路500并不需使用相异的电源电压(亦即VDDIO与VDD)，所以输入电路500相较于输入电路200而言，更可以被容易地实现/实施。

图6绘示为本发明另一实施例的输入电路600的电路图。请合并参照图3与图6，于本实施例中，输入电路600的所有元件实质上皆与输入电路300类似，而输入电路600与300的不同之处乃在于输入电路600的增强单元603与输入电路300的增强单元303相异。更清楚来说，在输入电路300中的第二NMOS晶体管NM2的栅极端会直接接收核心电源电压VDD，但是在输入电路600中的第二NMOS晶体管NM2的栅极端却会透过第三NMOS晶体管NM3来转为接收IO电源电压VDDIO。

在输入电路600中，第三NMOS晶体管NM3具有第一端、第二端，以及栅极端，其中第三NMOS晶体管NM3的栅极端用以接收IO电源电压VDDIO；第三NMOS晶体管NM3的第一端会耦接第三PMOS晶体管PM3的栅极端；而第三NMOS晶体管NM3的第二端则会耦接第二NMOS晶体管NM2的栅极端。

于本实施例中，当外部输入电压VIN为低(VSS)时，节点3与5的电压准位会被设定在第二MOS晶体管NM2的临限电压(VthN)。直到外部输入电压VIN的电压准位高于VDDIO+VthP时，节点3的电压准位还是会持续低于第二MOS晶体管NM2的临限电压(VthN)。其中，VthP为第四PMOS晶体管PM4的临限电压。由于第二NMOS晶体管NM2的栅极端的电压准位会被设定在低电压准位(VSS)，以至于第三PMOS晶体管PM3会被深入地导通，进而使得第三PMOS晶体管PM3的导通电阻会相当的低。如此一来，输入电路600的操作速度会比输入电路300来得更快。除此之外，由于输入电路600并不需使用相异的电源电压(亦即VDDIO与VDD)，所以输入电路600相较于输入电路300而言，更可以被容易地实现/实施。

图7绘示为本发明另一实施例的输入电路700的电路图。请合并参照图4与图7，于本实施例中，输入电路700的所有元件实质上皆与输入电路400类似，而输入电路700与400的不同之处乃在于输入电路700的增强单元703与输入电路400的增强单元403相异。更清楚来说，在输入电路400中的第二NMOS晶体管NM2的栅极端会直接接收IO电源电压VDDIO，但是在输入电路700中的第二NMOS晶体管NM2的栅极端却会透过第三NMOS晶体管NM3来转为接收IO电源电压VDDIO。

在输入电路700中，第三NMOS晶体管NM3具有第一端、第二端，以及栅极端，其中第三NMOS晶体管NM3的栅极端用以接收IO电源电压VDDIO；第三NMOS晶体管NM3的第一端会耦接第三PMOS晶体管PM3的栅极端；而第三NMOS晶体管NM3的第二端则会耦接第二NMOS晶体管NM2的栅极端。

于本实施例中，当外部输入电压VIN为低(VSS)时，节点3与5的电压准位会被设定在第二MOS晶体管NM2的临限电压(VthN)。直到外部输入电压VIN的电压准位高于VDDIO+VthP时，节点3的电压准位还是会持续低于第二MOS晶体管NM2的临限电压(VthN)。其中，VthP为第四PMOS晶体管PM4的临限电压。由于第二NMOS晶体管NM2的栅极端的电压准位会被设定在低电压准位(VSS)，以至于第三PMOS晶体管PM3会被深入地导通，进而使得第三PMOS晶体管PM3的导通电阻会相当的低。如此一来，输入电路700的操作速度会比输入电路400来得更快。

综上所述，当外部输入电压小于或等于第一电源电压(例如为IO电源电压)时，本发明的输入电路会利用基体电压产生单元与增强单元，以致使内部输入电压等同于外部输入电压。再者，即使第一电源电压(即IO电源电压)极低，本发明的输入电路亦可正确地操作无误。如此一来，本发明的输入电路可以被操作在极低的输入/输出(IO)电源电压。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。

Claims

1.一种输入电路，其特征在于，所述的输入电路包括：

一二极管，具有耦接至一接地电压的一阳极与接收一外部输入电压的一阴极；

一电阻，具有耦接所述阴极的一第一端；

一第一晶体管，具有接收一第一电源电压的一栅极端、耦接所述电阻的一第二端的一第一端，以及输出一内部输入电压的一第二端；

一缓冲器，具有耦接所述第一晶体管的所述第二端的一输入端与输出一输出电压的一输出端；

一基体电压产生单元，具有耦接所述阴极的一第一端、接收一控制电压的一第二端，以及一第三端，其中当所述外部输入电压小于或等于所述第一电源电压时，所述第三端输出一第一基体电压，而当所述外部输入电压大于所述第一电源电压时，所述第三端输出一第二基体电压；以及

一增强单元，具有耦接所述电阻的所述第二端的一第一端、耦接所述缓冲器的所述输入端的一第二端、耦接所述缓冲器的所述输入端或所述输出端或者所述电阻的所述第二端的一第三端、输出所述控制电压的一第四端，以及接收所述第一或所述第二基体电压的一第五端，用以当所述外部输入电压小于或等于所述第一电源电压时，致使所述内部输入电压等同于所述外部输入电压，以及当所述外部输入电压大于所述第一电源电压时，致使所述内部输入电压维持在小于所述第一电源电压的一预设值。

2.如权利要求1所述的输入电路，其特征在于，所述第一晶体管为一NMOS晶体管。

3.如权利要求2所述的输入电路，其特征在于，所述基体电压产生单元包括：

一第二晶体管，具有接收所述第一电源电压的一第一端、接收所述控制电压且被当作所述基体电压产生单元的所述第二端的一栅极端，以及耦接至所述第二晶体管的一基体端且被当作所述基体电压产生单元的所述第三端的一第二端；以及

一第三晶体管，具有耦接所述阴极且被当作所述基体电压产生单元的所述第一端的一第一端、接收所述第一电源电压的一栅极端，以及耦接所述第三晶体管的一基体端与所述第二晶体管的所述第二端的一第二端。

4.如权利要求3所述的输入电路，其特征在于，所述第二与所述第三晶体管为PMOS晶体管。

5.如权利要求4所述的输入电路，其特征在于，所述增强单元包括：

一第四晶体管，具有耦接所述电阻的所述第二端且被当作所述增强单元的所述第一端的一第一端、耦接所述缓冲器的所述输入端且被当作所述增强单元的所述第二端的一第二端、耦接所述第二晶体管的所述栅极端且被当作所述增强单元的所述第四端的一栅极端，以及耦接所述第二晶体管的所述第二端且被当作所述增强单元的所述第五端的一基体端。

6.如权利要求5所述的输入电路，其特征在于，所述增强单元更包括：

一第五晶体管，具有接收所述第一电源电压或小于所述第一电源电压的一第二电源电压的一栅极端、耦接所述缓冲器的所述输入端且被当作所述增强单元的所述第三端的一第一端，以及耦接所述第四晶体管的所述栅极端的一第二端；以及

一第六晶体管，具有接收所述第一电源电压的一栅极端、耦接所述第四晶体管的所述栅极端的一第一端、耦接所述第四晶体管的所述第一端的一第二端，以及耦接所述第四晶体管的所述基体端的一基体端。

7.如权利要求6所述的输入电路，其特征在于，所述第四与所述第六晶体管为PMOS晶体管，而所述第五晶体管为一NMOS晶体管。

8.如权利要求7所述的输入电路，其特征在于，所述第五晶体管的临限电压大于所述第四晶体管的临限电压的绝对值。

9.如权利要求5所述的输入电路，其特征在于，所述增强单元更包括：

一第五晶体管，具有接收所述第一电源电压的一栅极端、耦接所述缓冲器的所述输出端且被当作所述增强单元的所述第三端的一第一端，以及耦接所述第四晶体管的所述栅极端的一第二端；以及

一第六晶体管，具有接收所述第一电源电压的一栅极端、耦接所述第四晶体管的所述栅极端的一第一端、耦接所述第四晶体管的所述第一端的一第二端，以及耦接所述第四晶体管所述基体端的一基体端。

10.如权利要求9所述的输入电路，其特征在于，所述第四与所述第六晶体管为PMOS晶体管，而所述第五晶体管为一NMOS晶体管。

11.如权利要求10所述的输入电路，其特征在于，所述第五晶体管的临限电压大于所述第四晶体管的临限电压的绝对值。

12.如权利要求5所述的输入电路，其特征在于，所述增强单元更包括：

一第五晶体管，具有接收小于所述第一电源电压的一第二电源电压的一栅极端、耦接所述电阻的所述第二端且被当作所述增强单元的所述第三端的一第一端，以及耦接所述第四晶体管的所述栅极端的一第二端；以及

13.如权利要求12所述的输入电路，其特征在于，所述第四与所述第六晶体管为PMOS晶体管，而所述第五晶体管为一NMOS晶体管。

14.如权利要求13所述的输入电路，其特征在于，所述第五晶体管的临限电压大于所述第四晶体管的临限电压的绝对值。

15.如权利要求5所述的输入电路，其特征在于，所述增强单元更包括：

一第五晶体管，具有接收所述第一电源电压的一栅极端与耦接所述第四晶体管的所述栅极端的一第一端；

一第六晶体管，具有耦接所述第五晶体管的一第二端的一栅极端、耦接所述缓冲器的所述输入端且被当作所述增强单元的所述第三端的一第一端，以及耦接所述第四晶体管的所述栅极端的一第二端；以及

一第七晶体管，具有接收所述第一电源电压的一栅极端、耦接所述第四晶体管的所述栅极端的一第一端、耦接所述第四晶体管的所述第一端的一第二端，以及耦接所述第四晶体管的所述基体端的一基体端。

16.如权利要求15所述的输入电路，其特征在于，所述第四与所述第七晶体管为PMOS晶体管，而所述第五与所述第六晶体管为NMOS晶体管。

17.如权利要求16所述的输入电路，其特征在于，所述第六晶体管的临限电压大于所述第四晶体管的临限电压的绝对值。

18.如权利要求5所述的输入电路，其特征在于，所述增强单元更包括：

一第六晶体管，具有耦接所述第五晶体管的一第二端的一栅极端、耦接所述电阻的所述第二端且被当作所述增强单元的所述第三端的一第一端，以及耦接所述第四晶体管的所述栅极端的一第二端；以及

19.如权利要求18所述的输入电路，其特征在于，所述第四与所述第七晶体管为PMOS晶体管，而所述第五与所述第六晶体管为NMOS晶体管。

20.如权利要求19所述的输入电路，其特征在于，所述第六晶体管的临限电压大于所述第四晶体管的临限电压的绝对值。

21.如权利要求5所述的输入电路，其特征在于，所述增强单元更包括：

一第六晶体管，具有耦接所述第五晶体管的一第二端的一栅极端、耦接所述缓冲器的所述输出端且被当作所述增强单元的所述第三端的一第一端，以及耦接所述第四晶体管的所述栅极端的一第二端；以及

22.如权利要求21所述的输入电路，其特征在于，所述第四与所述第七晶体管为PMOS晶体管，而所述第五与所述第六晶体管为NMOS晶体管。

23.如权利要求22所述的输入电路，其特征在于，所述第六晶体管的临限电压大于所述第四晶体管的临限电压的绝对值。