CN102769450A - 电源起始重置电路 - Google Patents

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CN102769450A CN2011102253928A CN201110225392A CN102769450A CN 102769450 A CN102769450 A CN 102769450A CN 2011102253928 A CN2011102253928 A CN 2011102253928A CN 201110225392 A CN201110225392 A CN 201110225392A CN 102769450 A CN102769450 A CN 102769450A
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    • H03K3/356191—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes with synchronous operation

Abstract

本发明为一种电源起始重置电路，该电源起始重置电路可在不同临界电压值改变重置信号的逻辑电平，本发明为一种电源起始重置电路，包含：一第一上拉组件，耦接于一供应电源和一第一节点之间；一第二上拉组件，耦接于该供应电源及一第二节点之间；一第一下拉组件，耦接于该第一节点及一共同节点之间；一第一逻辑组件，耦接于该第一节点及该第二节点之间；其中，该第二上拉组件根据该第二节点上的电压而动作。

Description

电源起始重置电路
技术领域
本发明是有关于一种电源起始重置电路，特别是一种可在不同临界电压值改变重置信号Reset的逻辑电平的电源起始重置电路。
背景技术
在许多电子装置中均具有电源起始重置电路，其主要功能如下：在开机时发出一重置信号至电子装置中的逻辑组件，例如对起始状态敏感的缓存器、计数器及正反器等设定一预定状态；在关机时发出一重置信号，以对上述逻辑组件另设定一预定状态。此外，当电源供应不正常，例如电压过低时，则发出一重置信号以重新启动该电子装置。
图1所示为公知电源起始重置电路的电路图。该电源起始重置电路10具有一上拉组件12及一下拉组件14。其中该上拉组件12为一P型金氧半晶体管MP1，而该下拉组件14为一N型金氧半晶体管MN1。
图2所示为公知电源起始重置电路的重置信号及临界电压的波形图。请同时参照图1，该公知电源起始重置电路的作法为利用该P型金氧半晶体管MP1及该N型金氧半晶体管MN1的不同导通能力。当供应电源VDD的电压电平为0V时，P型金氧半晶体管MP1尚未导通，因此电容C1上的电压值Reset_f为0V，此时该电源起始重置电路10的输出端节点N2的Reset逻辑电平为0。当该供应电源VDD的电压电平上升至一临界电压VRES时，该P型金氧半晶体管MP1的导通能力会大于该N型金氧半晶体管MN1的导通能力，使得该第一逻辑组件X1会转态而改变输出的逻辑电平。此时，该电源起始重置电路10的输出端节点N2的逻辑电平为1。因此，该电源起始重置电路10会发出具有高逻辑电平的重置信号Reset至其它电路(没有示出)，由此重置这些电路的逻辑电平。
当供应电源VDD关闭时，供应电源VDD的电压会开始下降。当供应电源VDD的电压电平小于该临界电压VRES时，该P型金氧半晶体管MP1的导通能力会小于该N型金氧半晶体管MN1的导通能力。因此，该第一逻辑组件X1会转态而改变输出的逻辑电平。此时，该电源起始重置电路10的输出端节点N2的逻辑电平会由1变为0。因此，重置信号Reset将具有逻辑电平0。
由此可知，上述公知电路仅能于相同临界电压值VRES时改变重置信号Reset的逻辑电平。因此，本发明提供一种可在不同临界电压值改变重置信号Reset的逻辑电平的电源起始重置电路以解决上述问题。
发明内容
鉴于上述问题，本发明提供一种可在不同临界电压值改变重置信号Reset的逻辑电平的电源起始重置电路，由此解决先前技术所存在的问题。
本发明的一实施例为一种电源起始重置电路，包含一第一上拉组件，一第二上拉组件，一第一下拉组件以及一第一逻辑组件。该第一上拉组件耦接于一供应电源和一第一节点之间，该第二上拉组件耦接于该供应电源及一第二节点之间，该第一下拉组件耦接于该第一节点及一接地端之间，该第一逻辑组件耦接于该第一节点及该第二节点之间，其中该第二上拉组件根据该第二节点上的电压而动作。
本发明的另一实施例为一种电源起始重置电路，包含一第一上拉组件，一第一下拉组件，一第二下拉组件，一第一逻辑组件以及一第二逻辑组件。该第一上拉组件耦接于一供应电源及一第一节点之间，该第一下拉组件耦接于该第一节点及一接地端之间，该第二下拉组件耦接于该共同节点及一第三节点之间，该第一逻辑组件耦接于该第一节点及该第二节点之间，该第二逻辑组件耦接于该第二节点及该第三节点之间。其中该第二下拉组件根据该第三节点的电压而动作。
换句话说，本发明为一种电源起始重置电路，包含：
一第一上拉组件，耦接于一供应电源和一第一节点的间；
一第二上拉组件，耦接于该供应电源及一第二节点的间；
一第一下拉组件，耦接于该第一节点及一共同节点的间；以及
一第一逻辑组件，耦接于该第一节点及该第二节点的间；
其中，该第二上拉组件根据该第二节点上的电压而动作。
本发明所述的电源起始重置电路，其中该第一上拉组件为一P型金氧半晶体管，其电源连接至该供应电源，其漏极连接至该第一节点，且其栅极连接至该共同节点，该第一下拉组件为一N型金氧半晶体管，其电源连接至该共同节点，其漏极连接至该第一节点，且其栅极连接至该供应电源。
本发明所述的电源起始重置电路，其中该第二上拉组件为一压控组件或一P型金氧半晶体管。
本发明所述的电源起始重置电路，其中当该第二上拉组件为一P型金氧半晶体管时，其电源连接至该供应电源，其漏极连接至该第一节点，且其栅极连接至该第二节点。
本发明所述的电源起始重置电路，其更包含一电容，其耦接于该第一节点和该共同节点间。
本发明所述的一种电源起始重置电路，包含：
一第一上拉组件，耦接于一供应电源及一第一节点之间；
一第一下拉组件，耦接于该第一节点及一共同节点之间；
一第二下拉组件，耦接于该共同节点及一第三节点之间；
一第一逻辑组件，耦接于该第一节点及该第二节点之间；以及
一第二逻辑组件，耦接于该第二节点及该第三节点之间；
其中该第二下拉组件根据该第三节点的电压而动作。
本发明所述的电源起始重置电路，其中该第一上拉组件为一P型金氧半晶体管，其电源连接至该供应电源，其漏极连接至该第一节点，且其栅极连接至该共同节点，该第一下拉组件为一N型金氧半晶体管，其电源连接至该共同节点，其漏极连接至该第一节点，且其栅极连接至该供应电源。
本发明所述的电源起始重置电路，其中该第二下拉组件为一压控组件或N型金氧半晶体管。
本发明所述的电源起始重置电路，其中当该第二下拉组件为一N型金氧半晶体管时，其电源连接该共同节点，其漏极连接该第一节点，其栅极连接该第三节点。
本发明所述的电源起始重置电路，其更包含一电容，耦接于该第一节点及该共同节点间。
为使能更进一步了解本发明的特征及技术内容，请参照以下有关本发明的详细说明及附图，然而所附图式仅是为了提供参考与说明的用，并非用来对本发明加以限制。公开公开公开公开公开公开也公开
附图说明
图1所示为公知电源起始重置电路的电路图。
图2所示为公知电源起始重置电路的重置信号及临界电压的波型变化图。
图3所示为本发明一实施例的电源起始重置电路的电路图。
图4所示为图3的实施例的电源起始重置电路的重置信号与该供应电源的电压电平的波形图。
图5所示为本发明一实施例的电源起始重置电路的电路图。
图6所示为图5的实施例的电源起始重置电路的重置信号与该供应电源的电压电平的波形图。
附图标记的说明
10    电源起始重置电路
12    第一上拉组件
14    第一下拉组件
30    电源起始重置电路
32    第一上拉组件
34    第二上拉组件
36    第一下拉组件
50    电源起始重置电路
52    第一上拉组件
54    第一下拉组件
56    第二下拉组件
具体实施方式
为解决公知中电源起始重置电路仅可在相同临界电压值时，改变重置信号Reset的逻辑电平。本发明公开一种可在不同临界电压值改变重置信号Reset的逻辑电平的电源起始重置电路。
图3为本发明一实施例电源起始重置电路30的电路图，其中该电源起始重置电路30具有一第一上拉组件32、一第二上拉组件34及一第一下拉组件36。该第一上拉组件32耦接于一供应电源VDD和一第一节点N1之间，该第二上拉组件34耦接于该供应电源VDD及一第二节点N2之间，该第一下拉组件36耦接于该第一节点N1及一接地端之间，以及一第一逻辑组件X1耦接于该第一节点N1及该第二节点N2之间，其中该第二上拉组件34根据该第二节点N2上的电压Reset_fb而动作。此外，该电源起始重置电路30更包含了一电容C1，该电容C1耦接于该第一节点N1及该接地端之间。
上述该第一上拉组件32为一P型金氧半晶体管MP1，且其电源连接至该供应电源VDD，其漏极连接至该第一节点N1，且其栅极连接至该接地端。该第一下拉组件36为一N型金氧半晶体管MN1，且其电源连接至该接地端，其漏极连接至该第一节点N1，且其栅极连接至该供应电源VDD。
上述该第二上拉组件34可为一压控组件或一P型金氧半晶体管MP2。其中当该第二上拉组件34为一P型金氧半晶体管MP2时，其电源连接至该供应电源VDD，其漏极连接至该第一节点N1，且其栅极连接至该第二节点N2。
图4显示结合本发明一实施例的电源起始重置电路30的重置信号Reset与该供应电源VDD的电压电平的波形图。请同时参照图3，当供应电源VDD的电压电平为0V时，该第一上拉组件32尚未导通，因此该第一节点的电压值为0V。此时，该第二节点N2的Reset_fb逻辑电平为1，且该电源起始重置电路30的输出端节点的Reset逻辑电平为0。当该供应电源的电压VDD上升至一临界电压VRES1时，该第一上拉组件32的导通能力大于该第一下拉组件36。因此，该第一节点N1的电压会被该第一上拉组件32上拉至一高电压，使得该第一逻辑组件X1会转态而输出逻辑电平0。当该第一逻辑组件X1输出逻辑电平0时，该第二上拉组件34会导通，且该电源起始重置电路30会发出具有高逻辑电平的重置信号Reset至其它电路(没有示出)，由此重置这些电路的逻辑电平。
当该供应电源VDD的电压电平逐渐下降时，由于该第一上拉组件32及该第二上拉组件34此时都为导通的状态，所以在该供应电源VDD的电压电平下降至一临界电压VRES1时，该第一节点N1上的电压仍无法使该第一逻辑组件X1转态。当该供应电源VDD的电压电平下降至另一临界电压VRES2时，才可使得该第一逻辑组件X1转态而输出逻辑电平1。当该第一逻辑组件X1输出逻辑电平1时，该电源起始重置电路30会发出具有低逻辑电平的重置信号Reset至其它电路(没有示出)，由此重置这些电路的逻辑电平。
图5为本发明一实施例电源起始重置电路50的电路图，其中该电源起始重置电路50具有一第一上拉组件52、一第一下拉组件54及一第二下拉组件56。该第一上拉组件52耦接于一供应电源VDD和一第一节点N1之间，该第一下拉组件54耦接于该第一节点N1及一接地端之间，一第二下拉组件56耦接于该共同节点及一第三节点N3之间，一第一逻辑组件X1耦接于该第一节点N1及该第二节点N2之间，以及一第二逻辑组件X2耦接于该第二节点及该第三节点之间。其中该第二下拉组件56根据该第三节点N3的电压Reset而动作。此外，该电源起始重置电路更包含了一电容C1，该电容C1耦接于该第一节点N1及该接地端之间。
上述该第一上拉组件52为一P型金氧半晶体管MP1，其电源连接至该供应电源，其漏极连接至该第一节点，且其栅极连接至该接地端。该第一下拉组件为一N型金氧半晶体管MN1，其电源连接至该接地端，其漏极连接至该第一节点，且其栅极连接至该供应电源。
上述该第二下拉组件56可为一压控组件或N型金氧半晶体管MN2。其中，当该第二下拉组件56为一N型金氧半晶体管MN2时，其电源连接该接地端，其漏极连接该第一节点N1，其栅极连接该第三节点N3。
图6显示结合本发明一实施例的电源起始重置电路50的重置信号Reset与该供应电源VDD的电压电平的波形图。请同时参照图5，当供应电源VDD的电压电平为0V时，该第一上拉组件52尚未导通，因此该第一节点N1的电压值为0V。此时，该第二节点N2的Reset_fb逻辑电平为1，且该电源起始重置电路50的输出端节点的Reset逻辑电平为0。当该供应电源的电压VDD上升至一临界电压VRES3时，该第一上拉组件52的导通能力大于该第一下拉组件54。因此，该第一节点N1的电压会被该第一上拉组件52上拉至一高电压VRES3，使得该第一逻辑组件X1会转态而输出的逻辑电平为0，该第二逻辑组件X2会转态而输出的逻辑电平为1。因此，当该第一逻辑组件X1输出逻辑电平0时，该输出端的Reset逻辑电平为1且该第二节点N2上的电压Reset_fb逻辑电平为0。此时，该电源起始重置电路50也会发出具有高逻辑电平的重置信号Reset至其它电路(没有示出)，由此重置这些电路的逻辑电平。
当该供应电源VDD的电压电平逐渐下降时，由于该第一下拉组件54及该第二下拉组件56都为导通的状态。所以，当该供应电源VDD的电压电平下降至另一临界电压VRES4时，即可使得该第一逻辑组件X1及第二逻辑组件X2转态。此时，该临界电压VRES4大于或等于该临界电压VRES3。同时，该电源起始重置电路50也会发出具有低逻辑电平的重置信号Reset至其它电路(没有示出)，由此重置这些电路的逻辑电平。
虽然本发明公开的实施例如上所述，这些实施例仅为例示示例说明之用，而不应被解释为对本发明实施的限制。在不脱离本发明的实质范围内，其他的改动或者变化，均属本发明的保护范围。

Claims (10)

1.一种电源起始重置电路，包含：
一第一上拉组件，耦接于一供应电源和一第一节点之间；
一第二上拉组件，耦接于该供应电源及一第二节点之间；
一第一下拉组件，耦接于该第一节点及一共同节点之间；以及
一第一逻辑组件，耦接于该第一节点及该第二节点之间；
其中，该第二上拉组件根据该第二节点上的电压而动作。
2.根据权利要求1所述的电源起始重置电路，其特征在于，该第一上拉组件为一P型金氧半晶体管，其电源连接至该供应电源，其漏极连接至该第一节点，且其栅极连接至该共同节点，该第一下拉组件为一N型金氧半晶体管，其电源连接至该共同节点，其漏极连接至该第一节点，且其栅极连接至该供应电源。
3.根据权利要求1所述的电源起始重置电路，其特征在于，该第二上拉组件为一压控组件或一P型金氧半晶体管。
4.根据权利要求2所述的电源起始重置电路，其特征在于，当该第二上拉组件为一P型金氧半晶体管时，其电源连接至该供应电源，其漏极连接至该第一节点，且其栅极连接至该第二节点。
5.根据权利要求1所述的电源起始重置电路，其特征在于，更包含一电容，其耦接于该第一节点和该共同节点间。
6.一种电源起始重置电路，包含：
一第一上拉组件，耦接于一供应电源及一第一节点之间；
一第一下拉组件，耦接于该第一节点及一共同节点之间；
一第二下拉组件，耦接于该共同节点及一第三节点之间；
一第一逻辑组件，耦接于该第一节点及该第二节点之间；以及
一第二逻辑组件，耦接于该第二节点及该第三节点之间；
其中该第二下拉组件根据该第三节点的电压而动作。
7.根据权利要求6所述的电源起始重置电路，其特征在于，该第一上拉组件为一P型金氧半晶体管，其电源连接至该供应电源，其漏极连接至该第一节点，且其栅极连接至该共同节点，该第一下拉组件为一N型金氧半晶体管，其电源连接至该共同节点，其漏极连接至该第一节点，且其栅极连接至该供应电源。
8.根据权利要求7所述的电源起始重置电路，其特征在于，该第二下拉组件为一压控组件或N型金氧半晶体管。
9.根据权利要求8所述的电源起始重置电路，其特征在于，当该第二下拉组件为一N型金氧半晶体管时，其电源连接该共同节点，其漏极连接该第一节点，其栅极连接该第三节点。
10.根据权利要求7所述的电源起始重置电路，其特征在于，更包含一电容，耦接于该第一节点及该共同节点间。
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