CN106374886B - 一种不可重复触发的cmos集成单稳态电路 - Google Patents

一种不可重复触发的cmos集成单稳态电路 Download PDF

Info

Publication number
CN106374886B
CN106374886B CN201610910167.0A CN201610910167A CN106374886B CN 106374886 B CN106374886 B CN 106374886B CN 201610910167 A CN201610910167 A CN 201610910167A CN 106374886 B CN106374886 B CN 106374886B
Authority
CN
China
Prior art keywords
inverter
capacitor
input
output
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610910167.0A
Other languages
English (en)
Other versions
CN106374886A (zh
Inventor
黄果池
林灿昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kachip Xiamen Microelectronics Co ltd
Original Assignee
Kachip Xiamen Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kachip Xiamen Microelectronics Co ltd filed Critical Kachip Xiamen Microelectronics Co ltd
Priority to CN201610910167.0A priority Critical patent/CN106374886B/zh
Publication of CN106374886A publication Critical patent/CN106374886A/zh
Application granted granted Critical
Publication of CN106374886B publication Critical patent/CN106374886B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/033—Monostable circuits

Abstract

本发明公开一种不可重复触发的CMOS集成单稳态电路，包括有输入控制电路U1、电阻电容串联网络、锁存器、时序控制网络、参考电流源IREF、稳压二极管D1以及输出反相器U6；该电阻电容串联网络包括有电阻R1和电容C1；所述锁存器的输出端接输出反相器U6的输入端，其中，锁存器包括或非门U4、电容C2、反相器U5和level‑shift电路U3；本发明采用稳定电流源对电容充电，以片上形式实现稳定的暂稳态时间宽度，避免使用大电阻，有效减小芯片面积，同时显著减小PVT对充放电的影响。并且，MOS管M1、MOS管M2可对节点1、2进行快速充放电，稳定这两点的电压值以确保在下次触发时电容两端的跳变电压值相等，从而稳定充电时间常数。

Description

一种不可重复触发的CMOS集成单稳态电路
技术领域
本发明涉及单稳态电路领域技术，尤其是指一种不可重复触发的CMOS集成单稳态电路。
背景技术
在现有的数字单稳态电路中，为了获得比较长的暂稳态的时间，在具体设计中一般会使用比较大的电阻电容（RC）网络。传统设计中，一般通过两种方案实现：一是以在芯片外接电容电阻的方式，这种方案中芯片需要额外引入PIN脚，不仅造成较大封装尺寸，增加PCB板级电路的制造成本，而且也会引入外部噪声源。近几年来，随着半导体技术的飞速发展以及摩尔定律的不断延续使得这种设计方法的劣势凸显。二是将电阻电容网络集成在芯片内部，这种方案会造成芯片面积显著增大，而且在实际芯片生产中，由于半导体器件参数受PVT(process, voltage, temperature )的影响，不同芯片之间的暂稳态时间长短与设计值存在较大的差异，因此，这种方案无法应用在对暂稳态的时间长度有较精确要求的计时电路中，例如：根据1-wire协议要求，接受器件在收到复位信号后的15～60us内需要将总线拉到低电平。因此，需要一个15～60us的单稳计时电路来实现这个功能。然而在PVT因素影响下，采用传统的片内设计都无法实现这一要求。特别是由于电阻阻值R受温度，掺杂浓度，光刻精度等因素的影响，暂稳态时间宽度变化很大。
发明内容
有鉴于此，本发明针对现有技术存在之缺失，改善传统的单稳态电路，其主要目的是提供一种不可重复触发的CMOS集成单稳态电路，其具有更加稳定的计时暂稳态脉冲宽度，使之受工艺PVT变化的影响最小化。
为实现上述目的，本发明采用如下之技术方案：
一种不可重复触发的CMOS集成单稳态电路，包括有输入控制电路U1、电阻电容串联网络、锁存器、时序控制网络、参考电流源IREF、稳压二极管D1以及输出反相器U6；该电阻电容串联网络包括有电阻R1和电容C1，该输入控制电路U1的输出端接电容C1的一端，电容C1的另一端连接电阻R1的一端，电阻R1的另一端接地；
所述锁存器的输出端接输出反相器U6的输入端，其中，锁存器包括或非门U4、电容C2、反相器U5和level-shift电路U3；该或非门U4的一输入端连接电阻R1和电容C1的连接端，或非门U4的另一输入端连接level-shift电路U3的输出端，或非门U4的输出端连接电容C2的一端，电容C2的另一端连接反相器U5的输入端、稳压二极管D1的阳极和参考电流源IREF的正极，稳压二极管D1的阴极和参考电流源IREF的负极连接电源电压VDD，反相器U5的输出端接level-shift电路U3的输入端；
该时序控制网络包括有反相器U7、反相器U9、延时缓冲器 U8、主控制器U2、MOS管M1和MOS管M2；其中主控制器U2具有4个接口：c端子、d端子、e端子和f端子，其中c端子与反相器U9的输出端相连，反相器U9的输入端接输入信号in，d端子连接延时缓冲器U8的输出端，e端子连接POR输入信号端，f端子连接MOS管M1的栅端和MOS管M2的栅端；所述MOS管M1的漏端和MOS管M2的漏端连接电源电压VDD，MOS管M1的源端连接反相器U5的输入端，MOS管M2的源端连接输出反相器U6的输入端，反相器U7的输入端接输出反相器U6的输出端，反相器U7的输出端连接U8延时缓冲器的输入端。
作为一种优选方案，所述level-shift电路U3为电平转换电路，其将输入的参考电压VREF转换成电源电压VDD。
本发明与现有技术相比具有明显的优点和有益效果，具体而言，由上述技术方案可知：
本发明采用稳定电流源对电容充电，以片上形式实现稳定的暂稳态时间宽度，避免使用大电阻，有效减小芯片面积，同时显著减小PVT对充放电的影响。并且，MOS管M1、MOS管M2可对节点1、2进行快速充放电，稳定这两点的电压值以确保在下次触发时电容两端的跳变电压值是一致的，从而稳定充电时间常数。
为更清楚地阐述本发明的结构特征和功效，下面结合附图与具体实施例来对本发明进行详细说明。
附图说明
图1是本发明之较佳实施例的结构示意图；
图2是本发明之较佳实施例的时序图。
附图标识说明：
10、电阻电容串联网络              20、锁存器
30、时序控制网络。
具体实施方式
请参照图1和图2所示，其显示出了本发明之较佳实施例的具体结构，包括有输入控制电路U1、电阻电容串联网络10、锁存器20、时序控制网络30、参考电流源IREF、稳压二极管D1以及输出反相器U6。
该电阻电容串联网络10包括有电阻R1和电容C1，该输入控制电路U1的输出端接电容C1的一端，电容C1的另一端连接电阻R1的一端，电阻R1的另一端接地。
所述锁存器20的输出端接输出反相器U6的输入端，其中，锁存器20包括或非门U4、电容C2、反相器U5和level-shift电路U3；该或非门U4的一输入端连接电阻R1和电容C1的连接端，或非门U4的另一输入端连接level-shift电路U3的输出端，或非门U4的输出端连接电容C2的一端，电容C2的另一端连接反相器U5的输入端、稳压二极管D1的阳极和参考电流源IREF的正极，稳压二极管D1的阴极和参考电流源IREF的负极连接电源电压VDD，反相器U5的输出端接level-shift电路U3的输入端。在本实施例中，所述level-shift电路U3为电平转换电路，其将输入的参考电压VREF转换成电源电压VDD。
该时序控制网络30包括有反相器U7、延时缓冲器 U8、主控制器U2、MOS管M1和MOS管M2；其中主控制器U2具有4个接口：c端子、d端子、e端子和f端子，其中c端子与反相器U9的输出端相连，反相器U9的输入端连接输入信号in，d端子连接延时缓冲器U8的输出端，e端子连接POR输入信号端，f端子连接MOS管M1的栅端和MOS管M2的栅端；所述MOS管M1的漏端和MOS管M2的漏端连接电源电压VDD，MOS管M1的源端连接反相器U5的输入端，MOS管M2的源端连接输出反相器U6的输入端，反相器U7的输入端接输出反相器U6的输出端，反相器U7的输出端连接U8延时缓冲器的输入端。
工作时，如图2所示，所述输入控制电路U1的主要功能是产生一个短脉冲信号来触发后面的锁存器20。而且只有在输入控制电路U1输入是一个下降沿信号时，其输出才会产生脉冲。也就是说这个单稳态电路只有在总输入端in 信号出现下降沿时，电路才会进入暂稳态状态。这是一个边沿触发的单稳态电路结构。
如图1所示，输入控制电路U1的输出产生一个正脉冲后通过电容C1的耦合作用使得节点4突然变成高电平，从而节点1突然变成低电平，再由电容C2的耦合作用使得节点2变成低电平。最终通过反相器U5使得或非门U4的另一个输入端变成高电平，此时锁存器20被锁定输出为低电平，电路进入暂稳态。当节点2突然变成低电平后，参考电流源IREF开始对节点2进行充电，当节点2的电压到达反相器U5的阈值电压Vth时，输出翻转为低电平，由于节点4在节点2充电过程中早就已经通过电阻R1放电至低电平，因此当节点2到达Vth电压时，节点1会翻转成高电平，通过电容C2的耦合作用，节点2的电平将达到VDD+Vth，从而锁存器20的输出节点1锁定在高电平，电路进入稳定状态。
如上所述，当总输入端in信号是下降沿时，时序控制网络30中的主控制器U2将输出高电平，此时MOS管M1和MOS管M2关断。在暂稳态期间，MOS管M1、MOS管M2支路将不对锁存器20产生影响。当节点1从暂稳态的低电平回到稳态高电平时，延时缓冲器U8将产生一个上升沿输出使得主控制器U2输出一个低电平，MOS管M1和MOS管M2将导通使得节点1、2迅速恢复到VDD电平以等待下一个触发。
如上所述，主控制器U2的主要功能是：c端子输入上升沿时，输出产生高电平；d端子输入上升沿时，输出产生低电平，两者互不影响。
可以看出，为了MOS管M1和MOS管M2不影响锁存器20进入暂稳态的时间，输入控制电路U1的传输延时时间必须比主控制器U2的传输延时时间长，即在节点4由于电容C1的耦合变成高电平之前，节点3必须先变成高电平以关断MOS管M1和MOS管M2。
本发明电路的主要功能是产生稳定时间长度的脉冲信号。脉冲宽度的长度主要取决于参考电流源IREF的大小、电容C2的容值大小和反相器U5的阈值电压Vth的大小。为保证在不同电压下Vth的稳定性，反向器U5的电源由一个参考电源VREF提供。MOS管M1、MOS管M2的主要功能就是要确保每次电容C2的耦合作用都使得节点2的电平是从VDD跳变到GND。尤其是在连续快速触发情况下，节点2电平的快速跳变变得特别重要，因为节点2的电平会达到VDD+Vth，由于参考电流源IREF的电流相对会比较小使得节点2无法快速回复到VDD电平，若此时输入信号in来一个下降沿触发，节点2将无法被耦合到GND，从而影响充电时间。
通过以上方法不仅能够稳定充电时间常数，而且电路的面积也会减小很多。
以上所述，仅是本发明的较佳实施例而已，并非对本发明的技术范围作任何限制，故凡是依据本发明的技术实质对以上实施例所作的任何细微修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (2)

1.一种不可重复触发的CMOS集成单稳态电路，其特征在于：包括有输入控制电路U1、电阻电容串联网络、锁存器、时序控制网络、参考电流源IREF、稳压二极管D1以及输出反相器U6；该电阻电容串联网络包括有电阻R1和电容C1，该输入控制电路U1的输出端接电容C1的一端，电容C1的另一端连接电阻R1的一端，电阻R1的另一端接地；
所述锁存器的输出端接输出反相器U6的输入端，其中，锁存器包括或非门U4、电容C2、反相器U5和level-shift电路U3；该或非门U4的一输入端连接电阻R1和电容C1的连接端，或非门U4的另一输入端连接level-shift电路U3的输出端，或非门U4的输出端连接电容C2的一端，电容C2的另一端连接反相器U5的输入端、稳压二极管D1的阳极和参考电流源IREF的正极，稳压二极管D1的阴极和参考电流源IREF的负极连接电源电压VDD，反相器U5的输出端接level-shift电路U3的输入端；
该时序控制网络包括有反相器U7、反相器U9、延时缓冲器 U8、主控制器U2、MOS管M1和MOS管M2；其中主控制器U2具有4个接口：c端子、d端子、e端子和f端子，其中c端子与反相器U9的输出端相连，反相器U9的输入端接输入信号in，d端子连接延时缓冲器U8的输出端，e端子连接POR输入信号端，f端子连接MOS管M1的栅端和MOS管M2的栅端；所述MOS管M1的漏端和MOS管M2的漏端连接电源电压VDD，MOS管M1的源端连接反相器U5的输入端，MOS管M2的源端连接输出反相器U6的输入端，反相器U7的输入端接输出反相器U6的输出端，反相器U7的输出端连接延时缓冲器U8的输入端。
2.根据权利要求1所述的一种不可重复触发的CMOS集成单稳态电路，其特征在于：所述level-shift电路U3为电平转换电路，其将输入的参考电压VREF转换成电源电压VDD。
CN201610910167.0A 2016-10-19 2016-10-19 一种不可重复触发的cmos集成单稳态电路 Active CN106374886B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610910167.0A CN106374886B (zh) 2016-10-19 2016-10-19 一种不可重复触发的cmos集成单稳态电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610910167.0A CN106374886B (zh) 2016-10-19 2016-10-19 一种不可重复触发的cmos集成单稳态电路

Publications (2)

Publication Number Publication Date
CN106374886A CN106374886A (zh) 2017-02-01
CN106374886B true CN106374886B (zh) 2023-05-05

Family

ID=57896435

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610910167.0A Active CN106374886B (zh) 2016-10-19 2016-10-19 一种不可重复触发的cmos集成单稳态电路

Country Status (1)

Country Link
CN (1) CN106374886B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111338414B (zh) * 2020-03-09 2022-02-11 厦门润积集成电路技术有限公司 一种可重复触发的低功耗单稳态电路
CN111766506A (zh) * 2020-07-03 2020-10-13 福建师范大学 一种探测cmos工艺偏差的传感器集成电路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2081043A (en) * 1980-07-24 1982-02-10 Fairchild Camera Instr Co Mos comparator circuit
WO1990006553A1 (en) * 1988-12-09 1990-06-14 Dallas Semiconductor Corporation Low-power system with microprocessor and ancillary chip
JP2003169469A (ja) * 2001-12-03 2003-06-13 Sanken Electric Co Ltd Ｄｃ−ｄｃコンバ−タ
CN1996751A (zh) * 2006-12-28 2007-07-11 北京时代民芯科技有限公司 一种cmos单稳态电路
CN102790604A (zh) * 2011-05-17 2012-11-21 长沙融森高新技术开发有限公司 智能防雷节电电源转换器
CN205336241U (zh) * 2016-01-15 2016-06-22 重庆机床(集团)有限责任公司 一种不可重触发单稳态电路
CN206226392U (zh) * 2016-10-19 2017-06-06 加驰（厦门）微电子股份有限公司 一种不可重复触发的cmos集成单稳态电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6898140B2 (en) * 1998-10-01 2005-05-24 Monolithic System Technology, Inc. Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2081043A (en) * 1980-07-24 1982-02-10 Fairchild Camera Instr Co Mos comparator circuit
WO1990006553A1 (en) * 1988-12-09 1990-06-14 Dallas Semiconductor Corporation Low-power system with microprocessor and ancillary chip
JP2003169469A (ja) * 2001-12-03 2003-06-13 Sanken Electric Co Ltd Ｄｃ−ｄｃコンバ−タ
CN1996751A (zh) * 2006-12-28 2007-07-11 北京时代民芯科技有限公司 一种cmos单稳态电路
CN102790604A (zh) * 2011-05-17 2012-11-21 长沙融森高新技术开发有限公司 智能防雷节电电源转换器
CN205336241U (zh) * 2016-01-15 2016-06-22 重庆机床(集团)有限责任公司 一种不可重触发单稳态电路
CN206226392U (zh) * 2016-10-19 2017-06-06 加驰（厦门）微电子股份有限公司 一种不可重复触发的cmos集成单稳态电路

Also Published As

Publication number Publication date
CN106374886A (zh) 2017-02-01

Similar Documents

Publication Publication Date Title
CN102761322B (zh) 上电复位电路及其复位方法
CN107272856B (zh) 低功率复位电路
US7274227B2 (en) Power-on reset circuit
US11349456B2 (en) Ultra-low energy per cycle oscillator topology
US7212059B2 (en) Level shift circuit
CN104579263A (zh) 一种高响应速度、低温度系数的复位电路
US20140111259A1 (en) Power-on reset circuit
CN103646945A (zh) 集成电路电源esd保护电路
CN106374886B (zh) 一种不可重复触发的cmos集成单稳态电路
CN110957713B (zh) 一种静电放电箝位电路
US20170104483A1 (en) Power-on reset circuit
CN102769450A (zh) 电源起始重置电路
CN101826861A (zh) 内含自动复位电路的集成电路芯片
CN107690749B (zh) 振荡器、集成电路、计时芯片和电子设备
KR20130088064A (ko) 파워 온 리셋 회로
KR20090025435A (ko) 슈미트 트리거 회로
CN102315633A (zh) 静电防护电路
CN106921371B (zh) 低功耗上电复位电路
US7990190B2 (en) Power-on reset circuit, module including same, and electronic device including same
CN206226392U (zh) 一种不可重复触发的cmos集成单稳态电路
CN108768362B (zh) 一种纯增强型mos管无静态功耗的上电复位电路
CN111313879B (zh) 一种延时电路
CN110798187B (zh) 一种上电复位电路
CN108923777A (zh) 抗辐照加固的反相器单元
CN113315497B (zh) 上电复位电路及电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 361000 No. 105, 1702 middle Kong Road, Xiamen District, Xiamen Free Trade Zone, Fujian, China

Applicant after: KACHIP (XIAMEN) MICROELECTRONICS Co.,Ltd.

Address before: 361000 No. 105, 1702 middle Kong Road, Xiamen District, Xiamen Free Trade Zone, Fujian, China

Applicant before: JIACHI (XIAMEN) MICROELECTRONICS TECHNOLOGY CO.,LTD.

GR01 Patent grant
GR01 Patent grant