CN106921371B

CN106921371B - 低功耗上电复位电路

Info

Publication number: CN106921371B
Application number: CN201511000290.0A
Authority: CN
Inventors: 傅志军; 武洁; 刘慧�
Original assignee: Shanghai Industrial Utechnology Research Institute
Current assignee: Shanghai Industrial Utechnology Research Institute
Priority date: 2015-12-28
Filing date: 2015-12-28
Publication date: 2020-03-31
Anticipated expiration: 2035-12-28
Also published as: CN106921371A

Abstract

本发明实施例公开了一种低功耗POR电路。所述低功耗POR电路包括：基础上电复位POR电路、开关控制部件以及电压锁存电路；所述基础POR电路，包括多个分压电阻，用于在管理电压小于参考电压时，输出复位信号，其中，所述管理电压为电源电压的分压；在所述管理电压大于所述参考电压时，输出高电平工作信号；所述开关控制部件，用于在所述管理电压大于所述参考电压时，断开电源电压与所述分压电阻之间的连接，以减少功耗；本实施例提供的低功耗POR电路在保证POR电路正常工作的同时，大大减少了分压电阻上产生的功耗，进而可以减小分压电阻的电阻面积，节约电路成本。

Description

低功耗上电复位电路

技术领域

本发明实施例涉及电路技术，尤其涉及一种低功耗上电复位电路。

背景技术

复位电路，顾名思义，就是将电路恢复到初始状态的电路。一般来说，不同复位电路启动的手段有所不同。一是在给电路通电时马上进行复位操作；二是在必要时可以由手动操作。电路通电时马上进行复位操作的复位电路被称为POR(Power On Reset，上电复位)电路，其已经被广泛应用于各类系统芯片中。一个电路系统在刚刚上电的时候，电源电压还未达到预期的稳定状态，芯片中各个功能模块，各个电路节点电压和逻辑电平处于未知状态；从这种不确定的初始状态开始运行芯片，很可能会造成系统的错误执行，甚至会破坏整个系统的正常工作能力。为了使芯片从一个预定的初始状态开始工作，需要使用上电复位电路在上电初期产生一个复位信号，初始化整个系统芯片。

目前，常用的阈值精确的POR电路如图1所示，其中，VDD/N是电源VDD的分压信号。当VDD/N<参考电压Vref时，比较器C1的输出信号node4＝0，相应的，node3＝0，RSTB＝0，系统处于复位状态；当VDD/N>Vref时，node4＝VDD，node3＝VDD，RSTB＝VDD，复位信号释放，电路系统正常工作。

由于POR电路是一种需要长时间工作的电路，因此，现有的POR电路的主要缺陷在于：当系统正常工作时，在电阻R1、R2以及R3上均产生功耗，R1、R2以及R3的所需的电阻面积较大。

发明内容

有鉴于此，本发明实施例提供一种低功耗上电复位电路，以优化现有的POR电路，减小POR电路中分压电阻的功耗以及电阻面积。

本发明实施例提供了一种低功耗POR电路，包括：基础POR电路、开关控制部件以及电压锁存电路；

所述基础POR电路，包括多个分压电阻，用于在管理电压小于参考电压时，输出复位信号；在所述管理电压大于所述参考电压时，输出高电平工作信号，其中，所述管理电压为电源电压的分压；

所述开关控制部件，用于在所述管理电压大于所述参考电压时，断开所述电源电压与所述分压电阻之间的连接，以减少功耗；

所述电压锁存电路，用于在所述电源电压与所述分压电阻之间的连接被断开时，锁存连接断开前的电压状态，以保持所述高电平工作信号的正常输出。

本发明实施例通过在基础POR电路中增加开关控制部件以及电压锁存电路，可以实现当复位完成系统正常工作时，在断开电源电压与分压电阻之间的连接的同时通过电压锁存电路锁存连接断开前的电压状态，也即，在保证POR电路正常工作的同时，大大减少了分压电阻上产生的功耗，进而可以减小分压电阻的电阻面积，节约电路成本。

附图说明

图1是现有技术的一种阈值精确的POR电路的实际电路图；

图2是本发明第一实施例的一种低功耗POR电路的电路结构示意图；

图3是本发明第二实施例的一种低功耗POR电路的电路示意图；

图4是本发明第三实施例的一种低功耗POR电路的实际电路图；

图5是本发明第三实施例的实际电路图中各个电路节点的波形示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明具体实施例作进一步的详细描述。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。

第一实施例

图2是本发明第一实施例的一种低功耗POR电路的电路结构示意图。如图2所示，所述低功耗POR电路包括：

基础POR电路101、开关控制部件102以及电压锁存电路103；

所述基础POR电路101，包括多个分压电阻，用于在管理电压小于参考电压时，输出复位信号；在所述管理电压大于所述参考电压时，输出高电平工作信号。

在本实施例中，所述管理电压具体可以为电源电压的分压，所述参考电压具体为一个不随负载、功率供给、温度漂移以及时间变化而变化的恒定电压，其中，所述参考电压可以通过设定参数指标(例如，电压值、电压精度等)的参考电压产生电路或者参考电压芯片生成，本实施例对此并不进行限制。

显然，当电路系统上电复位时，电源电压会从0开始逐渐升高，相应的，上电开始时，管理电压作为电源电压的分压会首先小于参考电压，此时，基础POR电路101会输出复位信号以完成电路系统的上电复位，当电源电压升高到一定值之后，管理电压会大于参考电压，此时，基础POR电路101会输出高电平工作信号以使得整个电路系统正常工作。

所述开关控制部件102，用于在所述管理电压大于所述参考电压时，断开所述电源电压与所述分压电阻之间的连接，以减少功耗。

在本实施例中，所述开关控制部件102具体可以包括：MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应管)器件、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)器件或者SIT((Static-Induction Transistor，静电感应场效应晶体管)器件等电压型开关控制器件，本实施例对此并不进行限制。

其中，在所述管理电压小于所述参考电压时，开关控制部件102处于导通状态，使得电源电压与分压电阻之间正常连接，为电压锁存电路103提供待锁存的电压状态；在所述管理电压大于所述参考电压时，开关控制部件102处于截止状态，使得所述电源电压与所述分压电阻之间断开连接，以实现在电路系统正常工作时，减少分压电阻上的功耗。

所述电压锁存电路103，用于在所述电源电压与所述分压电阻之间的连接被断开时，锁存连接断开前的电压状态，以保持所述高电平工作信号的正常输出。

在本实施例中，电压锁存电路103具体可以使用设定参数指标的电压锁存芯片构成也可简单的依靠首尾相连的反相器构成，本实施例对此并不进行限制。

本发明实施例通过在基础POR电路中增加开关控制部件以及电压锁存电路，可以实现当复位完成系统正常工作时，在断开电源电压与分压电阻之间的连接的同时通过电压锁存电路锁存连接断开前的电压状态，也即，在保证电路正常工作的同时，大大减少了分压电阻上产生的功耗，进而可以减小分压电阻的电阻面积，节约电路成本。

第二实施例

本实施例以上述实施例为基础进行优化，在图3中示出了第二实施例的一种低功耗POR电路的电路示意图。

如图3所示，低功耗POR电路中的基础POR电路101具体包括：第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一N沟道MOS管MN1、第二N沟道MOS管MN2、第一N型MOS电容MC1、第一反相器I1、第二反相器I2、第三反相器I3、与非门电路N1以及比较器电路C1；其中，

R1的第一端通过开关控制部件与电源电压VDD相连，R1的第二端与R2的第一端、MN1的栅极相连；

R2的第二端与公共接地端VSS、MN1的源极、MN2的源极以及MC1的源极和漏极相连；

R3的第一端与VDD相连，R3的第二端与MN1的漏极以及I1的输入端相连；

R4的第一端与VDD相连，R4的第二端与I2的输入端、MN2的漏极以及MC1的栅极相连；

I1的输出端与电压锁存电路的第一端相连；

C1的第一输入端与所述管理电压VDD/N相连、C1的第二输入端与所述参考电压Vref相连，C1的输出端与与非门电路N1的第二输入端相连；

N1的第一输入端与电压锁存电路的第二端相连，N1的输出端与MN2的栅极相连；

第二反相器I2的输出端与第三反相器I3的输入端相连；

第三反相器I3的输出端输出复位信号或者高电平工作信号。

在本实施例中，在最大限度的保留现有技术的阈值精确的POR电路结构的基础上，引入了开关控制部件以及电压锁存电路，可以实现在对现有POR电路进行尽可能少的电路改进的基础上，减少分压电阻上产生的功耗，减小分压电阻的电阻面积，进一步节约电路成本。

第三实施例

本实施例以上述实施例为基础进行优化，在图4中示出了第三实施例的一种低功耗POR电路的实际电路图。

如图4所示，在第二实施例提供的低功耗POR电路的基础上，将所述开关控制部件具体优化为：P沟道MOS管MP1。其中，MP1的栅极与I3的输出端相连，MP1的源极与VDD相连，MP1漏极与R1的第一端相连。

通过上述设计，可以实现在电路系统正常工作时，I3输出的高电平信号加载到MP1的栅极以使得MP1截止，断开VDD与R1、R2之间的连接；同时，在上述连接断开后，MN1栅极上的低电平(或者说0电平)电压使得MN1截止，进而断开了VDD与R3之间的连接。

进一步的，将所述电压锁存电路具体优化为：

第三N沟道MOS管MN3、第四反相器I4、第五反相器I5、P型MOS电容MD1、第二N型MOS电容MC2以及锁存器状态释放子电路；其中，

MN3的栅极与I1的输出端相连，MN3的源极与VSS以及MC2的源极和漏极相连，MN3的漏极与MD1的栅极、I4的输出端以及I5的输入端相连；

MD1的源极和漏极与VDD相连；

I4的输入端与I5的输出端、N1的第一输入端、MC2的栅极以及锁存器状态释放子电路相连。

进一步的，将锁存器状态释放子电路具体优化为：

第四N沟道MOS管MN4、或非门电路O1以及延时器D；其中，

MN4漏极与I4的输入端相连、MN4的源极与VSS相连，MN4的栅极与O1的输出端相连；

I2的输出端通过D与O1的第一输入端相连；

I3的输出端与O1的第二输入端相连。

通过上述设计，可以实现在VDD<Vref时，MP1、MN1均导通；导通的MN1使得I1的输入端为低电平、进而使得node2端为高电平；node2端的高电平使得MN3导通，进而使得node1端为低电平、node0端为高电平；同时node5端的低电平使得MN4截止，电路系统可以正常的进行上电复位，在RSTB端输出低电平；在VDD>Vref时，RSTB端输出的高电平使得MP1、MN1截止，R1、R2以及R3上没有电流通过，功耗为0，同时电路系统中的电压锁存电路使得node2端翻转为低电平时，node0端仍保持高电平，进而使得RSTB端能够持续的输出高电平，电路系统正常工作。直到VDD<Vref这一条件再次满足时，RSTB的下降沿使得node5输出高电平而使MN4导通，进而释放了node0以及node1中锁存的电压状态。

基于上述分析，在图5中详细示出了在VDD的电压值变化过程中，如图4所示的实际电路图中各个电路节点的波形示意图。其中，各个波形的横坐标均代表时间，VDD、node0～node5以及RSTB的纵坐标代表电压值且纵坐标的最低点代表电压0点，Idd纵坐标代表电流值且纵坐标的最低点代表电流0点。图中画叉位置代表电压值的不定状态。

本发明实施例通过使用MOS管以及简单的门电路来构成开关控制部件以及电压锁存电路，可以在减少分压电阻上产生的功耗，减小分压电阻的电阻面积，节约电路成本的基础上，进一步压缩POR电路的尺寸。

在上述各实施例的基础上，所述延时器D的最小延时时间优选由MN4以及MC2的复位时间确定。如图5所示，D的延时时间决定了node5的高电平持续时间，该延时时间需要确保MN4以及MC2能够正常复位，进而使得锁存器电路中锁存的电压状态被释放。优选的，D的最小延时时间T_min>max(t1，t2)；其中，t1为MN4的复位时间，t2为MC2的复位时间，max()为取最大值函数。因此，需要根据上述约束公式选取T_min的取值。

在上述各实施例的基础上，所述管理电压VDD/N优选为电源电压VDD通过设定电源管理电路输出的分压。

在上述各实施例的基础上，所述比较器电路正常工作的最低电压V_min优选满足如下公式：

V_min≤V_thn*(R1+R2)/R2；

其中，比较器的工作电压由所述电源电压VDD耦合R1以及R2获得；V_thn为MN1的门限电压。

举例而言，V_min一般可通过仿真，测试得出，例如为1V；Vthn是MN1的门限电压可实际测量得出，例如是0.7V；那么为了满足上述约束条件，(R1+R2)/R2要大于1.42(1/0.7)。因此，需要根据上述约束公式选取R1以及R2的取值。

在上述各实施例的基础上，优选可以通过R1、R2以及R3的平均功耗，确定R1、R2以及R3的电阻面积。

如上分析可知，当电路系统正常工作后，RSTB端的高电平会使得MP1、MN1截止，进而使得R1、R2以及R3的功耗为0，因此，在电路系统长时间正常工作过程中，大大减少了电路损耗，同时，虽然在电路系统复位时，R1、R2以及R3上仍然具有功耗，但是从长时间来看，R1、R2以及R3的平均功耗大大降低，因此，可以基于仿真或者测试得到的R1、R2以及R3的平均功耗后，重新确定所需的R1、R2以及R3的电阻面积，也即通过本实施例的POR电路设计，可以大大减小R1、R2以及R3的电阻面积。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种低功耗上电复位电路，其特征在于，包括：基础上电复位POR电路、开关控制部件以及电压锁存电路；

所述电压锁存电路，用于在所述电源电压与所述分压电阻之间的连接被断开时，锁存连接断开前的电压状态，以保持所述高电平工作信号的正常输出；

所述基础POR电路具体包括：第一电阻、第二电阻、第三电阻、第四电阻、第一N沟道MOS管、第二N沟道MOS管、第一N型MOS电容、第一反相器、第二反相器、第三反相器、与非门电路以及比较器电路；其中，

第一电阻的第一端通过开关控制部件与电源电压相连，第一电阻的第二端与第二电阻的第一端、第一N沟道MOS管的栅极相连；

第二电阻的第二端与公共接地端、第一N沟道MOS管的源极、第二N沟道MOS管的源极以及第一N型MOS电容的源极和漏极相连；

第三电阻的第一端与电源电压相连，第三电阻的第二端与第一N沟道MOS管的漏极以及第一反相器的输入端相连；

第四电阻的第一端与电源电压相连，第四电阻的第二端与第二反相器的输入端、第二N沟道MOS管的漏极以及第一N型MOS电容的栅极相连；

第一反相器的输出端与电压锁存电路的第一端相连；

比较器电路的第一输入端与所述管理电压相连、比较器电路的第二输入端与所述参考电压相连，比较器电路的输出端与与非门电路的第二输入端相连；

与非门电路的第一输入端与电压锁存电路的第二端相连，与非门电路的输出端与第二N沟道MOS管的栅极相连；

第二反相器的输出端与第三反相器的输入端相连；

第三反相器的输出端输出复位信号或者高电平工作信号；

所述电压锁存电路具体包括：

第三N沟道MOS管、第四反相器、第五反相器、P型MOS电容、第二N型MOS电容以及锁存器状态释放子电路；其中，

第三N沟道MOS管的栅极与第一反相器的输出端相连，第三N沟道MOS管的源极与公共接地端以及第二N型MOS电容的源极和漏极相连，第三N沟道MOS管的漏极与P型MOS电容的栅极、第四反相器的输出端以及第五反相器的输入端相连；

P型MOS电容的源极和漏极与电源电压相连；

第四反相器的输入端与第五反相器的输出端、与非门的第一输入端、第二N型MOS电容的栅极以及锁存器状态释放子电路相连。

2.根据权利要求1所述的上电复位电路，其特征在于，所述开关控制部件具体包括：P沟道MOS管；其中，

所述P沟道MOS管的栅极与第三反相器的输出端相连，所述P沟道MOS管的源极与所述电源电压相连，所述P沟道MOS管的漏极与第一电阻的第一端相连。

3.根据权利要求1所述的上电复位电路，其特征在于，锁存器状态释放子电路进一步具体包括：

第四N沟道MOS管、或非门电路以及延时器；其中，

第四N沟道MOS管的漏极与第四反相器的输入端相连、第四N沟道MOS管的源极与公共接地端相连，第四N沟道MOS管的栅极与或非门电路的输出端相连；

第二反相器的输出端通过延时器与或非门电路的第一输入端相连；

第三反相器的输出端与或非门电路的第二输入端相连。

4.根据权利要求3所述的上电复位电路，其特征在于，所述延时器的最小延时时间由第四N沟道MOS管，和/或第二N型MOS电容的复位时间确定。

5.根据权利要求1-4任一所述的上电复位电路，其特征在于，所述管理电压为电源电压通过设定电源管理电路输出的分压。

6.根据权利要求1-4任一项所述的上电复位电路，其特征在于，所述比较器电路正常工作的最低电压V_min满足如下公式：

V_min≤V_thn*(R1+R2)/R2；

其中，比较器的工作电压由所述电源电压耦合第一电阻以及第二电阻获得；V_thn为第一N沟道MOS管的门限电压；R1为第一电阻的阻值；R2为第二电阻的阻值。

7.根据权利要求1-4任一项所述的上电复位电路，其特征在于，通过所述第一电阻、所述第二电阻以及所述第三电阻平均功耗，确定所述第一电阻、所述第二电阻以及所述第三电阻的电阻面积。

8.根据权利要求1-4任一项所述的上电复位电路，其特征在于，所述参考电压通过参考电压芯片产生。