JP2003169469A - Ｄｃ−ｄｃコンバ−タ - Google Patents
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Abstract
(57)【要約】
【課題】 軽負荷時の第１の制御モードと重負荷時の第
２の制御モードとの切換回路の単純化が要求されてい
る。 【解決手段】 整流平滑回路１の対の出力端子１２、１
３間にトランス２を介してスイッチング素子３を接続す
る。スイッチング素子３に並列に共振用コンデンサ５を
接続する。トランス２に整流平滑回路６を接続する。出
力電圧を一定に制御することができるようにスイッチン
グ素子３をオン・オフ制御するための制御回路７を設け
る。制御回路７の中に、オン期間終了時点決定回路とフ
ライバック電圧発生期間検出回路と制御信号形成及びモ
ード切換回路とを設ける。前記制御信号形成及びモード
切換回路の中にパルス発生器と制御パルス形成回路とを
設ける。制御パルス形成回路はスイッチング素子の制御
パルスを形成する機能の他にパルス発生器の出力を使用
してモード切換を行う機能を有する。
２の制御モードとの切換回路の単純化が要求されてい
る。 【解決手段】 整流平滑回路１の対の出力端子１２、１
３間にトランス２を介してスイッチング素子３を接続す
る。スイッチング素子３に並列に共振用コンデンサ５を
接続する。トランス２に整流平滑回路６を接続する。出
力電圧を一定に制御することができるようにスイッチン
グ素子３をオン・オフ制御するための制御回路７を設け
る。制御回路７の中に、オン期間終了時点決定回路とフ
ライバック電圧発生期間検出回路と制御信号形成及びモ
ード切換回路とを設ける。前記制御信号形成及びモード
切換回路の中にパルス発生器と制御パルス形成回路とを
設ける。制御パルス形成回路はスイッチング素子の制御
パルスを形成する機能の他にパルス発生器の出力を使用
してモード切換を行う機能を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、出力電圧を帰還制
御によって一定に制御する形式のＤＣ−ＤＣコンバータ
に関する。
御によって一定に制御する形式のＤＣ−ＤＣコンバータ
に関する。
【０００２】
【従来の技術】典型的なＤＣ−ＤＣコンバータは、直流
電源と、この一端と他端との間に接続されたトランスの
１次巻線とスイッチング素子との直列回路と、トランス
の２次巻線に接続された整流平滑回路と、出力電圧検出
回路と、スイッチング素子の電流検出回路と、出力電圧
検出回路及び電流検出回路の出力に基づいてスイッチン
グ素子をオン・オフ制御するための制御回路とから成
る。スイッチング素子をオン・オフする方式には大別し
て次の３つがある。 （１） リンギング・チョーク・コンバータ方式即ちＲ
ＣＣ方式と呼ばれる第１の方式。このＲＣＣ方式では、
負荷が軽くなるに従ってスイッチング素子のオン・オフ
繰返し周波数即ちスイッチング周波数が高くなる。 （２）パルス幅変調方式即ちＰＷＭ方式と呼ばれる第２
の方式。このＰＷＭ方式ではスイッチング周波数が一定
に保たれ、負荷が軽くなるにつれてスイッチのオン時間
幅が狭くなる。 （３）オフ時間幅一定方式と呼ばれる第３の方式。この
オフ時間一定方式では、負荷に応じて変化するオン時間
と一定のオフ時間との和がスイッチング周期となるの
で、ＲＣＣ方式よりは周波数の変化が少ない。
電源と、この一端と他端との間に接続されたトランスの
１次巻線とスイッチング素子との直列回路と、トランス
の２次巻線に接続された整流平滑回路と、出力電圧検出
回路と、スイッチング素子の電流検出回路と、出力電圧
検出回路及び電流検出回路の出力に基づいてスイッチン
グ素子をオン・オフ制御するための制御回路とから成
る。スイッチング素子をオン・オフする方式には大別し
て次の３つがある。 （１） リンギング・チョーク・コンバータ方式即ちＲ
ＣＣ方式と呼ばれる第１の方式。このＲＣＣ方式では、
負荷が軽くなるに従ってスイッチング素子のオン・オフ
繰返し周波数即ちスイッチング周波数が高くなる。 （２）パルス幅変調方式即ちＰＷＭ方式と呼ばれる第２
の方式。このＰＷＭ方式ではスイッチング周波数が一定
に保たれ、負荷が軽くなるにつれてスイッチのオン時間
幅が狭くなる。 （３）オフ時間幅一定方式と呼ばれる第３の方式。この
オフ時間一定方式では、負荷に応じて変化するオン時間
と一定のオフ時間との和がスイッチング周期となるの
で、ＲＣＣ方式よりは周波数の変化が少ない。
【０００３】ところで、第１及び第３の方式では、待機
モード（スタンバイモード）のような軽負荷時にスイッ
チング周波数が高くなるので、単位時間当りのスイッチ
ング回数が多くなり、負荷に供給する電力に対するスイ
ッチング素子において生じるスイッチング損失の割合が
大きくなり、ＤＣ−ＤＣコンバータの効率が低下する。
また、第２の方式即ちＰＷＭ方式の場合においては、通
常負荷（ノーマルモード）時におけるトランスの損失を
低減し且つ小型化するためにスイッチング周波数を例え
ば１００kHz のように高く設定するのが一般的である。
このため、スタンバイモードのような軽負荷時において
比較的高いスイッチング周波数でスイッチが駆動され
る。この結果、ＰＷＭ方式の場合であっても、軽負荷時
にスイッチの単位時間当りのスイッチング回数が多いた
めにＤＣ−ＤＣコンバータの効率が悪くなる。上述の問
題を解決するために、例えば、特開平９−１４０１２８
号公報に開示されているように、通常負荷時と軽負荷時
とでスイッチング周波数の切換えを実行し、軽負荷時の
スイッチング周波数を下げることによって単位時間当り
のスイッチング回数を下げて効率向上を図ることが知ら
れている。
モード（スタンバイモード）のような軽負荷時にスイッ
チング周波数が高くなるので、単位時間当りのスイッチ
ング回数が多くなり、負荷に供給する電力に対するスイ
ッチング素子において生じるスイッチング損失の割合が
大きくなり、ＤＣ−ＤＣコンバータの効率が低下する。
また、第２の方式即ちＰＷＭ方式の場合においては、通
常負荷（ノーマルモード）時におけるトランスの損失を
低減し且つ小型化するためにスイッチング周波数を例え
ば１００kHz のように高く設定するのが一般的である。
このため、スタンバイモードのような軽負荷時において
比較的高いスイッチング周波数でスイッチが駆動され
る。この結果、ＰＷＭ方式の場合であっても、軽負荷時
にスイッチの単位時間当りのスイッチング回数が多いた
めにＤＣ−ＤＣコンバータの効率が悪くなる。上述の問
題を解決するために、例えば、特開平９−１４０１２８
号公報に開示されているように、通常負荷時と軽負荷時
とでスイッチング周波数の切換えを実行し、軽負荷時の
スイッチング周波数を下げることによって単位時間当り
のスイッチング回数を下げて効率向上を図ることが知ら
れている。
【０００４】
【発明が解決しようとする課題】ところで、スタンバイ
モード等の軽負荷時の効率向上を図るために、スイッチ
ング素子の制御モードの切換えを自動的に実行するため
には負荷状態を検出し、この検出に基づいてスイッチの
制御モードの切換制御を行うことが必要になる。しか
し、比較的簡単な回路で負荷状態を正確に検出すること
ができる回路がまだ提案されていない。
モード等の軽負荷時の効率向上を図るために、スイッチ
ング素子の制御モードの切換えを自動的に実行するため
には負荷状態を検出し、この検出に基づいてスイッチの
制御モードの切換制御を行うことが必要になる。しか
し、比較的簡単な回路で負荷状態を正確に検出すること
ができる回路がまだ提案されていない。
【０００５】そこで、本発明の目的は、比較的簡単な回
路で負荷状態を正確に検出し、負荷状態に適合したスイ
ッチの制御を実行することができるＤＣ−ＤＣコンバー
タを提供することにある。本発明の別の目的は効率向上
が可能なＤＣ−ＤＣコンバ−タを提供することにある。
路で負荷状態を正確に検出し、負荷状態に適合したスイ
ッチの制御を実行することができるＤＣ−ＤＣコンバー
タを提供することにある。本発明の別の目的は効率向上
が可能なＤＣ−ＤＣコンバ−タを提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、負荷に直流電力を供給
するためのＤＣ−ＤＣコンバ−タであって、直流電圧を
供給するための第１及び第２の電源端子と、前記直流電
圧を繰返してオン・オフするために前記第１の電源端子
と前記第２の電源端子との間に接続され、且つ制御端子
を有しているスイッチング素子と、前記スイッチング素
子に対して直列に接続されたインダクタンス手段と、前
記インダクタンス手段に接続された整流平滑回路と、前
記インダクタンス手段からフライバック電圧が発生して
いる期間を検出するためのフライバック電圧発生時間検
出回路と、前記整流平滑回路の出力電圧（Ｖo）を一定
に制御するための帰還信号（Ｖf）を形成するための帰
還信号形成回路と、前記出力電圧を一定に制御すること
ができるように前記スイッチング素子のオン期間の終了
時点を決定するために前記帰還信号形成回路に接続され
たオン期間終了時点決定回路と、任意の周期でクロック
パルスを発生するパルス発生器を含み、且つ前記オン期
間終了時点検出回路と前記フライバック電圧検出回路と
スイッチング素子の制御端子とに接続され、且つ前記フ
ライバック電圧が発生している期間の終りの時点が前記
クロックパルスの発生時点よりも前に位置している時に
は、前記スイッチング素子を第１のモードでオン・オフ
制御するための第１の制御信号を形成し、前記フライバ
ック電圧が発生している期間の終りの時点が前記クロッ
クパルスの発生時点よりも後に位置している時には、前
記第１のモードにおける前記スイッチング素子のオン・
オフ周期よりも長い周期で前記スイッチング素子をオン
・オフする第２のモードのための第２の制御信号を形成
する機能を有している制御信号形成及びモード切換回路
とから成るＤＣ−ＤＣコンバータに係わるものである。
目的を達成するための本発明は、負荷に直流電力を供給
するためのＤＣ−ＤＣコンバ−タであって、直流電圧を
供給するための第１及び第２の電源端子と、前記直流電
圧を繰返してオン・オフするために前記第１の電源端子
と前記第２の電源端子との間に接続され、且つ制御端子
を有しているスイッチング素子と、前記スイッチング素
子に対して直列に接続されたインダクタンス手段と、前
記インダクタンス手段に接続された整流平滑回路と、前
記インダクタンス手段からフライバック電圧が発生して
いる期間を検出するためのフライバック電圧発生時間検
出回路と、前記整流平滑回路の出力電圧（Ｖo）を一定
に制御するための帰還信号（Ｖf）を形成するための帰
還信号形成回路と、前記出力電圧を一定に制御すること
ができるように前記スイッチング素子のオン期間の終了
時点を決定するために前記帰還信号形成回路に接続され
たオン期間終了時点決定回路と、任意の周期でクロック
パルスを発生するパルス発生器を含み、且つ前記オン期
間終了時点検出回路と前記フライバック電圧検出回路と
スイッチング素子の制御端子とに接続され、且つ前記フ
ライバック電圧が発生している期間の終りの時点が前記
クロックパルスの発生時点よりも前に位置している時に
は、前記スイッチング素子を第１のモードでオン・オフ
制御するための第１の制御信号を形成し、前記フライバ
ック電圧が発生している期間の終りの時点が前記クロッ
クパルスの発生時点よりも後に位置している時には、前
記第１のモードにおける前記スイッチング素子のオン・
オフ周期よりも長い周期で前記スイッチング素子をオン
・オフする第２のモードのための第２の制御信号を形成
する機能を有している制御信号形成及びモード切換回路
とから成るＤＣ−ＤＣコンバータに係わるものである。
【０００７】なお、請求項２に示すように、前記帰還信
号形成回路は、前記出力電圧（Ｖｏ）を検出するための
電圧検出回路と、前記電圧検出回路の出力によって振幅
が制御された鋸波電圧を帰還信号として得るために、前
記電圧検出回路に接続され鋸波帰還信号形成回路とから
成ることが望ましい。また、請求項３に示すように、前
記鋸波帰還信号形成回路は、前記スイッチング素子を流
れる電流を検出する電流検出回路と、前記電流検出回路
の出力と前記電圧検出回路の出力とを合成して鋸波電圧
から成る帰還信号（Ｖｆ）を得るために、前記電流検出
回路と前記電圧検出回路とに接続された合成回路とから
成ることが望ましい。また、請求項４に示すように、前
記オン期間終了時点決定回路は、参照信号（Ｖｒ又はＶ
ｒ’）を発生する参照信号発生回路と、前記オン期間終
了時点を示すパルスを形成するために、前記帰還信号形
成回路に接続された第１の入力端子と前記参照信号発生
回路に接続された第２の入力端子とを有している比較器
とから成ることが望ましい。また、請求項５に示すよう
に、前記フライバック電圧発生期間検出回路は、前記フ
ライバック電圧が発生している期間（Ｔｆ）に相当する
時間幅を有するパルスを形成する手段を有していること
が望ましい。また、請求項６に示すように、前記フライ
バック電圧発生期間検出回路は、前記スイッチング素子
の両端子間の電圧を示す信号を得るためのスイッチ電圧
検出手段（１７，７１,７２，７３，７４）と、前記ス
イッチング素子の端子間電圧の最大値よりも低い値を有
するフライバック電圧検出用基準電圧（Ｖｂ）を発生す
る基準電圧源（７６）と、前記スイッチ電圧検出手段に
接続された第１の入力端子と前記基準電圧源（７６）に
接続された第２の入力端子とを有し、前記スイッチ電圧
検出手段から得られた検出信号（Ｖ１）が前記フライバ
ック電圧検出用基準電圧（Ｖｂ）を横切っている期間に
相当するパルスを出力する比較器（７５）と、前記比較
器（７５）と前記オン期間終了時点決定回路（３４又は
３４ａ）とに接続され、前記スイッチング素子のオフ期
間に前記比較器（７５）から最初に発生したパルスをフ
ライバック電圧発生期間検出信号（Ｖ３）として検出す
るパルス抽出回路（７０）とから成ることが望ましい。
また、請求項７に示すように、前記パルス発生器
は、前記第１のモードの時に一定の周期でクロックパル
スを発生し、前記第２のモードの時に前記スイッチング
素子のオン期間に比例して変化する周期でクロックパル
スを発生するものであることが望ましい。また、請求項
８に示すように、前記制御信号形成及びモード切換回路
は、鋸波電圧を発生させるためのコンデンサ（８２）
と、前記コンデンサに一定の充電電流を供給するために
前記コンデンサに接続された定電流回路と（８３）と、
基準電圧を発生する基準電圧源（８７）と、前記コンデ
ンサに接続された第１の入力端子と前記基準電圧源に接
続された第２の端子とを有し、前記コンデンサの電圧が
前記基準電圧に達した時にクロック信号を発生する比較
器（８６）と、前記コンデンサを放電状態にするために
前記コンデンサに並列に接続され且つ前記クロック信号
に応答してオン制御するための制御端子を有している第
１の放電用スイッチと（８４）、前記クロックパルス発
生器に接続されたセット入力端子と前記オン期間終了時
点決定回路に接続されたリセット端子とを有するＲＳフ
リップフロップ（９２）と、前記クロックパルス発生器
に接続された一方の入力端子と前記ＲＳフリップフロッ
プに接続された他方の入力端子とを有し、前記クロック
パルスの発生期間と前記ＲＳフリップフロップがリセッ
ト状態である期間との両方において高レベル状態の出力
を発生する第１の論理回路（９１）と、前記第１の論理
回路に接続された一方の入力端子と前記フライバック電
圧発生期間検出回路に接続された他方の入力端子とを有
し、前記第１の論理回路の出力信号（Ｖ８）が低レベル
状態であると同時に前記フライバック電圧発生期間検出
回路の出力信号（Ｖ３）が高レベルの状態の時に高レベ
ルの出力信号（Ｖ１０）を発生する第２の論理回路（９
４，９５）と、前記コンデンサの充電の開始を遅らせる
目的で前記コンデンサ放電状態にするために前記コンデ
ンサに並列に接続され且つ前記第２の論理回路に接続さ
れた制御端子を有している第２の放電用スイッチ（８
５）と、前記第１の論理回路（９１）に接続された一方
の入力端子と前記第２の論理回路に接続された他方の入
力端子とを有し、前記第１の論理回路の出力信号（Ｖ
８）が低レベル状態であると同時に前記第２の論理回路
の出力信号（Ｖ１０）が低レベル状態である時に前記ス
イッチング素子をオン状態に制御するパルスを発生する
第３の論理回路（９３）とから成ることが望ましい。ま
た、請求項９に示すように、前記制御信号形成及びモー
ド切換回路は、更に、前記比較器（８６）の出力に応答
して所定時間幅を有するパルスを形成するために前記比
較器（８６）と前記第１の放電用スイッチ（８４）の制
御端子との間に接続されたパルス形成回路（８８，８
９，９０）を有していることが望ましい。また、請求項
１０に示すように、前記パルス発生器は、前記第１のモ
ードの時に前記負荷の大きさに応じて変化する前記スイ
ッチング素子のオン期間（Ｔｏｎ）と前記スイッチング
素子の一定のオフ期間（Ｔoff）との和に相当する周期
でクロック信号を発生し、前記第２のモードの時に前記
スイッチング素子のオン期間に比例して変化する周期で
クロックパルスを発生するものであることが望ましい。
また、請求項１１に示すように、前記制御信号形成及び
モード切換回路（３６ａ）は、鋸波電圧を発生させるた
めのコンデンサ（８２）と、前記コンデンサに一定の充
電電流を供給するために前記コンデンサに接続された定
電流回路（８３）と、基準電圧を発生する基準電圧源
（８７）と、前記コンデンサに接続された第１の入力端
子と前記基準電圧源に接続された第２の端子とを有し、
前記コンデンサの電圧が前記基準電圧に達した時にクロ
ック信号を発生する比較器（８６）と、前記比較器に接
続されたセット入力端子と前記オン期間終了時点決定回
路に接続されたリセット端子を有するＲＳフリップフロ
ップ（９２）と、前記コンデンサを放電状態にするため
に前記コンデンサに並列に接続され且つ前記ＲＳフリッ
プフロップに接続された制御端子を有し、前記ＲＳフリ
ップフロップ（９２）のセット状態の出力に応答してオ
ン状態となる放電用スイッチ（８４）と、前記ＲＳフリ
ップフロップ（９２）に接続された一方の入力端子と前
記フライバック電圧発生期間検出回路に接続された他方
の入力端子とを有し、前記ＲＳフリップフロップ（９
２）の出力信号（Ｖ７）が低レベル状態であると同時に
前記フライバック電圧発生期間検出回路の出力信号（Ｖ
３）が低レベルの時に前記スイッチング素子をオン状態
に制御するパルスを発生する論理回路（９３）とから成
ることが望ましい。また、請求項１２に示すように、前
記フライバック電圧発生期間検出回路は、前記スイッチ
ング素子の両端子間の電圧を示す信号を得るためのスイ
ッチ電圧検出手段（１７，７１,７２，７３，７４）
と、前記スイッチング素子の端子間電圧の最大値よりも
低い値を有するフライバック電圧検出用基準電圧（Ｖ
ｂ）を発生する基準電圧源（７６）と、前記スイッチ電
圧検出手段に接続された第１の入力端子と前記基準電圧
源（７６）に接続された第２の入力端子とを有し、前記
スイッチ電圧検出手段から得られた検出信号（Ｖ１）が
前記フライバック電圧検出用基準電圧（Ｖｂ）を横切っ
ている期間に相当するパルスを出力する比較器（７５）
と、から成り、前記制御信号形成及びモード切換回路
（３６ａ）は、鋸波電圧を発生させるためのコンデンサ
（８２）と、前記コンデンサに一定の充電電流を供給す
るために前記コンデンサに接続された定電流回路（８
３）と、基準電圧を発生する基準電圧源（８７）と、前
記コンデンサに接続された第１の入力端子と前記基準電
圧源に接続された第２の端子とを有し、前記コンデンサ
の電圧が前記基準電圧に達した時にクロック信号を発生
する比較器（８６）と、前記比較器に接続されたセット
入力端子と前記オン期間終了時点決定回路に接続された
リセット端子を有するＲＳフリップフロップ（９２）
と、前記コンデンサを放電状態にするために前記コンデ
ンサに並列に接続され且つ前記ＲＳフリップフロップに
接続された制御端子を有し、前記ＲＳフリップフロップ
（９２）のセット状態の出力に応答してオン状態となる
放電用スイッチ（８４）と、前記ＲＳフリップフロップ
（９２）に接続された一方の入力端子と前記フライバッ
ク電圧発生期間検出回路の前記比較器（７５）に接続さ
れた他方の入力端子とを有し、前記ＲＳフリップフロッ
プ（９２）の出力信号（Ｖ７）が低レベル状態であると
同時に前記フライバック電圧発生期間検出回路の前記比
較器（７５）の出力信号（Ｖ２）が低レベルの時に前記
スイッチング素子をオン状態に制御するパルスを発生す
る論理回路（９３）とから成ることが望ましい。また、
請求項１３に示すように、前記制御信号形成及びモ−ド
切換回路（３６ａ）は、更に、この制御信号形成及びモ
−ド切換回路（３６ａ）の前記比較器（８６）の出力に
応答して所定時間幅のクロックパルスを形成するために
前記比較器と前記ＲＳフリップフロップ（９２）のセッ
ト入力端子との間に接続されたパルス形成回路（８８、
８９、９０）を有することが望ましい。また、請求項１
４に示すように、更に、前記スイッチング素子のタ−ン
オフ時のスイッチング損失を低減するために、前記スイ
ッチング素子に対して並列に接続された共振用キャパシ
タンス（５）を有していることが望ましい。
号形成回路は、前記出力電圧（Ｖｏ）を検出するための
電圧検出回路と、前記電圧検出回路の出力によって振幅
が制御された鋸波電圧を帰還信号として得るために、前
記電圧検出回路に接続され鋸波帰還信号形成回路とから
成ることが望ましい。また、請求項３に示すように、前
記鋸波帰還信号形成回路は、前記スイッチング素子を流
れる電流を検出する電流検出回路と、前記電流検出回路
の出力と前記電圧検出回路の出力とを合成して鋸波電圧
から成る帰還信号（Ｖｆ）を得るために、前記電流検出
回路と前記電圧検出回路とに接続された合成回路とから
成ることが望ましい。また、請求項４に示すように、前
記オン期間終了時点決定回路は、参照信号（Ｖｒ又はＶ
ｒ’）を発生する参照信号発生回路と、前記オン期間終
了時点を示すパルスを形成するために、前記帰還信号形
成回路に接続された第１の入力端子と前記参照信号発生
回路に接続された第２の入力端子とを有している比較器
とから成ることが望ましい。また、請求項５に示すよう
に、前記フライバック電圧発生期間検出回路は、前記フ
ライバック電圧が発生している期間（Ｔｆ）に相当する
時間幅を有するパルスを形成する手段を有していること
が望ましい。また、請求項６に示すように、前記フライ
バック電圧発生期間検出回路は、前記スイッチング素子
の両端子間の電圧を示す信号を得るためのスイッチ電圧
検出手段（１７，７１,７２，７３，７４）と、前記ス
イッチング素子の端子間電圧の最大値よりも低い値を有
するフライバック電圧検出用基準電圧（Ｖｂ）を発生す
る基準電圧源（７６）と、前記スイッチ電圧検出手段に
接続された第１の入力端子と前記基準電圧源（７６）に
接続された第２の入力端子とを有し、前記スイッチ電圧
検出手段から得られた検出信号（Ｖ１）が前記フライバ
ック電圧検出用基準電圧（Ｖｂ）を横切っている期間に
相当するパルスを出力する比較器（７５）と、前記比較
器（７５）と前記オン期間終了時点決定回路（３４又は
３４ａ）とに接続され、前記スイッチング素子のオフ期
間に前記比較器（７５）から最初に発生したパルスをフ
ライバック電圧発生期間検出信号（Ｖ３）として検出す
るパルス抽出回路（７０）とから成ることが望ましい。
また、請求項７に示すように、前記パルス発生器
は、前記第１のモードの時に一定の周期でクロックパル
スを発生し、前記第２のモードの時に前記スイッチング
素子のオン期間に比例して変化する周期でクロックパル
スを発生するものであることが望ましい。また、請求項
８に示すように、前記制御信号形成及びモード切換回路
は、鋸波電圧を発生させるためのコンデンサ（８２）
と、前記コンデンサに一定の充電電流を供給するために
前記コンデンサに接続された定電流回路と（８３）と、
基準電圧を発生する基準電圧源（８７）と、前記コンデ
ンサに接続された第１の入力端子と前記基準電圧源に接
続された第２の端子とを有し、前記コンデンサの電圧が
前記基準電圧に達した時にクロック信号を発生する比較
器（８６）と、前記コンデンサを放電状態にするために
前記コンデンサに並列に接続され且つ前記クロック信号
に応答してオン制御するための制御端子を有している第
１の放電用スイッチと（８４）、前記クロックパルス発
生器に接続されたセット入力端子と前記オン期間終了時
点決定回路に接続されたリセット端子とを有するＲＳフ
リップフロップ（９２）と、前記クロックパルス発生器
に接続された一方の入力端子と前記ＲＳフリップフロッ
プに接続された他方の入力端子とを有し、前記クロック
パルスの発生期間と前記ＲＳフリップフロップがリセッ
ト状態である期間との両方において高レベル状態の出力
を発生する第１の論理回路（９１）と、前記第１の論理
回路に接続された一方の入力端子と前記フライバック電
圧発生期間検出回路に接続された他方の入力端子とを有
し、前記第１の論理回路の出力信号（Ｖ８）が低レベル
状態であると同時に前記フライバック電圧発生期間検出
回路の出力信号（Ｖ３）が高レベルの状態の時に高レベ
ルの出力信号（Ｖ１０）を発生する第２の論理回路（９
４，９５）と、前記コンデンサの充電の開始を遅らせる
目的で前記コンデンサ放電状態にするために前記コンデ
ンサに並列に接続され且つ前記第２の論理回路に接続さ
れた制御端子を有している第２の放電用スイッチ（８
５）と、前記第１の論理回路（９１）に接続された一方
の入力端子と前記第２の論理回路に接続された他方の入
力端子とを有し、前記第１の論理回路の出力信号（Ｖ
８）が低レベル状態であると同時に前記第２の論理回路
の出力信号（Ｖ１０）が低レベル状態である時に前記ス
イッチング素子をオン状態に制御するパルスを発生する
第３の論理回路（９３）とから成ることが望ましい。ま
た、請求項９に示すように、前記制御信号形成及びモー
ド切換回路は、更に、前記比較器（８６）の出力に応答
して所定時間幅を有するパルスを形成するために前記比
較器（８６）と前記第１の放電用スイッチ（８４）の制
御端子との間に接続されたパルス形成回路（８８，８
９，９０）を有していることが望ましい。また、請求項
１０に示すように、前記パルス発生器は、前記第１のモ
ードの時に前記負荷の大きさに応じて変化する前記スイ
ッチング素子のオン期間（Ｔｏｎ）と前記スイッチング
素子の一定のオフ期間（Ｔoff）との和に相当する周期
でクロック信号を発生し、前記第２のモードの時に前記
スイッチング素子のオン期間に比例して変化する周期で
クロックパルスを発生するものであることが望ましい。
また、請求項１１に示すように、前記制御信号形成及び
モード切換回路（３６ａ）は、鋸波電圧を発生させるた
めのコンデンサ（８２）と、前記コンデンサに一定の充
電電流を供給するために前記コンデンサに接続された定
電流回路（８３）と、基準電圧を発生する基準電圧源
（８７）と、前記コンデンサに接続された第１の入力端
子と前記基準電圧源に接続された第２の端子とを有し、
前記コンデンサの電圧が前記基準電圧に達した時にクロ
ック信号を発生する比較器（８６）と、前記比較器に接
続されたセット入力端子と前記オン期間終了時点決定回
路に接続されたリセット端子を有するＲＳフリップフロ
ップ（９２）と、前記コンデンサを放電状態にするため
に前記コンデンサに並列に接続され且つ前記ＲＳフリッ
プフロップに接続された制御端子を有し、前記ＲＳフリ
ップフロップ（９２）のセット状態の出力に応答してオ
ン状態となる放電用スイッチ（８４）と、前記ＲＳフリ
ップフロップ（９２）に接続された一方の入力端子と前
記フライバック電圧発生期間検出回路に接続された他方
の入力端子とを有し、前記ＲＳフリップフロップ（９
２）の出力信号（Ｖ７）が低レベル状態であると同時に
前記フライバック電圧発生期間検出回路の出力信号（Ｖ
３）が低レベルの時に前記スイッチング素子をオン状態
に制御するパルスを発生する論理回路（９３）とから成
ることが望ましい。また、請求項１２に示すように、前
記フライバック電圧発生期間検出回路は、前記スイッチ
ング素子の両端子間の電圧を示す信号を得るためのスイ
ッチ電圧検出手段（１７，７１,７２，７３，７４）
と、前記スイッチング素子の端子間電圧の最大値よりも
低い値を有するフライバック電圧検出用基準電圧（Ｖ
ｂ）を発生する基準電圧源（７６）と、前記スイッチ電
圧検出手段に接続された第１の入力端子と前記基準電圧
源（７６）に接続された第２の入力端子とを有し、前記
スイッチ電圧検出手段から得られた検出信号（Ｖ１）が
前記フライバック電圧検出用基準電圧（Ｖｂ）を横切っ
ている期間に相当するパルスを出力する比較器（７５）
と、から成り、前記制御信号形成及びモード切換回路
（３６ａ）は、鋸波電圧を発生させるためのコンデンサ
（８２）と、前記コンデンサに一定の充電電流を供給す
るために前記コンデンサに接続された定電流回路（８
３）と、基準電圧を発生する基準電圧源（８７）と、前
記コンデンサに接続された第１の入力端子と前記基準電
圧源に接続された第２の端子とを有し、前記コンデンサ
の電圧が前記基準電圧に達した時にクロック信号を発生
する比較器（８６）と、前記比較器に接続されたセット
入力端子と前記オン期間終了時点決定回路に接続された
リセット端子を有するＲＳフリップフロップ（９２）
と、前記コンデンサを放電状態にするために前記コンデ
ンサに並列に接続され且つ前記ＲＳフリップフロップに
接続された制御端子を有し、前記ＲＳフリップフロップ
（９２）のセット状態の出力に応答してオン状態となる
放電用スイッチ（８４）と、前記ＲＳフリップフロップ
（９２）に接続された一方の入力端子と前記フライバッ
ク電圧発生期間検出回路の前記比較器（７５）に接続さ
れた他方の入力端子とを有し、前記ＲＳフリップフロッ
プ（９２）の出力信号（Ｖ７）が低レベル状態であると
同時に前記フライバック電圧発生期間検出回路の前記比
較器（７５）の出力信号（Ｖ２）が低レベルの時に前記
スイッチング素子をオン状態に制御するパルスを発生す
る論理回路（９３）とから成ることが望ましい。また、
請求項１３に示すように、前記制御信号形成及びモ−ド
切換回路（３６ａ）は、更に、この制御信号形成及びモ
−ド切換回路（３６ａ）の前記比較器（８６）の出力に
応答して所定時間幅のクロックパルスを形成するために
前記比較器と前記ＲＳフリップフロップ（９２）のセッ
ト入力端子との間に接続されたパルス形成回路（８８、
８９、９０）を有することが望ましい。また、請求項１
４に示すように、更に、前記スイッチング素子のタ−ン
オフ時のスイッチング損失を低減するために、前記スイ
ッチング素子に対して並列に接続された共振用キャパシ
タンス（５）を有していることが望ましい。
【０００８】
【発明の効果】各請求項の発明によれば、次の効果が得
られる。 （１） 制御信号形成及びモ−ド切換回路は、フライバ
ック電圧発生期間（Ｔｆ）の終りの時点とクロックパル
スとを比較してスイッチング素子の制御モ−ドを決定す
る。即ち、クロックパルスがフライバック電圧発生期間
（Ｔｆ）の長短を判断するための基準時間として使用さ
れていると共に、スイッチング素子の制御パルスの形成
にも使用されている。この結果、フライバック電圧発生
期間（Ｔｆ）の長短を判断するための基準時発生手段を
独立して設けることが不要になり、スイッチング素子を
制御するための回路の小型化及び低コスト化を図ること
ができる。 （２） 第１のモ−ド時におけるスイッチング素子のオ
ン・オフ周期がパルス発生器によって制限される。従っ
て、第１のモ−ドにおいてスイッチング周期が極短に短
くならず、単位時間当たりのスイッチング素子のスイッ
チング回数を抑えることができ、第１のモ−ド時のＤＣ
−ＤＣコンバ−タの効率を高めることができる。 （３） 第２の制御モ−ドにおいては、スイッチング周
波数が負荷に応じて変化するので、ノイズの周波数成分
を分散させることができ、ノイズ妨害を低減できる。
られる。 （１） 制御信号形成及びモ−ド切換回路は、フライバ
ック電圧発生期間（Ｔｆ）の終りの時点とクロックパル
スとを比較してスイッチング素子の制御モ−ドを決定す
る。即ち、クロックパルスがフライバック電圧発生期間
（Ｔｆ）の長短を判断するための基準時間として使用さ
れていると共に、スイッチング素子の制御パルスの形成
にも使用されている。この結果、フライバック電圧発生
期間（Ｔｆ）の長短を判断するための基準時発生手段を
独立して設けることが不要になり、スイッチング素子を
制御するための回路の小型化及び低コスト化を図ること
ができる。 （２） 第１のモ−ド時におけるスイッチング素子のオ
ン・オフ周期がパルス発生器によって制限される。従っ
て、第１のモ−ドにおいてスイッチング周期が極短に短
くならず、単位時間当たりのスイッチング素子のスイッ
チング回数を抑えることができ、第１のモ−ド時のＤＣ
−ＤＣコンバ−タの効率を高めることができる。 （３） 第２の制御モ−ドにおいては、スイッチング周
波数が負荷に応じて変化するので、ノイズの周波数成分
を分散させることができ、ノイズ妨害を低減できる。
【０００９】
【実施形態】次に、図面を参照して本発明の実施形態を
説明する。
説明する。
【００１０】
【第１の実施形態】まず、図１〜図７を参照して第１の
実施形態のＤＣ−ＤＣコンバ−タを説明する。なお、図
６は軽負荷時の図２〜図４の各部の電圧又は信号Ｖ1〜
Ｖ11を示し、図７は重負荷時の図２〜図４の各部の電圧
又は信号Ｖ1〜Ｖ11を示す。図１に示す第１の実施形態
のＤＣ−ＤＣコンバ−タは一般にフライバックタイプの
スイッチングレギュレ−タと呼ばれているものであっ
て、直流電源としての整流平滑回路１、インダクタンス
手段としてのトランス２、Ｎチャネルの絶縁ゲ−ト型電
界効果トランジスタから成るスイッチング素子３、電流
検出回路としての抵抗４、共振用コンデンサ５、出力整
流平滑回路６、スイッチ制御回路７、制御電源用整流平
滑回路８及び起動抵抗９を有している。
実施形態のＤＣ−ＤＣコンバ−タを説明する。なお、図
６は軽負荷時の図２〜図４の各部の電圧又は信号Ｖ1〜
Ｖ11を示し、図７は重負荷時の図２〜図４の各部の電圧
又は信号Ｖ1〜Ｖ11を示す。図１に示す第１の実施形態
のＤＣ−ＤＣコンバ−タは一般にフライバックタイプの
スイッチングレギュレ−タと呼ばれているものであっ
て、直流電源としての整流平滑回路１、インダクタンス
手段としてのトランス２、Ｎチャネルの絶縁ゲ−ト型電
界効果トランジスタから成るスイッチング素子３、電流
検出回路としての抵抗４、共振用コンデンサ５、出力整
流平滑回路６、スイッチ制御回路７、制御電源用整流平
滑回路８及び起動抵抗９を有している。
【００１１】直流電源としての整流平滑回路１は、商用
交流電源に接続される交流入力端子１０、１１と、一対
の直流端子１２、１３を有し、非安定電圧即ち定電圧化
されていない直流電圧を出力する。なお、整流平滑回路
１を電池に置き換えることができる。インダクタンス手
段としてのトランス２は、磁気コア１４と、このコア１
４に巻回された１次巻線１５、２次巻線１６、及び３次
巻線１７とから成る。相互に電磁結合された１次、２次
及び３次巻線１５、１６、１７は黒丸で示すような極性
を有する。１次巻線１５は洩れインダクタンスを有して
いる。トランス２は周知のようにスイッチング素子３の
オン期間にエネルギを蓄積し、スイッチング素子３のオ
フ期間にエネルギを放出する。
交流電源に接続される交流入力端子１０、１１と、一対
の直流端子１２、１３を有し、非安定電圧即ち定電圧化
されていない直流電圧を出力する。なお、整流平滑回路
１を電池に置き換えることができる。インダクタンス手
段としてのトランス２は、磁気コア１４と、このコア１
４に巻回された１次巻線１５、２次巻線１６、及び３次
巻線１７とから成る。相互に電磁結合された１次、２次
及び３次巻線１５、１６、１７は黒丸で示すような極性
を有する。１次巻線１５は洩れインダクタンスを有して
いる。トランス２は周知のようにスイッチング素子３の
オン期間にエネルギを蓄積し、スイッチング素子３のオ
フ期間にエネルギを放出する。
【００１２】ＦＥＴから成るスイッチング素子３は、第
１の主端子としてのドレインと第２の主端子としてのソ
−スと制御端子としてのゲ−トとを有する。このドレイ
ンは１次巻線１５を介して第１の直流端子１２に接続さ
れ、ソ−スは電流検出抵抗４を介してグランドとしての
第２の直流端子１３に接続され、ゲ−トは制御回路７に
接続されている。スイッチング損失及びノイズを低減す
るための共振用コンデンサ５はスイッチング素子３に電
流検出抵抗４を介して並列に接続されている。この共振
用コンデンサ５はスイッチング素子３のタ−ンオフ時に
おいてスイッチング素子３のドレイン・ソ−ス間電圧Ｖ
DSをゆっくり立上げる働き、及びタ−ンオン直前に共振
によってスイッチング素子３のドレイン・ソ−ス間電圧
ＶDSをゼロ又は低い値にするための働きを有する。従っ
て、共振用コンデンサ５の静電容量は整流平滑回路１に
含まれている周知の平滑コンデンサ（図示せず）及び出
力整流平滑回路６に含まれている平滑用コンデンサ１９
の静電容量に比べて大幅に小さい。なお、共振用コンデ
ンサ５を独立に設ける代りにスイッチング素子３のドレ
イン・ソ−ス間のストレ−キャパシタンスを使用するこ
ともできる。
１の主端子としてのドレインと第２の主端子としてのソ
−スと制御端子としてのゲ−トとを有する。このドレイ
ンは１次巻線１５を介して第１の直流端子１２に接続さ
れ、ソ−スは電流検出抵抗４を介してグランドとしての
第２の直流端子１３に接続され、ゲ−トは制御回路７に
接続されている。スイッチング損失及びノイズを低減す
るための共振用コンデンサ５はスイッチング素子３に電
流検出抵抗４を介して並列に接続されている。この共振
用コンデンサ５はスイッチング素子３のタ−ンオフ時に
おいてスイッチング素子３のドレイン・ソ−ス間電圧Ｖ
DSをゆっくり立上げる働き、及びタ−ンオン直前に共振
によってスイッチング素子３のドレイン・ソ−ス間電圧
ＶDSをゼロ又は低い値にするための働きを有する。従っ
て、共振用コンデンサ５の静電容量は整流平滑回路１に
含まれている周知の平滑コンデンサ（図示せず）及び出
力整流平滑回路６に含まれている平滑用コンデンサ１９
の静電容量に比べて大幅に小さい。なお、共振用コンデ
ンサ５を独立に設ける代りにスイッチング素子３のドレ
イン・ソ−ス間のストレ−キャパシタンスを使用するこ
ともできる。
【００１３】トランス２の２次巻線１６に接続された出
力整流平滑回路６は、ダイオ−ド１８とコンデンサ１９
とから成る。出力整流ダイオ−ド１８は出力トランス２
の２次巻線１６と出力平滑用コンデンサ１９との間のラ
インに直列に接続されている。この出力整流ダイオ−ド
１８はスイッチング素子３がオンの時に２次巻線１６に
誘起された電圧で逆方向バイアスされ、スイッチング素
子３がオフの時に２次巻線１６に誘起された電圧で順方
向バイアスされる極性を有する。出力平滑用コンデンサ
１９は出力整流ダイオ−ド１８を介して２次巻線１６に
並列に接続されている。平滑用コンデンサ１９は、一対
の出力端子２０、２１に接続され、この一対の出力端子
２０、２１の間には大きさが変化する可能性を有する負
荷２２が接続されている。
力整流平滑回路６は、ダイオ−ド１８とコンデンサ１９
とから成る。出力整流ダイオ−ド１８は出力トランス２
の２次巻線１６と出力平滑用コンデンサ１９との間のラ
インに直列に接続されている。この出力整流ダイオ−ド
１８はスイッチング素子３がオンの時に２次巻線１６に
誘起された電圧で逆方向バイアスされ、スイッチング素
子３がオフの時に２次巻線１６に誘起された電圧で順方
向バイアスされる極性を有する。出力平滑用コンデンサ
１９は出力整流ダイオ−ド１８を介して２次巻線１６に
並列に接続されている。平滑用コンデンサ１９は、一対
の出力端子２０、２１に接続され、この一対の出力端子
２０、２１の間には大きさが変化する可能性を有する負
荷２２が接続されている。
【００１４】トランス２の３次巻線１７は、１次巻線１
５及び２次巻線１６に電磁結合され、制御電源回路８に
対する電力供給機能と、トランス２におけるフライバッ
ク電圧の検出機能とを有する。
５及び２次巻線１６に電磁結合され、制御電源回路８に
対する電力供給機能と、トランス２におけるフライバッ
ク電圧の検出機能とを有する。
【００１５】制御電源回路８は、整流ダイオ−ド２３と
平滑コンデンサ２４とから成る。平滑コンデンサ２４の
一端はダイオ−ド２３を介して３次巻線１７の一端に接
続される。ダイオ−ド２３はスイッチング素子３のオフ
期間に３次巻線１７に誘起する電圧で順方向バイアスさ
れ、平滑コンデンサ２４を充電する。平滑コンデンサ２
４の他端及び３次巻線１７の他端は第２の直流端子１３
即ちグランドに接続されている。
平滑コンデンサ２４とから成る。平滑コンデンサ２４の
一端はダイオ−ド２３を介して３次巻線１７の一端に接
続される。ダイオ−ド２３はスイッチング素子３のオフ
期間に３次巻線１７に誘起する電圧で順方向バイアスさ
れ、平滑コンデンサ２４を充電する。平滑コンデンサ２
４の他端及び３次巻線１７の他端は第２の直流端子１３
即ちグランドに接続されている。
【００１６】起動抵抗９は、第１及び第２の交流入力端
子１０、１１に対する電力の供給が開始した時、又は整
流平滑回路の入力側又は出力側に設けられる周知の電源
スイッチ（図示せず）がオン操作された時に、平滑コン
デンサ２４を充電する。
子１０、１１に対する電力の供給が開始した時、又は整
流平滑回路の入力側又は出力側に設けられる周知の電源
スイッチ（図示せず）がオン操作された時に、平滑コン
デンサ２４を充電する。
【００１７】スイッチング素子３をオン・オフする制御
信号を形成するためのスイッチ制御回路７は第１、第
２、第３、第４、第５、第６及び第７の端子２５、２
６、２７、２８、２９、３０、３１を有する。第１の端
子２５は電源端子であって、制御電源回路８のコンデン
サ２４の一端に接続されている。第２の端子２６はグラ
ンド端子であって、整流平滑回路１のグランド側端子１
３に接続されている。第３の端子２７はスイッチング素
子３の制御端子に接続されている。第４の端子２８は電
流検出のために電流検出抵抗４の一端に接続されてい
る。第５の端子２９はフライバック電圧を検出するため
に３次巻線１７の一端に接続されている。第６及び第７
の端子３０、３１は出力電圧Ｖｏを検出するために第１
及び第２の出力端子２０、２１に接続されている。
信号を形成するためのスイッチ制御回路７は第１、第
２、第３、第４、第５、第６及び第７の端子２５、２
６、２７、２８、２９、３０、３１を有する。第１の端
子２５は電源端子であって、制御電源回路８のコンデン
サ２４の一端に接続されている。第２の端子２６はグラ
ンド端子であって、整流平滑回路１のグランド側端子１
３に接続されている。第３の端子２７はスイッチング素
子３の制御端子に接続されている。第４の端子２８は電
流検出のために電流検出抵抗４の一端に接続されてい
る。第５の端子２９はフライバック電圧を検出するため
に３次巻線１７の一端に接続されている。第６及び第７
の端子３０、３１は出力電圧Ｖｏを検出するために第１
及び第２の出力端子２０、２１に接続されている。
【００１８】制御回路７は、大別して次の（１）〜
（８）の機能を有する。 （１） 第４の端子２８の電流検出信号と第６及び第７
の端子３０、３１の出力電圧検出信号とに基づいて、出
力電圧Ｖｏが一定になるようにスイッチング素子３のオ
ン期間を制御する機能。 （２） 第１の負荷状態即ち軽負荷状態の時に、スイッ
チング素子３を一定の繰返し周波数でオン・オフ制御す
る機能。 （３） 第１の負荷よりも重い第２の負荷即ち重負荷状
態の時にスイッチング素子３をＲＣＣ即ちリンギング・
チョ−ク・コンバ−タ動作させる機能。 （４） トランス２においてフライバック電圧が発生し
ている期間を検出する機能。 （５） 正傾斜期間と負傾斜期間との合計時間が、第１
の負荷状態の時におけるスイッチング素子３の一定のオ
ン・オフ周期と同一の鋸波を発生する機能。 （６） 鋸波の正傾斜期間と負傾斜期間との境界に一致
するようにクロックパルス即ち基準パルスを作成する機
能。 （７） 前記フライバック電圧の発生期間の終りの時点
が前記クロックパルスの発生時点よりも前か後かを判定
する機能。 （８） もし、フライバック電圧の発生期間の終りの時
点が前記クロックパルスの発生時点よりも前の時には、
スイッチング素子３を前記一定の繰返し周波数でオン・
オフ制御するための第１の制御信号を形成し、もし、フ
ライバック電圧の発生時点が前記クロックパルスの発生
時点よりも後の時には、スイッチング素子３をＲＣＣ動
作させるための第２の制御信号を形成する機能。
（８）の機能を有する。 （１） 第４の端子２８の電流検出信号と第６及び第７
の端子３０、３１の出力電圧検出信号とに基づいて、出
力電圧Ｖｏが一定になるようにスイッチング素子３のオ
ン期間を制御する機能。 （２） 第１の負荷状態即ち軽負荷状態の時に、スイッ
チング素子３を一定の繰返し周波数でオン・オフ制御す
る機能。 （３） 第１の負荷よりも重い第２の負荷即ち重負荷状
態の時にスイッチング素子３をＲＣＣ即ちリンギング・
チョ−ク・コンバ−タ動作させる機能。 （４） トランス２においてフライバック電圧が発生し
ている期間を検出する機能。 （５） 正傾斜期間と負傾斜期間との合計時間が、第１
の負荷状態の時におけるスイッチング素子３の一定のオ
ン・オフ周期と同一の鋸波を発生する機能。 （６） 鋸波の正傾斜期間と負傾斜期間との境界に一致
するようにクロックパルス即ち基準パルスを作成する機
能。 （７） 前記フライバック電圧の発生期間の終りの時点
が前記クロックパルスの発生時点よりも前か後かを判定
する機能。 （８） もし、フライバック電圧の発生期間の終りの時
点が前記クロックパルスの発生時点よりも前の時には、
スイッチング素子３を前記一定の繰返し周波数でオン・
オフ制御するための第１の制御信号を形成し、もし、フ
ライバック電圧の発生時点が前記クロックパルスの発生
時点よりも後の時には、スイッチング素子３をＲＣＣ動
作させるための第２の制御信号を形成する機能。
【００１９】上記第１〜第８の機能を得るためのスイッ
チ制御回路７は、図２に示すように大別して、帰還信号
形成回路３３と、オン期間終了時点決定回路３４と、フ
ライバック電圧発生期間検出回路３５と、制御信号形成
及びモード切換回路３６と、駆動回路３７と、電圧調整
回路３８とから成る。
チ制御回路７は、図２に示すように大別して、帰還信号
形成回路３３と、オン期間終了時点決定回路３４と、フ
ライバック電圧発生期間検出回路３５と、制御信号形成
及びモード切換回路３６と、駆動回路３７と、電圧調整
回路３８とから成る。
【００２０】帰還信号形成回路３３は、電流検出端子２
８と対の電圧検出端子３０、３１とに接続され、電流検
出信号と電圧検出信号との合成から成る帰還信号Ｖf を
形成し、これをライン３９に送出する。この帰還信号形
成回路３３の詳細は追って説明する。
８と対の電圧検出端子３０、３１とに接続され、電流検
出信号と電圧検出信号との合成から成る帰還信号Ｖf を
形成し、これをライン３９に送出する。この帰還信号形
成回路３３の詳細は追って説明する。
【００２１】オン期間終了時点決定回路３４はライン３
９によって帰還信号形成回路３３に接続され、且つ２つ
のライン４０、４１によって制御信号形成及びモード切
換回路３６に接続されている。このオン期間終了時点決
定回路３４はライン３９の帰還信号Ｖf とライン４０の
スイッチング素子３のための制御信号Ｖ11に基づいてオ
ン期間の終り即ちオフ期間の始まりを示すオン終了タイ
ミング信号Ｖ6 を形成し、このオン終了タイミング信号
Ｖ6 をライン４１、４２に送出する。このオン期間終了
時点決定回路３４の詳細は追って説明する。
９によって帰還信号形成回路３３に接続され、且つ２つ
のライン４０、４１によって制御信号形成及びモード切
換回路３６に接続されている。このオン期間終了時点決
定回路３４はライン３９の帰還信号Ｖf とライン４０の
スイッチング素子３のための制御信号Ｖ11に基づいてオ
ン期間の終り即ちオフ期間の始まりを示すオン終了タイ
ミング信号Ｖ6 を形成し、このオン終了タイミング信号
Ｖ6 をライン４１、４２に送出する。このオン期間終了
時点決定回路３４の詳細は追って説明する。
【００２２】フライバック電圧発生期間検出回路３５
は、フライバック検出端子２９に接続され、且つライン
４２によってオン期間終了時点決定回路３４に接続さ
れ、図１の３次巻線１７の電圧に基づいてフライバック
電圧の発生期間の情報を含むフライバック検出信号Ｖ3
を形成し、このフライバック検出信号Ｖ3 をライン４３
に送出する。このフライバック電圧発生期間検出回路３
５の詳細は追って説明する。
は、フライバック検出端子２９に接続され、且つライン
４２によってオン期間終了時点決定回路３４に接続さ
れ、図１の３次巻線１７の電圧に基づいてフライバック
電圧の発生期間の情報を含むフライバック検出信号Ｖ3
を形成し、このフライバック検出信号Ｖ3 をライン４３
に送出する。このフライバック電圧発生期間検出回路３
５の詳細は追って説明する。
【００２３】制御信号形成及びモード切換回路３６は、
ライン４１によってオン期間終了時点決定回路３４に接
続され且つライン４３によってフライバック電圧発生期
間検出回路３５に接続され且つライン４４によって電圧
調整回路３８に接続され、スイッチング素子３を第１の
モードでオン・オフ制御するための第１の制御信号と第
２のモードでオン・オフ制御するための第２の制御信号
とを選択的に形成し、第１及び第２の制御信号のいずれ
か一方をライン４５に送出する。この制御信号形成及び
モード切換回路３６の詳細は追って説明する。
ライン４１によってオン期間終了時点決定回路３４に接
続され且つライン４３によってフライバック電圧発生期
間検出回路３５に接続され且つライン４４によって電圧
調整回路３８に接続され、スイッチング素子３を第１の
モードでオン・オフ制御するための第１の制御信号と第
２のモードでオン・オフ制御するための第２の制御信号
とを選択的に形成し、第１及び第２の制御信号のいずれ
か一方をライン４５に送出する。この制御信号形成及び
モード切換回路３６の詳細は追って説明する。
【００２４】駆動回路３７はライン４５を介して制御信
号形成及びモード切換回路３６に接続され、制御信号形
成及びモード切換回路３６の出力信号Ｖ11を増幅して端
子２７に送出する。端子２７は既に説明したようにスイ
ッチング素子３の制御端子に接続されている。
号形成及びモード切換回路３６に接続され、制御信号形
成及びモード切換回路３６の出力信号Ｖ11を増幅して端
子２７に送出する。端子２７は既に説明したようにスイ
ッチング素子３の制御端子に接続されている。
【００２５】電圧調整回路３８は電源端子２５に接続さ
れ、図１の制御電源回路８の出力電圧を調整した電圧を
形成し、これをライン４４によって制御信号形成及びモ
ード切換回路３６の電源端子に送り、また図示が省略さ
れているラインによって帰還信号形成回路３３、オン期
間終了時点決定回路３４、フライバック電圧発生期間検
出回路３５、及び駆動回路３７に送る。なお、電圧調整
が不要な場合には制御回路７内の各回路３３〜３７に電
源端子２５を直接に接続することができる。
れ、図１の制御電源回路８の出力電圧を調整した電圧を
形成し、これをライン４４によって制御信号形成及びモ
ード切換回路３６の電源端子に送り、また図示が省略さ
れているラインによって帰還信号形成回路３３、オン期
間終了時点決定回路３４、フライバック電圧発生期間検
出回路３５、及び駆動回路３７に送る。なお、電圧調整
が不要な場合には制御回路７内の各回路３３〜３７に電
源端子２５を直接に接続することができる。
【００２６】
【帰還信号形成回路】帰還信号形成回路３３は、図３に
示すように電圧帰還信号形成回路４６と合成回路４７と
から成る。電圧帰還信号形成回路４６は第１及び第２の
出力電圧検出用抵抗４８、４９と、例えば定電圧ダイオ
ードから成る基準電圧源５０と、誤差増幅器５１と、発
光ダイオード５２と、ホトトランジスタ５３と、抵抗５
４とから成る。第１及び第２の出力電圧検出用抵抗４
８、４９は互いに直列に接続され、且つ一対の端子３
０、３１間に接続されている。誤差増幅器５１の正入力
端子は第１及び第２の出力電圧検出用抵抗４８、４９の
相互接続点に接続され、その負入力端子は基準電圧源５
０に接続されている。発光ダイオード５２は誤差増幅器
５１の出力端子とグランド側端子３１との間に接続され
ている。誤差増幅器５２は第１及び第２の出力電圧検出
用抵抗４８、４９の相互接続点から得られた検出電圧と
基準電圧源５０の基準電圧との差に対応した電圧を出力
し、発光ダイオード５２は誤差増幅器５１の出力電圧に
対応した強さの光出力を発生する。発光ダイオード５２
に光結合されたホトトランジスタ５３は抵抗５４を介し
て制御電源端子２５に接続されている。ホトトランジス
タ５３の抵抗値は、発光ダイオード５２の光出力に対し
て反比例的に変化する。従って、ホトトランジスタ５３
を流れる電流Ｉv は端子３０、３１間の出力電圧Ｖo に
比例する。この電流Ｉv を電圧帰還信号と呼ぶことがで
きる。
示すように電圧帰還信号形成回路４６と合成回路４７と
から成る。電圧帰還信号形成回路４６は第１及び第２の
出力電圧検出用抵抗４８、４９と、例えば定電圧ダイオ
ードから成る基準電圧源５０と、誤差増幅器５１と、発
光ダイオード５２と、ホトトランジスタ５３と、抵抗５
４とから成る。第１及び第２の出力電圧検出用抵抗４
８、４９は互いに直列に接続され、且つ一対の端子３
０、３１間に接続されている。誤差増幅器５１の正入力
端子は第１及び第２の出力電圧検出用抵抗４８、４９の
相互接続点に接続され、その負入力端子は基準電圧源５
０に接続されている。発光ダイオード５２は誤差増幅器
５１の出力端子とグランド側端子３１との間に接続され
ている。誤差増幅器５２は第１及び第２の出力電圧検出
用抵抗４８、４９の相互接続点から得られた検出電圧と
基準電圧源５０の基準電圧との差に対応した電圧を出力
し、発光ダイオード５２は誤差増幅器５１の出力電圧に
対応した強さの光出力を発生する。発光ダイオード５２
に光結合されたホトトランジスタ５３は抵抗５４を介し
て制御電源端子２５に接続されている。ホトトランジス
タ５３の抵抗値は、発光ダイオード５２の光出力に対し
て反比例的に変化する。従って、ホトトランジスタ５３
を流れる電流Ｉv は端子３０、３１間の出力電圧Ｖo に
比例する。この電流Ｉv を電圧帰還信号と呼ぶことがで
きる。
【００２７】合成回路４７は、抵抗５５とコンデンサ５
６と定電流回路５７と電界効果トランジスタ５８とＮＯ
Ｔ回路５９とから成る。抵抗５５は合成回路４７の出力
ライン３９と電流検出端子２８との間に接続されてい
る。コンデンサ５６は出力ライン３９とグランドとの間
に接続されている。即ちコンデンサ５６は抵抗５５を介
して図１の電流検出抵抗４に並列に接続されている。電
流検出端子２８から合成回路４７に流れ込む電流Ｉi は
電流検出抵抗４に流れている電流に比例している。従っ
て、この電流Ｉi を電流帰還信号と呼ぶことができる。
コンデンサ５６は、電圧帰還信号Ｉv と電流帰還信号Ｉ
i とで充電される。従って、コンデンサ５６の電圧Ｖf
は電圧帰還信号Ｉv と電流帰還信号Ｉi との合成値即ち
加算値に対応した値を有する帰還信号となる。ライン３
９の帰還信号Ｖf は、電流検出抵抗４の電圧と対の出力
端子３０、３１間の電圧Ｖo とを適当な割合で加算した
ものに相当する。
６と定電流回路５７と電界効果トランジスタ５８とＮＯ
Ｔ回路５９とから成る。抵抗５５は合成回路４７の出力
ライン３９と電流検出端子２８との間に接続されてい
る。コンデンサ５６は出力ライン３９とグランドとの間
に接続されている。即ちコンデンサ５６は抵抗５５を介
して図１の電流検出抵抗４に並列に接続されている。電
流検出端子２８から合成回路４７に流れ込む電流Ｉi は
電流検出抵抗４に流れている電流に比例している。従っ
て、この電流Ｉi を電流帰還信号と呼ぶことができる。
コンデンサ５６は、電圧帰還信号Ｉv と電流帰還信号Ｉ
i とで充電される。従って、コンデンサ５６の電圧Ｖf
は電圧帰還信号Ｉv と電流帰還信号Ｉi との合成値即ち
加算値に対応した値を有する帰還信号となる。ライン３
９の帰還信号Ｖf は、電流検出抵抗４の電圧と対の出力
端子３０、３１間の電圧Ｖo とを適当な割合で加算した
ものに相当する。
【００２８】定電流回路５７と電界効果トランジスタ５
８との直列回路はコンデンサ５６に並列に接続されてい
る。電界効果トランジスタ５８は、スイッチング素子３
のゲートはＮＯＴ回路５９を介してスイッチ制御信号ラ
イン４０に接続されている。従って、ライン４０のスイ
ッチ制御信号Ｖ11が高レベル即ち論理の１から低レベル
即ち論理の０に転換すると、電界効果トランジスタ５８
がオンになり、分流回路が形成される。
８との直列回路はコンデンサ５６に並列に接続されてい
る。電界効果トランジスタ５８は、スイッチング素子３
のゲートはＮＯＴ回路５９を介してスイッチ制御信号ラ
イン４０に接続されている。従って、ライン４０のスイ
ッチ制御信号Ｖ11が高レベル即ち論理の１から低レベル
即ち論理の０に転換すると、電界効果トランジスタ５８
がオンになり、分流回路が形成される。
【００２９】帰還信号形成回路３３の出力ライン３９の
帰還信号Ｖf は、図５に示すようにスイッチング素子３
のオン期間Ｔonに傾斜を有して増大し、オフ期間Ｔoff
の始まりの部分で急激に低下し、その後、低い値に保た
れる。なお、１次巻線１５はインダクタンスを有するの
で、スイッチング素子３のオン期間Ｔonに１次巻線１５
を通って流れる電流は時間と共に増大し、この結果、帰
還信号Ｖf が図５に示すように鋸波状に変化する。合成
回路４７の出力信号Ｖｆは鋸波であるので、合成回路４
７を鋸波帰還信号形成回路と呼ぶことができる。鋸波帰
還信号Ｖｆの振幅は出力電圧Ｖｏに応じて変化する。
帰還信号Ｖf は、図５に示すようにスイッチング素子３
のオン期間Ｔonに傾斜を有して増大し、オフ期間Ｔoff
の始まりの部分で急激に低下し、その後、低い値に保た
れる。なお、１次巻線１５はインダクタンスを有するの
で、スイッチング素子３のオン期間Ｔonに１次巻線１５
を通って流れる電流は時間と共に増大し、この結果、帰
還信号Ｖf が図５に示すように鋸波状に変化する。合成
回路４７の出力信号Ｖｆは鋸波であるので、合成回路４
７を鋸波帰還信号形成回路と呼ぶことができる。鋸波帰
還信号Ｖｆの振幅は出力電圧Ｖｏに応じて変化する。
【００３０】
【オン期間終了時点決定回路】オン期間終了時点決定回
路３４は、図３に示すように、比較器６１と参照信号発
生回路６２とから成る。比較器６１の正入力端子は帰還
信号出力ライン６０に接続され、負入力端子は参照信号
発生回路６２の出力ライン６３に接続されている。従っ
て、比較器６１は、帰還信号Ｖf と参照信号Ｖr とを図
５に示すように比較し、帰還信号Ｖf が参照信号Ｖrよ
りも高い期間ｔ1 〜ｔ2 、ｔ5 〜ｔ6 等において高レベ
ルとなる出力信号Ｖ6 を発生する。比較器６１の出力端
子はライン４１によって制御信号形成及びモード切換回
路３６に接続され、ライン４２によってフライバック電
圧発生期間検出回路３５に接続されている。
路３４は、図３に示すように、比較器６１と参照信号発
生回路６２とから成る。比較器６１の正入力端子は帰還
信号出力ライン６０に接続され、負入力端子は参照信号
発生回路６２の出力ライン６３に接続されている。従っ
て、比較器６１は、帰還信号Ｖf と参照信号Ｖr とを図
５に示すように比較し、帰還信号Ｖf が参照信号Ｖrよ
りも高い期間ｔ1 〜ｔ2 、ｔ5 〜ｔ6 等において高レベ
ルとなる出力信号Ｖ6 を発生する。比較器６１の出力端
子はライン４１によって制御信号形成及びモード切換回
路３６に接続され、ライン４２によってフライバック電
圧発生期間検出回路３５に接続されている。
【００３１】参照信号発生回路６２は、第１の定電流回
路６４と、コンデンサ６５と、第２の定電流回路６６
と、スイッチング素子６７とから成る。第１の電流Ｉ1
を供給するための第１の定電流回路６４は電源端子６８
とコンデンサ６５の一端との間に接続されている。電源
端子６８は図２の電圧調整回路３８に接続されている。
コンデンサ６５の他端はグランドに接続されている。第
２の電流Ｉ2 を流すことができる第２の定電流回路６６
はスイッチング素子６７を介してコンデンサ６５に並列
に接続されている。半導体スイッチから成るスイッチン
グ素子６７の制御端子はスイッチ制御信号Ｖ11のライン
４０に接続されている。従って、図１のスイッチング素
子３のオン期間Ｔonに図３のスイッチング素子６７がオ
ンになる。スイッチング素子３のオフ期間Ｔoff には、
参照信号形成回路６２のスイッチング素子６７はオフで
あるので、コンデンサ６５が第１の定電流回路６４の電
流Ｉ1 で充電される。コンデンサ６５の電圧即ち参照信
号Ｖr は、図５に示すようにｔ2 〜ｔ3 期間で徐々に増
大し、ｔ3 〜ｔ4 期間でほぼ一定になる。より正確に
は、参照信号Ｖr はｔ1 〜ｔ2 の間で増大に転じる。ス
イッチング素子３のオン期間Ｔonには、図５に示すよう
にスイッチング制御信号Ｖ11は高レベルであるので、参
照信号発生回路６２のスイッチング素子６７がオンにな
り、コンデンサ６５の放電回路が形成され、コンデンサ
６５の電圧即ち参照信号Ｖr は図５のｔ0〜ｔ1 に示す
ように徐々に低下する。
路６４と、コンデンサ６５と、第２の定電流回路６６
と、スイッチング素子６７とから成る。第１の電流Ｉ1
を供給するための第１の定電流回路６４は電源端子６８
とコンデンサ６５の一端との間に接続されている。電源
端子６８は図２の電圧調整回路３８に接続されている。
コンデンサ６５の他端はグランドに接続されている。第
２の電流Ｉ2 を流すことができる第２の定電流回路６６
はスイッチング素子６７を介してコンデンサ６５に並列
に接続されている。半導体スイッチから成るスイッチン
グ素子６７の制御端子はスイッチ制御信号Ｖ11のライン
４０に接続されている。従って、図１のスイッチング素
子３のオン期間Ｔonに図３のスイッチング素子６７がオ
ンになる。スイッチング素子３のオフ期間Ｔoff には、
参照信号形成回路６２のスイッチング素子６７はオフで
あるので、コンデンサ６５が第１の定電流回路６４の電
流Ｉ1 で充電される。コンデンサ６５の電圧即ち参照信
号Ｖr は、図５に示すようにｔ2 〜ｔ3 期間で徐々に増
大し、ｔ3 〜ｔ4 期間でほぼ一定になる。より正確に
は、参照信号Ｖr はｔ1 〜ｔ2 の間で増大に転じる。ス
イッチング素子３のオン期間Ｔonには、図５に示すよう
にスイッチング制御信号Ｖ11は高レベルであるので、参
照信号発生回路６２のスイッチング素子６７がオンにな
り、コンデンサ６５の放電回路が形成され、コンデンサ
６５の電圧即ち参照信号Ｖr は図５のｔ0〜ｔ1 に示す
ように徐々に低下する。
【００３２】比較器６１は、台形波状に変化する参照信
号Ｖr と鋸波状に変化する帰還信号Ｖf とを図５に示す
ように比較し、帰還信号Ｖf が参照信号Ｖr よりも高く
なった時に高レベルとなる出力信号Ｖ6 を図５に示すよ
うに発生する。比較器６１の出力信号Ｖ6 に含まれてい
るパルスの立上り時点ｔ1 、ｔ5 はスイッチング素子３
のオン期間Ｔonの終了時点及びオフ期間Ｔoff の開始時
点を示している。スイッチング素子３のオンの開始時点
ｔ0 、ｔ4 は後述から明らかになるように規則的に決定
される。従って、比較器６１の出力信号Ｖ6 に含まれて
いるパルスの前縁時点が決定されるとオン期間Ｔonの幅
が決定する。この実施形態では、参照信号Ｖr を台形波
としたが、この代りに図５で鎖線で示す平坦な直流電圧
から成る参照信号Ｖｒ´とすることができる。
号Ｖr と鋸波状に変化する帰還信号Ｖf とを図５に示す
ように比較し、帰還信号Ｖf が参照信号Ｖr よりも高く
なった時に高レベルとなる出力信号Ｖ6 を図５に示すよ
うに発生する。比較器６１の出力信号Ｖ6 に含まれてい
るパルスの立上り時点ｔ1 、ｔ5 はスイッチング素子３
のオン期間Ｔonの終了時点及びオフ期間Ｔoff の開始時
点を示している。スイッチング素子３のオンの開始時点
ｔ0 、ｔ4 は後述から明らかになるように規則的に決定
される。従って、比較器６１の出力信号Ｖ6 に含まれて
いるパルスの前縁時点が決定されるとオン期間Ｔonの幅
が決定する。この実施形態では、参照信号Ｖr を台形波
としたが、この代りに図５で鎖線で示す平坦な直流電圧
から成る参照信号Ｖｒ´とすることができる。
【００３３】
【フライバック電圧発生期間検出回路】フライバック電
圧発生期間検出回路３５は、図４に示すように、３次巻
線電圧検出回路６９とフライバック電圧発生期間パルス
抽出回路７０とから成る。
圧発生期間検出回路３５は、図４に示すように、３次巻
線電圧検出回路６９とフライバック電圧発生期間パルス
抽出回路７０とから成る。
【００３４】３次巻線電圧検出回路６９は、ダイオード
７１と２つの電圧検出用抵抗７２、７３とコンデンサ７
４と比較器７５と基準電圧源７６とから成る。互いに直
列に接続された２つの電圧検出用抵抗７２、７３はダイ
オード７１を介して図１の３次巻線１７に並列に接続さ
れている。コンデンサ７４は抵抗７３に並列に接続され
ている。比較器７５の正入力端子はコンデンサ７４の一
端に接続され、負入力端子は電圧Ｖb の基準電圧源７６
に接続されている。コンデンサ７４は検出電圧Ｖ1 に僅
かな遅延を与えるものであって、平滑コンデンサ１９、
２４に比べて十分に小さい容量を有する。抵抗７３の両
端から得られる３次巻線電圧検出信号Ｖ1 は図７に示す
ように変化する。ダイオード７１はスイッチング素子３
のオフ期間Ｔoff に３次巻線１７に誘起する電圧で導通
する方向性を有する。従って、ダイオード７１の出力側
の２つの抵抗７２、７３の直列回路の両端間にはオフ期
間Ｔoff の１次巻線１５の電圧に比例した電圧が得られ
る。交流的に見て１次巻線１５は整流回路１を介してス
イッチング素子３に並列に接続されている。従って、１
次巻線１５の電圧は交流的に見てスイッチング素子３の
電圧と同一である。このため、３次巻線電圧検出回路３
５の抵抗７３の両端間にスイッチング素子３の電圧ＶDS
に比例した電圧Ｖ1 が図６又は図７に示すように得られ
る。スイッチング素子３の電圧ＶDSは、オン期間Ｔonに
はほぼ零であり、オンからオフに転換した時にはコンデ
ンサ５のキャパシタンスと１次巻線１５のインダクタン
スとの周知の共振動作によって徐々に高くなる。スイッ
チング素子３のオフ期間においてトランス２の蓄積エネ
ルギの放出が終了すると、リンギングによって１次巻線
１５の電圧及びスイッチング素子３の電圧が変化する。
３次巻線電圧検出回路３５は、結果としてスイッチング
素子３の電圧ＶDSを検出しているので、スイッチング電
圧検出回路と呼ぶことができる。
７１と２つの電圧検出用抵抗７２、７３とコンデンサ７
４と比較器７５と基準電圧源７６とから成る。互いに直
列に接続された２つの電圧検出用抵抗７２、７３はダイ
オード７１を介して図１の３次巻線１７に並列に接続さ
れている。コンデンサ７４は抵抗７３に並列に接続され
ている。比較器７５の正入力端子はコンデンサ７４の一
端に接続され、負入力端子は電圧Ｖb の基準電圧源７６
に接続されている。コンデンサ７４は検出電圧Ｖ1 に僅
かな遅延を与えるものであって、平滑コンデンサ１９、
２４に比べて十分に小さい容量を有する。抵抗７３の両
端から得られる３次巻線電圧検出信号Ｖ1 は図７に示す
ように変化する。ダイオード７１はスイッチング素子３
のオフ期間Ｔoff に３次巻線１７に誘起する電圧で導通
する方向性を有する。従って、ダイオード７１の出力側
の２つの抵抗７２、７３の直列回路の両端間にはオフ期
間Ｔoff の１次巻線１５の電圧に比例した電圧が得られ
る。交流的に見て１次巻線１５は整流回路１を介してス
イッチング素子３に並列に接続されている。従って、１
次巻線１５の電圧は交流的に見てスイッチング素子３の
電圧と同一である。このため、３次巻線電圧検出回路３
５の抵抗７３の両端間にスイッチング素子３の電圧ＶDS
に比例した電圧Ｖ1 が図６又は図７に示すように得られ
る。スイッチング素子３の電圧ＶDSは、オン期間Ｔonに
はほぼ零であり、オンからオフに転換した時にはコンデ
ンサ５のキャパシタンスと１次巻線１５のインダクタン
スとの周知の共振動作によって徐々に高くなる。スイッ
チング素子３のオフ期間においてトランス２の蓄積エネ
ルギの放出が終了すると、リンギングによって１次巻線
１５の電圧及びスイッチング素子３の電圧が変化する。
３次巻線電圧検出回路３５は、結果としてスイッチング
素子３の電圧ＶDSを検出しているので、スイッチング電
圧検出回路と呼ぶことができる。
【００３５】３次巻線電圧検出回路３５に含まれている
比較器７５の正入力端子は２つの抵抗７２、７３の相互
接続点に接続され、負入力端子は基準電圧源７６に接続
されている。基準電圧源７６の基準電圧Ｖb は検出電圧
Ｖ1の最大値よりも十分に低い約０．７５Ｖに設定され
ている。この基準電圧Ｖb はゼロボルト又は検出電圧Ｖ
1 のリンギング成分の最低値（ボトム）よりも少し高い
値である。比較器７５は、検出電圧Ｖ1 が基準電圧Ｖb
より高い時に高レベルとなる２値の出力信号Ｖ2 を図６
及び図７に示すように発生する。即ち、図６では比較器
７５の出力信号Ｖ2 が例えばｔ3 〜ｔ4 、ｔ5 〜ｔ6 、
ｔ7 〜ｔ9 で高レベルになり、図７では比較器７５の出
力信号Ｖ2 が例えばｔ3 〜ｔ6 で高レベルになる。
比較器７５の正入力端子は２つの抵抗７２、７３の相互
接続点に接続され、負入力端子は基準電圧源７６に接続
されている。基準電圧源７６の基準電圧Ｖb は検出電圧
Ｖ1の最大値よりも十分に低い約０．７５Ｖに設定され
ている。この基準電圧Ｖb はゼロボルト又は検出電圧Ｖ
1 のリンギング成分の最低値（ボトム）よりも少し高い
値である。比較器７５は、検出電圧Ｖ1 が基準電圧Ｖb
より高い時に高レベルとなる２値の出力信号Ｖ2 を図６
及び図７に示すように発生する。即ち、図６では比較器
７５の出力信号Ｖ2 が例えばｔ3 〜ｔ4 、ｔ5 〜ｔ6 、
ｔ7 〜ｔ9 で高レベルになり、図７では比較器７５の出
力信号Ｖ2 が例えばｔ3 〜ｔ6 で高レベルになる。
【００３６】フライバック電圧はスイッチング素子３の
オフ期間におけるトランス２の蓄積エネルギの放出によ
って発生する電圧である。従って、狭義には、図６にお
いてオフ期間開始時点ｔ2 から蓄積エネルギ放出終了時
点ｔ4 ′までをフライバック電圧発生期間と考え、また
図７においてオフ期間開始時点ｔ2 から蓄積エネルギ放
出終了時点ｔ6 ′までをフライバック電圧発生期間と考
えることができる。即ち、正確には、スイッチング素子
３のオフ期間Ｔoff におけるトランス２の蓄積エネルギ
の放出によって出力整流平滑回路６のダイオード１８に
電流が流れている期間がフライバック電圧発生期間であ
る。しかし、本発明においてはフライバック電圧発生期
間を広義に考え、図６においてオフ開始時点ｔ2 から比
較器７５の出力パルスが低レベルに立下る時点ｔ4まで
をフライバック電圧発生期間Ｔｆ 、及び図７において
オフ開始時点ｔ2 から比較器７５の出力パルスが低レベ
ルに立下る時点ｔ6 までをフライバック電圧発生期間Ｔ
ｆと定義する。
オフ期間におけるトランス２の蓄積エネルギの放出によ
って発生する電圧である。従って、狭義には、図６にお
いてオフ期間開始時点ｔ2 から蓄積エネルギ放出終了時
点ｔ4 ′までをフライバック電圧発生期間と考え、また
図７においてオフ期間開始時点ｔ2 から蓄積エネルギ放
出終了時点ｔ6 ′までをフライバック電圧発生期間と考
えることができる。即ち、正確には、スイッチング素子
３のオフ期間Ｔoff におけるトランス２の蓄積エネルギ
の放出によって出力整流平滑回路６のダイオード１８に
電流が流れている期間がフライバック電圧発生期間であ
る。しかし、本発明においてはフライバック電圧発生期
間を広義に考え、図６においてオフ開始時点ｔ2 から比
較器７５の出力パルスが低レベルに立下る時点ｔ4まで
をフライバック電圧発生期間Ｔｆ 、及び図７において
オフ開始時点ｔ2 から比較器７５の出力パルスが低レベ
ルに立下る時点ｔ6 までをフライバック電圧発生期間Ｔ
ｆと定義する。
【００３７】フライバック電圧発生期間パルス抽出回路
７０は、エッジ検出回路７７とＲＳフリップフロップ７
８とＡＮＤゲート７９とから成る。エッジ検出回路７７
は比較器７５の出力端子に接続され、図６及び図７に示
す比較出力信号Ｖ2 に含まれるパルスの後縁を検出す
る。即ち、図６においてはエッジ検出回路７７から例え
ばｔ4 、ｔ6 、ｔ9 時点で検出パルスが発生する。
７０は、エッジ検出回路７７とＲＳフリップフロップ７
８とＡＮＤゲート７９とから成る。エッジ検出回路７７
は比較器７５の出力端子に接続され、図６及び図７に示
す比較出力信号Ｖ2 に含まれるパルスの後縁を検出す
る。即ち、図６においてはエッジ検出回路７７から例え
ばｔ4 、ｔ6 、ｔ9 時点で検出パルスが発生する。
【００３８】フリップフロップ７８のセット入力端子Ｓ
はエッジ検出回路７７に接続され、このリセット入力端
子Ｒはオン期間終了タイミング信号Ｖ6 のライン４２に
接続されている。ＡＮＤゲート７９の一方の入力端子は
比較器７５に接続され、他方の入力端子はフリップフロ
ップ７８の位相反転出力Ｑ−に接続されている。フリッ
プフロップ７８は図６及び図７に示すオン期間終了信号
Ｖ6 に応答してリセット状態となり、エッジ検出回路７
７の出力パルスに応答してセット状態となる。図６では
ｔ2 時点でフリップフロップ７８がリセット状態とな
り、ｔ4 時点でセット状態となる。従って、フリップフ
ロップ７８の位相反転出力端子Ｑ−は図６のｔ2 〜ｔ4
期間に高レベルになる。一方、比較器７５の出力信号Ｖ
2 はｔ3 〜ｔ4 で高レベルになる。従って、ＡＮＤゲー
ト７９から得られるフライバック電圧発生期間検出信号
Ｖ3 はｔ3 〜ｔ4 期間で高レベルになる。図６におい
て、ｔ5 〜ｔ6 、ｔ7 〜ｔ9 期間においても比較器７５
の出力信号Ｖ2 が高レベルになるが、フリップフロップ
７８がセット状態であるためにＡＮＤゲート７９の出力
信号Ｖ3 は低レベルに保たれる。従って、図６の軽負荷
モード時には、オフ期間Ｔoff において比較器７５から
得られる複数のパルスの内の最初のパルスのみがＡＮＤ
ゲート７９で抽出され、これがフライバック電圧発生期
間検出信号Ｖ3 となる。図７の重負荷状態の時にはリン
ギング電圧の繰返しが生じないので、フリップフロップ
７８は図７のｔ2 時点でリセットされ、ｔ6 時点でセッ
トされる。この結果、比較器７５の出力信号Ｖ2 のパル
スと実質的に同一のパルス列がフライバック電圧発生期
間検出信号Ｖ3 となる。
はエッジ検出回路７７に接続され、このリセット入力端
子Ｒはオン期間終了タイミング信号Ｖ6 のライン４２に
接続されている。ＡＮＤゲート７９の一方の入力端子は
比較器７５に接続され、他方の入力端子はフリップフロ
ップ７８の位相反転出力Ｑ−に接続されている。フリッ
プフロップ７８は図６及び図７に示すオン期間終了信号
Ｖ6 に応答してリセット状態となり、エッジ検出回路７
７の出力パルスに応答してセット状態となる。図６では
ｔ2 時点でフリップフロップ７８がリセット状態とな
り、ｔ4 時点でセット状態となる。従って、フリップフ
ロップ７８の位相反転出力端子Ｑ−は図６のｔ2 〜ｔ4
期間に高レベルになる。一方、比較器７５の出力信号Ｖ
2 はｔ3 〜ｔ4 で高レベルになる。従って、ＡＮＤゲー
ト７９から得られるフライバック電圧発生期間検出信号
Ｖ3 はｔ3 〜ｔ4 期間で高レベルになる。図６におい
て、ｔ5 〜ｔ6 、ｔ7 〜ｔ9 期間においても比較器７５
の出力信号Ｖ2 が高レベルになるが、フリップフロップ
７８がセット状態であるためにＡＮＤゲート７９の出力
信号Ｖ3 は低レベルに保たれる。従って、図６の軽負荷
モード時には、オフ期間Ｔoff において比較器７５から
得られる複数のパルスの内の最初のパルスのみがＡＮＤ
ゲート７９で抽出され、これがフライバック電圧発生期
間検出信号Ｖ3 となる。図７の重負荷状態の時にはリン
ギング電圧の繰返しが生じないので、フリップフロップ
７８は図７のｔ2 時点でリセットされ、ｔ6 時点でセッ
トされる。この結果、比較器７５の出力信号Ｖ2 のパル
スと実質的に同一のパルス列がフライバック電圧発生期
間検出信号Ｖ3 となる。
【００３９】
【制御信号形成及びモード切換回路】制御信号形成及び
モード切換回路３６は、図４に示すようにパルス発生器
８０と制御パルス形成回路８１とから成り、軽負荷モー
ド時に図６に示す第１の制御信号Ｖ11を形成する第１の
機能と、重負荷モード時に図７に示す第２の制御信号Ｖ
11を形成する第２の機能と、軽負荷モードの制御信号と
重負荷モードの制御信号との切換を自動的に行う第３の
機能とを有する。ここでは説明を容易にするために、第
１及び第２の制御信号の両方がＶ11で示されている。
モード切換回路３６は、図４に示すようにパルス発生器
８０と制御パルス形成回路８１とから成り、軽負荷モー
ド時に図６に示す第１の制御信号Ｖ11を形成する第１の
機能と、重負荷モード時に図７に示す第２の制御信号Ｖ
11を形成する第２の機能と、軽負荷モードの制御信号と
重負荷モードの制御信号との切換を自動的に行う第３の
機能とを有する。ここでは説明を容易にするために、第
１及び第２の制御信号の両方がＶ11で示されている。
【００４０】
【パルス発生器】パルス発生器８０は、図４に示すよう
に、鋸波発生用コンデンサ８２と、充電用定電流回路８
３と、ＦＥＴから成る第１及び第２の放電用スイッチ８
４、８５と、比較器８６と、基準電圧源８７と、ＲＳフ
リップフロップ８８と、ＮＯＴ回路８９と、遅延回路９
０とから成り、図６又は図７に示すクロック信号Ｖ5 を
発生する。図６の軽負荷モード時では、クロック信号Ｖ
5 のパルスの繰返し周波数は例えば２０〜１００kHz の
範囲の一定値である。図７の重負荷モード時では、整流
回路１の出力電圧又は負荷２２の変化に応じてクロック
信号Ｖ5 のパルスの繰返し周波数が変化する。
に、鋸波発生用コンデンサ８２と、充電用定電流回路８
３と、ＦＥＴから成る第１及び第２の放電用スイッチ８
４、８５と、比較器８６と、基準電圧源８７と、ＲＳフ
リップフロップ８８と、ＮＯＴ回路８９と、遅延回路９
０とから成り、図６又は図７に示すクロック信号Ｖ5 を
発生する。図６の軽負荷モード時では、クロック信号Ｖ
5 のパルスの繰返し周波数は例えば２０〜１００kHz の
範囲の一定値である。図７の重負荷モード時では、整流
回路１の出力電圧又は負荷２２の変化に応じてクロック
信号Ｖ5 のパルスの繰返し周波数が変化する。
【００４１】コンデンサ８２の一端は定電流回路８３を
介して電源用ライン４４に接続され、この他端はグラン
ドに接続されている。ＦＥＴから成る第１及び第２の放
電用スイッチ８４、８５はコンデンサ８２に対して並列
にそれぞれ接続されている。第１の放電用スイッチ８４
の制御端子はフリップフロップ８８の出力端子Ｑに接続
されている。第２の放電用スイッチ８５の制御端子は後
述するＡＮＤゲート９５に接続されている。従って、第
１及び第２の放電用スイッチ８４、８５のオン期間にコ
ンデンサ８２が放電状態になる。また、第１及び第２の
放電用スイッチ８４、８５の両方がオフの期間にコンデ
ンサ８２が定電流回路８３で充電され、この電圧Ｖ4 が
傾斜を有して上昇し、図６及び図７に示す鋸波電圧が得
られる。
介して電源用ライン４４に接続され、この他端はグラン
ドに接続されている。ＦＥＴから成る第１及び第２の放
電用スイッチ８４、８５はコンデンサ８２に対して並列
にそれぞれ接続されている。第１の放電用スイッチ８４
の制御端子はフリップフロップ８８の出力端子Ｑに接続
されている。第２の放電用スイッチ８５の制御端子は後
述するＡＮＤゲート９５に接続されている。従って、第
１及び第２の放電用スイッチ８４、８５のオン期間にコ
ンデンサ８２が放電状態になる。また、第１及び第２の
放電用スイッチ８４、８５の両方がオフの期間にコンデ
ンサ８２が定電流回路８３で充電され、この電圧Ｖ4 が
傾斜を有して上昇し、図６及び図７に示す鋸波電圧が得
られる。
【００４２】比較器８６の正入力端子はコンデンサ８２
の一端に接続され、その負入力端子は基準電圧源８７に
接続されている。基準電圧源８７は図６及び図７に示す
一定の基準電圧Ｖ87を発生する。従って、鋸波電圧Ｖ4
が基準電圧Ｖ87に達すると、比較器８６の出力が低レベ
ルから高レベルに転換する。フリップフロップ８８のセ
ット入力端子Ｓは比較器８６に接続され、リセット入力
端子ＲはＮＯＴ回路８９及び遅延回路９０を介して比較
器８６に接続されている。従って、フリップフロップ８
８とＮＯＴ回路８９と遅延回路９０とは、周知のモノマ
ルチバイブレータと同様なパルス発生機能を有し、比較
器８６の出力が高レベルに転換した時点に同期して、遅
延回路９０の遅延時間に相当する所定幅を有するパルス
がフリップフロップ８８の出力端子Ｑに得られる。フリ
ップフロップ８８の出力信号は図６及び図７においてＶ
5 で示されている。パルス発生器８０のクロック信号Ｖ
5に含まれているパルスの周期はスイッチング素子３の
オン・オフの周期と同一である。なお、第２の放電用ス
イッチ８５を制御パルス形成回路８１に含めることがで
きる。
の一端に接続され、その負入力端子は基準電圧源８７に
接続されている。基準電圧源８７は図６及び図７に示す
一定の基準電圧Ｖ87を発生する。従って、鋸波電圧Ｖ4
が基準電圧Ｖ87に達すると、比較器８６の出力が低レベ
ルから高レベルに転換する。フリップフロップ８８のセ
ット入力端子Ｓは比較器８６に接続され、リセット入力
端子ＲはＮＯＴ回路８９及び遅延回路９０を介して比較
器８６に接続されている。従って、フリップフロップ８
８とＮＯＴ回路８９と遅延回路９０とは、周知のモノマ
ルチバイブレータと同様なパルス発生機能を有し、比較
器８６の出力が高レベルに転換した時点に同期して、遅
延回路９０の遅延時間に相当する所定幅を有するパルス
がフリップフロップ８８の出力端子Ｑに得られる。フリ
ップフロップ８８の出力信号は図６及び図７においてＶ
5 で示されている。パルス発生器８０のクロック信号Ｖ
5に含まれているパルスの周期はスイッチング素子３の
オン・オフの周期と同一である。なお、第２の放電用ス
イッチ８５を制御パルス形成回路８１に含めることがで
きる。
【００４３】
【制御パルス形成回路】制御パルス形成回路８１は、パ
ルス発生器８０のクロック信号Ｖ5 と、フライバック電
圧発生期間検出回路３５の出力信号Ｖ3 と、オン期間終
了時点決定回路３４の出力信号Ｖ6 とに基づいて軽負荷
モード時に図６の第１の制御信号Ｖ11を形成し、重負荷
モード時に図７の第２の制御信号Ｖ11を形成するもので
ある。また、この制御パルス形成回路８１は、図６の軽
負荷モードの第１の制御信号Ｖ11と図７の重負荷モード
の第２の制御信号との切換を自動的に行うための機能を
有する。
ルス発生器８０のクロック信号Ｖ5 と、フライバック電
圧発生期間検出回路３５の出力信号Ｖ3 と、オン期間終
了時点決定回路３４の出力信号Ｖ6 とに基づいて軽負荷
モード時に図６の第１の制御信号Ｖ11を形成し、重負荷
モード時に図７の第２の制御信号Ｖ11を形成するもので
ある。また、この制御パルス形成回路８１は、図６の軽
負荷モードの第１の制御信号Ｖ11と図７の重負荷モード
の第２の制御信号との切換を自動的に行うための機能を
有する。
【００４４】制御パルス形成回路８１は、図４から明ら
かなように、第１の論理回路としてのＯＲゲート９１と
ＲＳフリップフロップ９２と第３の論理回路としてのＮ
ＯＲゲート９３とＮＯＴ回路９４とＡＮＤゲート９５と
から成る。なお、ＮＯＴ回路９４とＡＮＤゲ−ト９５と
は第２の論理回路として機能する。ＯＲゲートの一方の
入力端子はパルス発生器８０のフリップフロップ８８の
出力端子Ｑに接続され、この他方の入力端子は制御パル
ス形成回路８１の中のフリップフロップ９２の位相反転
出力端子Ｑ−に接続されている。フリップフロップ９２
のセット入力端子Ｓはパルス発生器８０のフリップフロ
ップ８８の出力端子Ｑに接続され、このリセット端子Ｒ
はライン４１を介してオン期間終了時点決定回路３４に
接続されている。フリップフロップ９２は、ライン４１
のオン期間終了タイミング信号Ｖ6 のパルスの前縁から
パルス発生器８０のクロック信号Ｖ5 のパルスの前縁ま
での期間にリセット状態となる。即ち、軽負荷モード時
には、図６に示すように、フリップフロップ９２の位相
反転出力端子Ｑ−の信号Ｖ7 がｔ2 〜ｔ8 の期間に高レ
ベルになる。また、負荷２２が軽負荷モード時よりも大
きくなる重負荷モード時には、図７に示すように、フリ
ップフロップ９２の位相反転出力端子Ｑ−の信号Ｖ7 が
ｔ2 〜ｔ4 期間に高レベルになる。フリップフロップ９
２の出力を位相反転出力端子Ｑ−から取り出す代りに、
正の出力端子Ｑから取り出し、この出力をＮＯＴ回路で
反転して次段のＯＲゲート９１に入力させることもでき
る。
かなように、第１の論理回路としてのＯＲゲート９１と
ＲＳフリップフロップ９２と第３の論理回路としてのＮ
ＯＲゲート９３とＮＯＴ回路９４とＡＮＤゲート９５と
から成る。なお、ＮＯＴ回路９４とＡＮＤゲ−ト９５と
は第２の論理回路として機能する。ＯＲゲートの一方の
入力端子はパルス発生器８０のフリップフロップ８８の
出力端子Ｑに接続され、この他方の入力端子は制御パル
ス形成回路８１の中のフリップフロップ９２の位相反転
出力端子Ｑ−に接続されている。フリップフロップ９２
のセット入力端子Ｓはパルス発生器８０のフリップフロ
ップ８８の出力端子Ｑに接続され、このリセット端子Ｒ
はライン４１を介してオン期間終了時点決定回路３４に
接続されている。フリップフロップ９２は、ライン４１
のオン期間終了タイミング信号Ｖ6 のパルスの前縁から
パルス発生器８０のクロック信号Ｖ5 のパルスの前縁ま
での期間にリセット状態となる。即ち、軽負荷モード時
には、図６に示すように、フリップフロップ９２の位相
反転出力端子Ｑ−の信号Ｖ7 がｔ2 〜ｔ8 の期間に高レ
ベルになる。また、負荷２２が軽負荷モード時よりも大
きくなる重負荷モード時には、図７に示すように、フリ
ップフロップ９２の位相反転出力端子Ｑ−の信号Ｖ7 が
ｔ2 〜ｔ4 期間に高レベルになる。フリップフロップ９
２の出力を位相反転出力端子Ｑ−から取り出す代りに、
正の出力端子Ｑから取り出し、この出力をＮＯＴ回路で
反転して次段のＯＲゲート９１に入力させることもでき
る。
【００４５】ＯＲゲート９１は、この２つの入力信号の
いずれか一方又は両方が高レベル即ち論理の１の時に高
レベルの出力信号Ｖ8 を発生する。即ち、軽負荷モード
時には、信号Ｖ8 が図６に示すようにｔ2 〜ｔ9 期間に
高レベルになる。また、重負荷モード時には、信号Ｖ8
が図７に示すようにｔ2 〜ｔ5 期間に高レベルになる。
いずれか一方又は両方が高レベル即ち論理の１の時に高
レベルの出力信号Ｖ8 を発生する。即ち、軽負荷モード
時には、信号Ｖ8 が図６に示すようにｔ2 〜ｔ9 期間に
高レベルになる。また、重負荷モード時には、信号Ｖ8
が図７に示すようにｔ2 〜ｔ5 期間に高レベルになる。
【００４６】ＮＯＲゲート９３の一方の入力端子はＯＲ
ゲート９１に接続され、この他方の入力端子はＡＮＤゲ
ート９５に接続されている。ＡＮＤゲート９５の一方の
入力端子はＮＯＴ回路９４を介してＯＲゲート９１に接
続され、この他方の入力端子はフライバック電圧検出信
号Ｖ3 のライン４３に接続されている。ＡＮＤゲート９
５の出力端子はＮＯＲゲート９３と第２の放電用スイッ
チ８５の制御端子との両方に接続されている。ＮＯＴ回
路９４の出力信号Ｖ9 は図６及び図７に示すようにＯＲ
ゲート９１の出力信号Ｖ8 の位相反転信号である。従っ
て、ＮＯＴ回路９４の出力信号Ｖ9 は、図６の軽負荷モ
ード時にはｔ1 〜ｔ2 期間に高レベル、ｔ2 〜ｔ9 期間
に低レベルとなり、図７の重負荷モード時にはｔ2 〜ｔ
5 期間に低レベル、ｔ5 〜ｔ7 期間に高レベルとなる。
ＡＮＤゲート９５の出力信号Ｖ10は２つの入力が同時に
高レベルの時にのみ高レベルとなる。図６の軽負荷モー
ド時にはフライバック電圧検出信号Ｖ3 が高レベルとな
る期間ｔ3 〜ｔ4 期間にＮＯＴ回路９４の出力信号Ｖ9
が低レベルであるので、ＡＮＤゲート９５の出力信号Ｖ
10は連続的に低レベル即ち論理の０である。図７の重負
荷モード時には、フライバック電圧検出信号Ｖ3 とＮＯ
Ｔ回路９４の出力信号Ｖ9 との両方がｔ5 〜ｔ6 期間に
高レベルになり、ＡＮＤゲート９５の出力信号Ｖ10も高
レベルになる。
ゲート９１に接続され、この他方の入力端子はＡＮＤゲ
ート９５に接続されている。ＡＮＤゲート９５の一方の
入力端子はＮＯＴ回路９４を介してＯＲゲート９１に接
続され、この他方の入力端子はフライバック電圧検出信
号Ｖ3 のライン４３に接続されている。ＡＮＤゲート９
５の出力端子はＮＯＲゲート９３と第２の放電用スイッ
チ８５の制御端子との両方に接続されている。ＮＯＴ回
路９４の出力信号Ｖ9 は図６及び図７に示すようにＯＲ
ゲート９１の出力信号Ｖ8 の位相反転信号である。従っ
て、ＮＯＴ回路９４の出力信号Ｖ9 は、図６の軽負荷モ
ード時にはｔ1 〜ｔ2 期間に高レベル、ｔ2 〜ｔ9 期間
に低レベルとなり、図７の重負荷モード時にはｔ2 〜ｔ
5 期間に低レベル、ｔ5 〜ｔ7 期間に高レベルとなる。
ＡＮＤゲート９５の出力信号Ｖ10は２つの入力が同時に
高レベルの時にのみ高レベルとなる。図６の軽負荷モー
ド時にはフライバック電圧検出信号Ｖ3 が高レベルとな
る期間ｔ3 〜ｔ4 期間にＮＯＴ回路９４の出力信号Ｖ9
が低レベルであるので、ＡＮＤゲート９５の出力信号Ｖ
10は連続的に低レベル即ち論理の０である。図７の重負
荷モード時には、フライバック電圧検出信号Ｖ3 とＮＯ
Ｔ回路９４の出力信号Ｖ9 との両方がｔ5 〜ｔ6 期間に
高レベルになり、ＡＮＤゲート９５の出力信号Ｖ10も高
レベルになる。
【００４７】ＡＮＤゲート９５の出力信号Ｖ10はＮＯＲ
ゲート９３に送られて制御パルスの形成に使用されてい
ると共に、第２の放電用スイッチ８５に送られてモード
切換に使用されている。図６の軽負荷モード時には、Ａ
ＮＤゲート９５の出力信号Ｖ10が低レベル即ち論理の０
であるので、第２の放電用スイッチ８５がオフ状態に保
たれる。このため、図６の軽負荷モード時には、コンデ
ンサ８２の鋸波電圧Ｖ4 の周期及びフリップフロップ８
８の出力信号Ｖ5 の周期Ｔa が一定である。これに対し
て図７の重負荷モード時には、ｔ5 〜ｔ6 期間にＡＮＤ
ゲート９５の両入力信号Ｖ3 、Ｖ9 が高レベルとなるの
で、この出力信号Ｖ10は高レベルになる。ＡＮＤゲート
９５の出力信号Ｖ10が高レベルになると、第２の放電用
スイッチ８５がオンになり、コンデンサ８２の充電が禁
止され、コンデンサ８２の電圧Ｖ4 がｔ5 〜ｔ6 期間に
零ボルトに保たれる。この結果、コンデンサ８２の充電
はｔ6 時点から開始され、この電圧Ｖ4 はｔ8 時点で基
準電圧Ｖ87に達し、フリップフロップ８８の出力信号Ｖ
5 はｔ8 時点で高レベルになる。図７の重負荷モード時
におけるパルス発生器８０の出力信号Ｖ5 のパルス列に
おけるパルスの発生周期は図６の軽負荷モード時におけ
るパルスの発生周期よりも長くなり、且つ負荷２２の変
動に応じて変動する。
ゲート９３に送られて制御パルスの形成に使用されてい
ると共に、第２の放電用スイッチ８５に送られてモード
切換に使用されている。図６の軽負荷モード時には、Ａ
ＮＤゲート９５の出力信号Ｖ10が低レベル即ち論理の０
であるので、第２の放電用スイッチ８５がオフ状態に保
たれる。このため、図６の軽負荷モード時には、コンデ
ンサ８２の鋸波電圧Ｖ4 の周期及びフリップフロップ８
８の出力信号Ｖ5 の周期Ｔa が一定である。これに対し
て図７の重負荷モード時には、ｔ5 〜ｔ6 期間にＡＮＤ
ゲート９５の両入力信号Ｖ3 、Ｖ9 が高レベルとなるの
で、この出力信号Ｖ10は高レベルになる。ＡＮＤゲート
９５の出力信号Ｖ10が高レベルになると、第２の放電用
スイッチ８５がオンになり、コンデンサ８２の充電が禁
止され、コンデンサ８２の電圧Ｖ4 がｔ5 〜ｔ6 期間に
零ボルトに保たれる。この結果、コンデンサ８２の充電
はｔ6 時点から開始され、この電圧Ｖ4 はｔ8 時点で基
準電圧Ｖ87に達し、フリップフロップ８８の出力信号Ｖ
5 はｔ8 時点で高レベルになる。図７の重負荷モード時
におけるパルス発生器８０の出力信号Ｖ5 のパルス列に
おけるパルスの発生周期は図６の軽負荷モード時におけ
るパルスの発生周期よりも長くなり、且つ負荷２２の変
動に応じて変動する。
【００４８】ＡＮＤゲート９５の出力信号Ｖ10はＮＯＲ
ゲート９３の入力となる。図７に示すＡＮＤゲート９５
の出力信号Ｖ10の高レベル期間例えばｔ5 〜ｔ6 はＮＯ
Ｒゲート９３の出力信号Ｖ11が高レベルになることを禁
止する。図６の軽負荷モード時にはＡＮＤゲート９５の
出力信号Ｖ10が常に低レベル即ち零ボルトであるので、
ＡＮＤゲート９５の出力信号Ｖ10はＮＯＲゲート９３に
特別に制限を加えない。このため、図６ではＯＲゲート
９１の出力信号Ｖ8 の反転信号がＮＯＲゲート９３の出
力信号Ｖ11になっている。図６の軽負荷モード時におけ
るＮＯＲゲート９３の出力信号Ｖ11のパルス列のパルス
の周期は鋸波電圧Ｖ4 の周期及びパルス発生器８０のク
ロック信号Ｖ5 の周期と同一であり、一定値に保たれ
る。ＮＯＲゲート９３の出力信号Ｖ11のパルス発生期間
（例えばｔ1 〜ｔ2 ）はスイッチング素子３のオン期間
Ｔonに一致している。従って、軽負荷モード時にはスイ
ッチング素子３が一定周期Ｔa でオン・オフ動作する。
ゲート９３の入力となる。図７に示すＡＮＤゲート９５
の出力信号Ｖ10の高レベル期間例えばｔ5 〜ｔ6 はＮＯ
Ｒゲート９３の出力信号Ｖ11が高レベルになることを禁
止する。図６の軽負荷モード時にはＡＮＤゲート９５の
出力信号Ｖ10が常に低レベル即ち零ボルトであるので、
ＡＮＤゲート９５の出力信号Ｖ10はＮＯＲゲート９３に
特別に制限を加えない。このため、図６ではＯＲゲート
９１の出力信号Ｖ8 の反転信号がＮＯＲゲート９３の出
力信号Ｖ11になっている。図６の軽負荷モード時におけ
るＮＯＲゲート９３の出力信号Ｖ11のパルス列のパルス
の周期は鋸波電圧Ｖ4 の周期及びパルス発生器８０のク
ロック信号Ｖ5 の周期と同一であり、一定値に保たれ
る。ＮＯＲゲート９３の出力信号Ｖ11のパルス発生期間
（例えばｔ1 〜ｔ2 ）はスイッチング素子３のオン期間
Ｔonに一致している。従って、軽負荷モード時にはスイ
ッチング素子３が一定周期Ｔa でオン・オフ動作する。
【００４９】図７の重負荷モード時には、ＡＮＤゲート
９５の出力信号Ｖ10に含まれるパルスがＮＯＲゲート９
３を制限し、ＡＮＤゲート９５の出力信号Ｖ10が高レベ
ルの期間（例えばｔ5 〜ｔ6 ）ではＮＯＲゲート９３の
出力信号Ｖ11が低レベルに保たれる。この結果、図７か
ら明らかなようにｔ5 時点でＯＲゲート９１の出力信号
Ｖ8 が低レベルになっても、ＮＯＲゲート９３の出力信
号Ｖ11は低レベルを維持し、ｔ6 時点で高レベルに転換
する。ＮＯＲゲート９３の出力信号Ｖ11のパルス列はス
イッチング素子３のオン・オフに対応しているので、重
負荷モード時には、スイッチング素子３のオン期間Ｔon
とオフ期間Ｔoff との両方が負荷２２の変動に応じて変
化する。重負荷モード時におけるスイッチング素子３の
オン・オフ動作はパルス発生器８０の出力周波数に拘束
されない。
９５の出力信号Ｖ10に含まれるパルスがＮＯＲゲート９
３を制限し、ＡＮＤゲート９５の出力信号Ｖ10が高レベ
ルの期間（例えばｔ5 〜ｔ6 ）ではＮＯＲゲート９３の
出力信号Ｖ11が低レベルに保たれる。この結果、図７か
ら明らかなようにｔ5 時点でＯＲゲート９１の出力信号
Ｖ8 が低レベルになっても、ＮＯＲゲート９３の出力信
号Ｖ11は低レベルを維持し、ｔ6 時点で高レベルに転換
する。ＮＯＲゲート９３の出力信号Ｖ11のパルス列はス
イッチング素子３のオン・オフに対応しているので、重
負荷モード時には、スイッチング素子３のオン期間Ｔon
とオフ期間Ｔoff との両方が負荷２２の変動に応じて変
化する。重負荷モード時におけるスイッチング素子３の
オン・オフ動作はパルス発生器８０の出力周波数に拘束
されない。
【００５０】上述から明らかなようにＮＯＴゲート９３
はスイッチング素子３の制御信号Ｖ11のパルス列を形成
する機能を有する。ＡＮＤゲート９５はフライバック電
圧検出信号Ｖ3 のフライバック電圧発生期間Ｔf の終り
の時点がパルス発生器８０の出力信号Ｖ5 に含まれるパ
ルスの発生時点よりも前か後かを判定し、図６に示す軽
負荷モード動作と図７に示す重負荷モード動作との切換
を行う機能を有する。
はスイッチング素子３の制御信号Ｖ11のパルス列を形成
する機能を有する。ＡＮＤゲート９５はフライバック電
圧検出信号Ｖ3 のフライバック電圧発生期間Ｔf の終り
の時点がパルス発生器８０の出力信号Ｖ5 に含まれるパ
ルスの発生時点よりも前か後かを判定し、図６に示す軽
負荷モード動作と図７に示す重負荷モード動作との切換
を行う機能を有する。
【００５１】図７の重負荷モードにおけるスイッチング
素子３のターンオン時点は、スイッチング素子３のドレ
イン・ソース間電圧ＶDSが零又はほぼ零の時に決定され
ている。即ち、フライバック電圧検出信号Ｖ3 は、図７
から明らかなように３次巻線１７の検出電圧Ｖ1 が零又
はこの近傍に設定された基準電圧Ｖb よりも低くなった
時に低レベルに転換している。図７において、制御信号
Ｖ11のパルスの前縁時点ｔ6 はフライバック電圧検出信
号Ｖ3 のパルスの後縁時点に一致しているので、スイッ
チング素子３はこの端子間電圧ＶDSが零又はほぼ零の時
にターンオンする。この結果、スイッチング素子３のタ
ーンオン時のスイッチング損失が小さくなる。なお、既
に説明したように３次巻線１７の電圧の検出信号Ｖ1 は
スイッチング素子３の端子間電圧ＶDSに比例している。
素子３のターンオン時点は、スイッチング素子３のドレ
イン・ソース間電圧ＶDSが零又はほぼ零の時に決定され
ている。即ち、フライバック電圧検出信号Ｖ3 は、図７
から明らかなように３次巻線１７の検出電圧Ｖ1 が零又
はこの近傍に設定された基準電圧Ｖb よりも低くなった
時に低レベルに転換している。図７において、制御信号
Ｖ11のパルスの前縁時点ｔ6 はフライバック電圧検出信
号Ｖ3 のパルスの後縁時点に一致しているので、スイッ
チング素子３はこの端子間電圧ＶDSが零又はほぼ零の時
にターンオンする。この結果、スイッチング素子３のタ
ーンオン時のスイッチング損失が小さくなる。なお、既
に説明したように３次巻線１７の電圧の検出信号Ｖ1 は
スイッチング素子３の端子間電圧ＶDSに比例している。
【００５２】軽負荷モード又は重負荷モードにおいて出
力電圧Ｖo が目標値よりも高くなると、オン終了時点決
定回路３４の出力パルスの発生時点が図６及び図７にお
いてｔ2 よりも早くなり、オン期間Ｔonが短くなり、出
力電圧Ｖo が目標値に戻される。出力電圧Ｖo が目標値
よりも低くなった時には、上記の高くなった時と逆の動
作が生じる。
力電圧Ｖo が目標値よりも高くなると、オン終了時点決
定回路３４の出力パルスの発生時点が図６及び図７にお
いてｔ2 よりも早くなり、オン期間Ｔonが短くなり、出
力電圧Ｖo が目標値に戻される。出力電圧Ｖo が目標値
よりも低くなった時には、上記の高くなった時と逆の動
作が生じる。
【００５３】負荷２２が例えば図６に示す軽負荷状態か
ら増大すると、出力電圧Ｖo の低下が生じる。この結
果、オン期間Ｔonが長くなる。オン期間Ｔonが長くなる
と、これに比例してフライバック電圧発生期間Ｔf も長
くなる。フライバック電圧発生期間Ｔf の終了時点がパ
ルス発生器８０の出力パルスの後縁よりも後になると、
スイッチング素子３は図７の重負荷モードで動作する。
ら増大すると、出力電圧Ｖo の低下が生じる。この結
果、オン期間Ｔonが長くなる。オン期間Ｔonが長くなる
と、これに比例してフライバック電圧発生期間Ｔf も長
くなる。フライバック電圧発生期間Ｔf の終了時点がパ
ルス発生器８０の出力パルスの後縁よりも後になると、
スイッチング素子３は図７の重負荷モードで動作する。
【００５４】本実施形態のＤＣ−ＤＣコンバ−タは次の
効果を有する。 （１） 制御信号形成及びモード切換回路３６は、フラ
イバック電圧発生期間Ｔf の終りの時点と、パルス発生
器８０の出力パルスの後縁とを比較してスイッチング素
子３の制御モードを決定する。即ち、パルス発生器８０
の出力を基準時間を示す信号として使用してフライバッ
ク電圧発生期間Ｔf の長短を判断している。従って、パ
ルス発生器８０の出力はスイッチング素子３を一定周波
数でオン・オフ制御する時のクロック信号を発生する第
１の機能の他に、フライバック電圧発生期間Ｔf の長短
を判断するための基準時間を示す信号を発生する第２の
機能を有する。この結果、フライバック電圧発生期間Ｔ
f の長短を判断するための基準時間発生手段を独立して
設けることが不要になり、制御回路７の小型化及び低コ
スト化が可能になる。 （２） ＡＮＤゲート９５の出力がスイッチング素子３
の制御モードの切換と制御パルスの形成との両方に使用
されているので、制御回路７の小型化及び低コスト化が
可能になる。 （３） フライバック電圧発生期間Ｔf の終了時点は、
３次巻線１７の検出電圧Ｖ1 が零又は零近傍の基準電圧
Ｖb を横切る時点とされている。また、図７の重負荷モ
ードでは、フライバック電圧発生期間Ｔf の終了時点に
同期してスイッチング素子３がターンオン制御されてい
る。従って、スイッチング素子３の電圧ＶDSが低い状態
でスイッチング素子３がターンオン制御され、スイッチ
ング素子３における電力損失が小さくなる。そして、こ
のスイッチング素子３における電力損失の低減を比較的
簡単な回路で達成することができる。 （４） 軽負荷状態の時には図６に示すスイッチング素
子３のオン・オフの繰返し周波数が一定に制限された状
態になり、この周波数の上昇が抑えられる。この結果、
スイッチング素子３の単位時間当りのスイッチング回数
の増大が抑えられ、軽負荷状態における効率の低下を抑
えることができる。 （５） 重負荷状態の時には、負荷２２の変動に応じて
スイッチング周波数が変化する。このため、スイッチン
グ素子３のオン・オフに基づいて生じるノイズの周波数
成分の分散が生じ、ノイズによる妨害が軽減される。
効果を有する。 （１） 制御信号形成及びモード切換回路３６は、フラ
イバック電圧発生期間Ｔf の終りの時点と、パルス発生
器８０の出力パルスの後縁とを比較してスイッチング素
子３の制御モードを決定する。即ち、パルス発生器８０
の出力を基準時間を示す信号として使用してフライバッ
ク電圧発生期間Ｔf の長短を判断している。従って、パ
ルス発生器８０の出力はスイッチング素子３を一定周波
数でオン・オフ制御する時のクロック信号を発生する第
１の機能の他に、フライバック電圧発生期間Ｔf の長短
を判断するための基準時間を示す信号を発生する第２の
機能を有する。この結果、フライバック電圧発生期間Ｔ
f の長短を判断するための基準時間発生手段を独立して
設けることが不要になり、制御回路７の小型化及び低コ
スト化が可能になる。 （２） ＡＮＤゲート９５の出力がスイッチング素子３
の制御モードの切換と制御パルスの形成との両方に使用
されているので、制御回路７の小型化及び低コスト化が
可能になる。 （３） フライバック電圧発生期間Ｔf の終了時点は、
３次巻線１７の検出電圧Ｖ1 が零又は零近傍の基準電圧
Ｖb を横切る時点とされている。また、図７の重負荷モ
ードでは、フライバック電圧発生期間Ｔf の終了時点に
同期してスイッチング素子３がターンオン制御されてい
る。従って、スイッチング素子３の電圧ＶDSが低い状態
でスイッチング素子３がターンオン制御され、スイッチ
ング素子３における電力損失が小さくなる。そして、こ
のスイッチング素子３における電力損失の低減を比較的
簡単な回路で達成することができる。 （４） 軽負荷状態の時には図６に示すスイッチング素
子３のオン・オフの繰返し周波数が一定に制限された状
態になり、この周波数の上昇が抑えられる。この結果、
スイッチング素子３の単位時間当りのスイッチング回数
の増大が抑えられ、軽負荷状態における効率の低下を抑
えることができる。 （５） 重負荷状態の時には、負荷２２の変動に応じて
スイッチング周波数が変化する。このため、スイッチン
グ素子３のオン・オフに基づいて生じるノイズの周波数
成分の分散が生じ、ノイズによる妨害が軽減される。
【００５５】
【第２の実施形態】次に、第２の実施形態のＤＣ−ＤＣ
コンバ−タを説明する。但し、第２の実施形態のＤＣ−
ＤＣコンバ−タは、図１の第１の実施形態のＤＣ−ＤＣ
コンバ−タの制御回路７を変形し、この他は図１と同一
に形成したものである。従って、第１の実施形態におい
ても図１を参照する。
コンバ−タを説明する。但し、第２の実施形態のＤＣ−
ＤＣコンバ−タは、図１の第１の実施形態のＤＣ−ＤＣ
コンバ−タの制御回路７を変形し、この他は図１と同一
に形成したものである。従って、第１の実施形態におい
ても図１を参照する。
【００５６】図８は第２の実施形態の制御回路７ａを示
す。この図８の制御回路７ａは、図２の制御回路７のオ
ン期間終了時点決定回路３４と制御信号及びモード切換
回路３６とを変形したオン期間終了時点決定回路３４ａ
及び制御信号形成及びモード切換回路３６ａを設け、こ
の他は図２と同一に形成したものである。図８の制御回
路７ａは、重負荷モード時には図２の制御回路７と同様
に動作し、軽負荷モード時にはスイッチング素子３のオ
フ時間幅が一定、オン時間幅が可変に制御される。
す。この図８の制御回路７ａは、図２の制御回路７のオ
ン期間終了時点決定回路３４と制御信号及びモード切換
回路３６とを変形したオン期間終了時点決定回路３４ａ
及び制御信号形成及びモード切換回路３６ａを設け、こ
の他は図２と同一に形成したものである。図８の制御回
路７ａは、重負荷モード時には図２の制御回路７と同様
に動作し、軽負荷モード時にはスイッチング素子３のオ
フ時間幅が一定、オン時間幅が可変に制御される。
【００５７】図９は図８の帰還信号形成回路３３とオン
期間終了時点決定回路３４ａとを詳しく示す。変形され
たオン期間終了時点決定回路３４ａは、図３の参照信号
発生回路６２を一定レベルの参照信号Ｖr´発生する基
準電圧源６２ａに変え、この他は図３と同一に形成した
ものである。図９の参照信号Ｖr´は図５で鎖線で示す
ように設定される。従って、比較器６１の一方の入力端
子に入力する帰還信号Ｖf が参照信号Ｖr ´を横切る
と、比較出力信号Ｖ6 のパルスが発生する。従って、図
９のオン期間終了時点決定回路３４ａは本質的に図３の
オン期間終了時点決定回路３４と同一である。
期間終了時点決定回路３４ａとを詳しく示す。変形され
たオン期間終了時点決定回路３４ａは、図３の参照信号
発生回路６２を一定レベルの参照信号Ｖr´発生する基
準電圧源６２ａに変え、この他は図３と同一に形成した
ものである。図９の参照信号Ｖr´は図５で鎖線で示す
ように設定される。従って、比較器６１の一方の入力端
子に入力する帰還信号Ｖf が参照信号Ｖr ´を横切る
と、比較出力信号Ｖ6 のパルスが発生する。従って、図
９のオン期間終了時点決定回路３４ａは本質的に図３の
オン期間終了時点決定回路３４と同一である。
【００５８】図１０は図８のフライバック電圧発生期間
検出回路３５と制御信号形成及びモード切換回路３６ａ
とを示す。図１０の変形された制御信号形成及びモード
切換回路３６ａは、変形されたパルス発生器８０ａと変
形された制御パルス形成回路８１ａとから成る。図１０
のパルス発生器８０ａは図４のパルス発生器８０から第
２の放電用スイッチ８５を省き、且つ放電用スイッチ８
４の制御端子の接続箇所をＲＳフリップフロップ９２の
出力端子Ｑに変更し、この他は図４のパルス発生器８０
と同一に形成したものである。
検出回路３５と制御信号形成及びモード切換回路３６ａ
とを示す。図１０の変形された制御信号形成及びモード
切換回路３６ａは、変形されたパルス発生器８０ａと変
形された制御パルス形成回路８１ａとから成る。図１０
のパルス発生器８０ａは図４のパルス発生器８０から第
２の放電用スイッチ８５を省き、且つ放電用スイッチ８
４の制御端子の接続箇所をＲＳフリップフロップ９２の
出力端子Ｑに変更し、この他は図４のパルス発生器８０
と同一に形成したものである。
【００５９】図１０の制御パルス形成回路８１ａは、Ｒ
Ｓフリップフロップ９２とＮＯＲゲート９３とから成
る。ＲＳフリップフロップ９２のセット入力端子Ｓはパ
ルス発生器８０ａのフリップフロップ８８の出力端子Ｑ
に接続され、このリセット端子Ｒはオン期間終了タイミ
ング信号Ｖ6 のライン４１に接続されている。ＮＯＲゲ
ート９３の一方の入力端子はフリップフロップ９２の反
転出力端子Ｑ−に接続され、他方の入力端子はフライバ
ック電圧検出信号Ｖ3 のライン４３に接続されている。
ＮＯＲゲート９３の出力端子は図８の駆動回路３７を介
して図１のスイッチング素子３の制御端子に接続されて
いると共に、ライン４０を介して図９の帰還信号形成回
路３３に接続されている。
Ｓフリップフロップ９２とＮＯＲゲート９３とから成
る。ＲＳフリップフロップ９２のセット入力端子Ｓはパ
ルス発生器８０ａのフリップフロップ８８の出力端子Ｑ
に接続され、このリセット端子Ｒはオン期間終了タイミ
ング信号Ｖ6 のライン４１に接続されている。ＮＯＲゲ
ート９３の一方の入力端子はフリップフロップ９２の反
転出力端子Ｑ−に接続され、他方の入力端子はフライバ
ック電圧検出信号Ｖ3 のライン４３に接続されている。
ＮＯＲゲート９３の出力端子は図８の駆動回路３７を介
して図１のスイッチング素子３の制御端子に接続されて
いると共に、ライン４０を介して図９の帰還信号形成回
路３３に接続されている。
【００６０】図１１は軽負荷モード時の制御回路７ａの
各部の状態を示し、図１２は重負荷モード時の制御回路
７ａの各部の状態を示す。
各部の状態を示し、図１２は重負荷モード時の制御回路
７ａの各部の状態を示す。
【００６１】図１１の軽負荷モード時において、ｔ2 時
点でライン４１のオン期間終了タイミング信号Ｖ6 が高
レベルになると、フリップフロップ９２がリセット状態
に転換し、この反転出力端子Ｑ−の出力信号Ｖ7 が高レ
ベルに転換する。また、フリップフロップ９２の出力端
子Ｑがｔ2 時点で低レベルに転換する。この結果、放電
用スイッチ８４がオフに転換し、コンデンサ８２の電圧
Ｖ4 が傾斜を有して立上る。コンデンサ電圧Ｖ4 が基準
電圧Ｖ87に達すると、比較器８７の出力が高レベルに転
換し、フリップフロップ８８がセット状態となり、この
出力端子Ｑの出力信号Ｖ5 がｔ8 時点で高レベルにな
る。この結果、制御パルス形成回路８１ａのフリップフ
ロップ９２がｔ8 時点でセット状態となり、この反転出
力端子Ｑ−の出力信号Ｖ7 が低レベルになる。ＮＯＲゲ
ート９３は２つの入力信号Ｖ3 、Ｖ7 の両方が同時に低
レベルとなるｔ0 〜ｔ2 、ｔ8 〜ｔ10等で高レベルとな
る信号Ｖ11を出力する。図１１の軽負荷モード時にはス
イッチング素子３のオフ期間Ｔoff が例えば１５μｓの
一定時間幅になり、オン期間Ｔonは帰還信号Ｖf によっ
て調整される。オフ期間Ｔoff を比較的長く設定する
と、スイッチング素子３のオン・オフ周期Ｔa も比較的
長くなり、第１の実施形態と同様に単位時間当りのスイ
ッチング素子３のオン・オフ動作の回数が少なくなり、
効率の向上を図ることができる。
点でライン４１のオン期間終了タイミング信号Ｖ6 が高
レベルになると、フリップフロップ９２がリセット状態
に転換し、この反転出力端子Ｑ−の出力信号Ｖ7 が高レ
ベルに転換する。また、フリップフロップ９２の出力端
子Ｑがｔ2 時点で低レベルに転換する。この結果、放電
用スイッチ８４がオフに転換し、コンデンサ８２の電圧
Ｖ4 が傾斜を有して立上る。コンデンサ電圧Ｖ4 が基準
電圧Ｖ87に達すると、比較器８７の出力が高レベルに転
換し、フリップフロップ８８がセット状態となり、この
出力端子Ｑの出力信号Ｖ5 がｔ8 時点で高レベルにな
る。この結果、制御パルス形成回路８１ａのフリップフ
ロップ９２がｔ8 時点でセット状態となり、この反転出
力端子Ｑ−の出力信号Ｖ7 が低レベルになる。ＮＯＲゲ
ート９３は２つの入力信号Ｖ3 、Ｖ7 の両方が同時に低
レベルとなるｔ0 〜ｔ2 、ｔ8 〜ｔ10等で高レベルとな
る信号Ｖ11を出力する。図１１の軽負荷モード時にはス
イッチング素子３のオフ期間Ｔoff が例えば１５μｓの
一定時間幅になり、オン期間Ｔonは帰還信号Ｖf によっ
て調整される。オフ期間Ｔoff を比較的長く設定する
と、スイッチング素子３のオン・オフ周期Ｔa も比較的
長くなり、第１の実施形態と同様に単位時間当りのスイ
ッチング素子３のオン・オフ動作の回数が少なくなり、
効率の向上を図ることができる。
【００６２】図１２の重負荷時には、コンデンサ８２の
電圧Ｖ4 が０ボルトから傾斜を有して基準電圧Ｖ87に到
達する時点ｔ4 がフライバック電圧検出信号Ｖ3 のパル
スの後縁時点ｔ6 よりも前になる。従って、パルス発生
器８０ａの出力信号Ｖ5 に応答してフリップフロップ９
２がｔ4 時点でセットされ、この反転出力端子Ｑ−の出
力信号Ｖ7 がｔ4 時点で低レベルになっても、ＮＯＲゲ
ート９３の出力信号Ｖ11はｔ4 時点で高レベルに転換せ
ず、ライン４３のフライバック電圧検出信号Ｖ3 が低レ
ベルに転換するｔ6 時点においてＮＯＲゲート９３の出
力信号Ｖ11は高レベルに転換する。従って、第２の実施
形態の重負荷モード時には、第１の実施形態と同様にオ
フ期間Ｔoff がフライバック電圧発生期間Ｔf によって
決定され、オン期間Ｔonの変化に応じて変化する。
電圧Ｖ4 が０ボルトから傾斜を有して基準電圧Ｖ87に到
達する時点ｔ4 がフライバック電圧検出信号Ｖ3 のパル
スの後縁時点ｔ6 よりも前になる。従って、パルス発生
器８０ａの出力信号Ｖ5 に応答してフリップフロップ９
２がｔ4 時点でセットされ、この反転出力端子Ｑ−の出
力信号Ｖ7 がｔ4 時点で低レベルになっても、ＮＯＲゲ
ート９３の出力信号Ｖ11はｔ4 時点で高レベルに転換せ
ず、ライン４３のフライバック電圧検出信号Ｖ3 が低レ
ベルに転換するｔ6 時点においてＮＯＲゲート９３の出
力信号Ｖ11は高レベルに転換する。従って、第２の実施
形態の重負荷モード時には、第１の実施形態と同様にオ
フ期間Ｔoff がフライバック電圧発生期間Ｔf によって
決定され、オン期間Ｔonの変化に応じて変化する。
【００６３】図１１の軽負荷モードと図１２の重負荷モ
ードとの切換は、フリップフロップ９２の出力信号Ｖ7
に含まれているパルスの後縁がフライバック電圧検出信
号Ｖ3 に含まれているパルスの後縁よりも前か否かによ
って実行されている。換言すると、パルス発生器８０ａ
のコンデンサ８２が傾斜電圧を発生している期間（例え
ば１５μｓ）の終りの時点がフライバック電圧発生期間
Ｔf の終りの時点よりも前か否かによってモードの切換
が行われる。ＮＯＲゲート９３は、制御信号Ｖ11のパル
スを形成する第１の機能の他に、図１１の軽負荷モード
動作と図１２の重負荷モード動作との自動切換を行う第
２の機能を有する。
ードとの切換は、フリップフロップ９２の出力信号Ｖ7
に含まれているパルスの後縁がフライバック電圧検出信
号Ｖ3 に含まれているパルスの後縁よりも前か否かによ
って実行されている。換言すると、パルス発生器８０ａ
のコンデンサ８２が傾斜電圧を発生している期間（例え
ば１５μｓ）の終りの時点がフライバック電圧発生期間
Ｔf の終りの時点よりも前か否かによってモードの切換
が行われる。ＮＯＲゲート９３は、制御信号Ｖ11のパル
スを形成する第１の機能の他に、図１１の軽負荷モード
動作と図１２の重負荷モード動作との自動切換を行う第
２の機能を有する。
【００６４】第２の実施形態は第１の実施形態と同様な
効果を有すると共に、軽負荷モード時にスイッチング素
子３のオフ期間Ｔoff を一定に保つことができる効果を
有する。オン期間Ｔonが負荷２２によって変化し、オフ
期間Ｔoff が固定であれば、軽負荷モード時においても
スイッチング素子３のオン・オフ周波数が変化し、ノイ
ズの周波数成分を分散させることができる。
効果を有すると共に、軽負荷モード時にスイッチング素
子３のオフ期間Ｔoff を一定に保つことができる効果を
有する。オン期間Ｔonが負荷２２によって変化し、オフ
期間Ｔoff が固定であれば、軽負荷モード時においても
スイッチング素子３のオン・オフ周波数が変化し、ノイ
ズの周波数成分を分散させることができる。
【００６５】
【第３の実施形態】図１３に示す第３の実施形態のＤＣ
−ＤＣコンバータは、図１のＤＣ−ＤＣコンバータのト
ランス２をインダクタ２ａとし、且つ図１の２次巻線１
６に相当するものを省き、整流平滑回路６をスイッチン
グ素子３に対して並列に接続し、この他は図１と同一に
構成したものである。図１３のＤＣ−ＤＣコンバータに
おいて、スイッチング素子３のオン期間には整流ダイオ
ード１８が逆バイアス状態となってリアクトル２ａに対
するエネルギの蓄積動作が生じ、スイッチング素子３の
オフ期間には整流ダイオード１８が順バイアス状態とな
ってリアクトル２ａの蓄積エネルギの放出動作が生じ
る。これにより、コンデンサ１９は整流平滑回路１の電
圧と巻線１５の電圧との加算値で充電される。要する
に、図１３のＤＣ−ＤＣコンバータは昇圧タイプのスイ
ッチングレギュレータとして動作する。図１３のＤＣ−
ＤＣコンバータの制御回路は第１の実施形態と同一であ
るので、第１の実施形態と同一の効果を得ることができ
る。なお、図１３の制御回路７を図８の制御回路７ａに
置き換えることができる。
−ＤＣコンバータは、図１のＤＣ−ＤＣコンバータのト
ランス２をインダクタ２ａとし、且つ図１の２次巻線１
６に相当するものを省き、整流平滑回路６をスイッチン
グ素子３に対して並列に接続し、この他は図１と同一に
構成したものである。図１３のＤＣ−ＤＣコンバータに
おいて、スイッチング素子３のオン期間には整流ダイオ
ード１８が逆バイアス状態となってリアクトル２ａに対
するエネルギの蓄積動作が生じ、スイッチング素子３の
オフ期間には整流ダイオード１８が順バイアス状態とな
ってリアクトル２ａの蓄積エネルギの放出動作が生じ
る。これにより、コンデンサ１９は整流平滑回路１の電
圧と巻線１５の電圧との加算値で充電される。要する
に、図１３のＤＣ−ＤＣコンバータは昇圧タイプのスイ
ッチングレギュレータとして動作する。図１３のＤＣ−
ＤＣコンバータの制御回路は第１の実施形態と同一であ
るので、第１の実施形態と同一の効果を得ることができ
る。なお、図１３の制御回路７を図８の制御回路７ａに
置き換えることができる。
【００６６】
【第４の実施形態】図１４は第４の実施形態のスイッチ
ング電源装置の帰還制御信号形成回路３３ａを示す。こ
の第４の実施形態のスイッチング電源装置は第３の帰還
制御信号形成回路３３を図１４の帰還制御信号形成回路
３３ａに変形し、この他は第１の実施形態のスイッチン
グ電源装置と同一に構成したものである。従って、第４
の実施形態において第１の実施形態と共通する部分の図
示及びその説明を省略する。また、図１４の帰還制御信
号形成回路３３ａにおいて、図３と実質的に同一の部分
には同一の参照符号を付してその説明を省略する。
ング電源装置の帰還制御信号形成回路３３ａを示す。こ
の第４の実施形態のスイッチング電源装置は第３の帰還
制御信号形成回路３３を図１４の帰還制御信号形成回路
３３ａに変形し、この他は第１の実施形態のスイッチン
グ電源装置と同一に構成したものである。従って、第４
の実施形態において第１の実施形態と共通する部分の図
示及びその説明を省略する。また、図１４の帰還制御信
号形成回路３３ａにおいて、図３と実質的に同一の部分
には同一の参照符号を付してその説明を省略する。
【００６７】図１４の帰還制御信号形成回路３３ａは電
圧帰還信号形成回路４６と変形された合成回路４７ａと
から成る。図１４の電圧帰還信号形成回路４６は、ホト
トランジスタ５３の電源に対する接続を除いて図３と同
一に構成されている。
圧帰還信号形成回路４６と変形された合成回路４７ａと
から成る。図１４の電圧帰還信号形成回路４６は、ホト
トランジスタ５３の電源に対する接続を除いて図３と同
一に構成されている。
【００６８】合成回路４７ａは、第１、第２及び第３の
抵抗102、103、104と、１つのコンデンサ105と、第１、
第２、第３、第４、第５及び第６のトランジスタ106、1
07、108、109、110、111と、定電流回路112とから成
る。コンデンサ105は第１の抵抗１０２を介して電流検
出端子２８に接続されている。従って、コンデンサ105
の電圧は図１のスイッチング素子３の電流に比例した値
を有する。ｐｎｐ形の第１のトランジスタ106のベ−ス
はコンデンサ105に接続され、このエミッタは定電流回
路112を介して電圧調整回路３８に接続され、このコレ
クタはグランドに接続されている。この第１のトランジ
スタ106の電流はスイッチング素子３の電流に反比例す
る。ｎｐｎ形の第２のトランジスタ107のベ−スは定電
流回路112に接続され、コレクタはｐｎｐ形の第３のト
ランジスタ108を介して電圧調整回路３８に接続され、
このエミッタは抵抗103を介してグランドに接続されて
いる。従って、第２のトランジスタ107の電流はスイッ
チング素子３の電流に比例して流れる。ｐｎｐ形の第３
のトランジスタ108のエミッタは電圧調整回路３８に接
続され、このコレクタは第２のトランジスタ107に接続
され、このベ−スはこのトランジスタ１0８のコレクタ
及び第４のトランジスタ109のベ−スに接続されてい
る。ｐｎｐ形の第４のトランジスタ１09のエミッタは電
圧調整回路３８に接続され、このコレクタは第３の抵抗
104に接続され、このベ−スは第３のトランジスタ108の
ベ−スに接続されている。従って、第３及び第４のトラ
ンジスタ108、109の電流はスイッチング素子３の電流に
比例して流れる。ｐｎｐ形の第５のトランジスタ110の
エミッタは電圧調整回路３８に接続され、このコレクタ
は抵抗５４を介してホトトランジスタ５３に接続され、
このベ−スはこの第５のトランジスタ110のコレクタ及
びｐｎｐ形の第６のトランジスタ111のベ−スに接続さ
れている。第６のトランジスタ111のエミッタは電圧調
整回路３８に接続され、このコレクタは第３の抵抗１０
４を介してグランドに接続され、このベ−スは第５のト
ランジスタ110のベ−スに接続されている。第５及び第
６のトランジスタ110、111の電流は電圧検出端子30、31
の出力電圧Ｖｏに比例して流れる。第３の抵抗104には
スイッチング素子３に比例した電流と出力電圧Ｖｏに比
例した電流との和の電流が流れる。この結果、トランジ
スタ111と抵抗104との相互接続点に接続されたライン３
９には、第１の実施形態の場合と同様に電流検出信号と
電圧検出信号との合成値を示す帰還制御信号Ｖｆが得ら
れる。
抵抗102、103、104と、１つのコンデンサ105と、第１、
第２、第３、第４、第５及び第６のトランジスタ106、1
07、108、109、110、111と、定電流回路112とから成
る。コンデンサ105は第１の抵抗１０２を介して電流検
出端子２８に接続されている。従って、コンデンサ105
の電圧は図１のスイッチング素子３の電流に比例した値
を有する。ｐｎｐ形の第１のトランジスタ106のベ−ス
はコンデンサ105に接続され、このエミッタは定電流回
路112を介して電圧調整回路３８に接続され、このコレ
クタはグランドに接続されている。この第１のトランジ
スタ106の電流はスイッチング素子３の電流に反比例す
る。ｎｐｎ形の第２のトランジスタ107のベ−スは定電
流回路112に接続され、コレクタはｐｎｐ形の第３のト
ランジスタ108を介して電圧調整回路３８に接続され、
このエミッタは抵抗103を介してグランドに接続されて
いる。従って、第２のトランジスタ107の電流はスイッ
チング素子３の電流に比例して流れる。ｐｎｐ形の第３
のトランジスタ108のエミッタは電圧調整回路３８に接
続され、このコレクタは第２のトランジスタ107に接続
され、このベ−スはこのトランジスタ１0８のコレクタ
及び第４のトランジスタ109のベ−スに接続されてい
る。ｐｎｐ形の第４のトランジスタ１09のエミッタは電
圧調整回路３８に接続され、このコレクタは第３の抵抗
104に接続され、このベ−スは第３のトランジスタ108の
ベ−スに接続されている。従って、第３及び第４のトラ
ンジスタ108、109の電流はスイッチング素子３の電流に
比例して流れる。ｐｎｐ形の第５のトランジスタ110の
エミッタは電圧調整回路３８に接続され、このコレクタ
は抵抗５４を介してホトトランジスタ５３に接続され、
このベ−スはこの第５のトランジスタ110のコレクタ及
びｐｎｐ形の第６のトランジスタ111のベ−スに接続さ
れている。第６のトランジスタ111のエミッタは電圧調
整回路３８に接続され、このコレクタは第３の抵抗１０
４を介してグランドに接続され、このベ−スは第５のト
ランジスタ110のベ−スに接続されている。第５及び第
６のトランジスタ110、111の電流は電圧検出端子30、31
の出力電圧Ｖｏに比例して流れる。第３の抵抗104には
スイッチング素子３に比例した電流と出力電圧Ｖｏに比
例した電流との和の電流が流れる。この結果、トランジ
スタ111と抵抗104との相互接続点に接続されたライン３
９には、第１の実施形態の場合と同様に電流検出信号と
電圧検出信号との合成値を示す帰還制御信号Ｖｆが得ら
れる。
【００６９】図１４の実施形態では、帰還制御信号形成
回路３３ａの電源ラインが電圧調整回路３８を介して電
源端子２５に接続されている。
回路３３ａの電源ラインが電圧調整回路３８を介して電
源端子２５に接続されている。
【００７０】第４の実施形態によっても第１の実施形態
と同一の効果が得られる。
と同一の効果が得られる。
【００７１】
【変形例】本発明は上述の実施形態に限定されるもので
なく、例えば次の変形が可能なものである。 （１） スイッチング素子３がオンの期間に整流平滑回
路５のダイオード１８がオンになるように２次巻線１６
の極性を設定した周知のフォワード型ＤＣ−ＤＣコンバ
ータにも本発明を適用することができる。 （２） 出力電圧Ｖo を整流平滑回路６から直接に検出
する代りに、例えば３次巻線１７に接続された整流平滑
回路８から検出することができる。整流平滑回路８の出
力電圧は出力電圧Ｖo の情報を含んでいる。 （３） スイッチング素子３をバイポーラトランジス
タ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
等の別の半導体スイッチング素子にすることができる。 （４） 発光ダイオード２５とホトトランジスタ４７と
の光結合の部分を電気的結合回路とすることができる。 （５） 電流検出抵抗４の代りにホール素子等の磁電変
換装置による電流検出手段を設けることができる。 （６） フライバック電圧発生期間検出回路３５をスイ
ッチング素子３の両端子間に接続することができる。 （７） 電流検出抵抗４による電流検出を省き、出力電
圧Ｖo の検出のみによって帰還信号Ｖf を作成すること
もできる。この場合には、鋸波発生回路を設け、鋸波の
振幅を出力電圧Ｖｏに応じて変化させ、鋸波帰還信号を
形成する。 （８） 図１０で鎖線１００で示すように、比較器８６
の出力をクロック信号Ｖ5としてフリップフロップ９２
に供給し、フリップフロップ８８、ＮＯＴ回路８９、遅
延回路９０を省くことができる。また、図１０において
鎖線１０１で示ように、比較器７５の出力Ｖ2をパルス
抽出回路７０をバイパスさせてＮＯＲゲ−ト９３に直接
に送ることができる。即ち、図１０においてパルス抽出
回路７０を省くことができる。
なく、例えば次の変形が可能なものである。 （１） スイッチング素子３がオンの期間に整流平滑回
路５のダイオード１８がオンになるように２次巻線１６
の極性を設定した周知のフォワード型ＤＣ−ＤＣコンバ
ータにも本発明を適用することができる。 （２） 出力電圧Ｖo を整流平滑回路６から直接に検出
する代りに、例えば３次巻線１７に接続された整流平滑
回路８から検出することができる。整流平滑回路８の出
力電圧は出力電圧Ｖo の情報を含んでいる。 （３） スイッチング素子３をバイポーラトランジス
タ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
等の別の半導体スイッチング素子にすることができる。 （４） 発光ダイオード２５とホトトランジスタ４７と
の光結合の部分を電気的結合回路とすることができる。 （５） 電流検出抵抗４の代りにホール素子等の磁電変
換装置による電流検出手段を設けることができる。 （６） フライバック電圧発生期間検出回路３５をスイ
ッチング素子３の両端子間に接続することができる。 （７） 電流検出抵抗４による電流検出を省き、出力電
圧Ｖo の検出のみによって帰還信号Ｖf を作成すること
もできる。この場合には、鋸波発生回路を設け、鋸波の
振幅を出力電圧Ｖｏに応じて変化させ、鋸波帰還信号を
形成する。 （８） 図１０で鎖線１００で示すように、比較器８６
の出力をクロック信号Ｖ5としてフリップフロップ９２
に供給し、フリップフロップ８８、ＮＯＴ回路８９、遅
延回路９０を省くことができる。また、図１０において
鎖線１０１で示ように、比較器７５の出力Ｖ2をパルス
抽出回路７０をバイパスさせてＮＯＲゲ−ト９３に直接
に送ることができる。即ち、図１０においてパルス抽出
回路７０を省くことができる。
【図１】本発明の第１の実施形態に従うＤＣ−ＤＣコン
バータを示す回路図である。
バータを示す回路図である。
【図２】図１の制御回路を詳しく示すブロック図であ
る。
る。
【図３】図２の帰還信号形成回路及びオン期間終了時点
決定回路を詳しく示す回路図である。
決定回路を詳しく示す回路図である。
【図４】図２のフライバック電圧発生期間検出回路、制
御信号形成及びモード切換回路を詳しく示す回路図であ
る。
御信号形成及びモード切換回路を詳しく示す回路図であ
る。
【図５】図３の各部の状態を示す波形図である。
【図６】図４の軽負荷モード時の各部の状態を示す波形
図である。
図である。
【図７】図４の重負荷モード時の各部の状態を示す波形
図である。
図である。
【図８】第２の実施形態のＤＣ−ＤＣコンバータの制御
回路を示すブロック図である。
回路を示すブロック図である。
【図９】図８の帰還信号形成回路及びオン期間終了時点
決定回路を詳しく示す回路図である。
決定回路を詳しく示す回路図である。
【図１０】図８のフライバック電圧発生期間検出回路、
制御信号形成及びモード切換回路を詳しく示す回路図で
ある。
制御信号形成及びモード切換回路を詳しく示す回路図で
ある。
【図１１】図１０の軽負荷モード時の各部の状態を示す
波形図である。
波形図である。
【図１２】図１０の重負荷モード時の各部の状態を示す
波形図である。
波形図である。
【図１３】第３の実施形態のＤＣ−ＤＣコンバータを示
す回路図である。
す回路図である。
【図１４】第４の実施形態の帰還信号形成回路を示す回
路図である。
路図である。
１ 整流平滑回路
２ トランス
３ スイッチング素子
５ 共振用コンデンサ
６ 整流平滑回路
７、７ａ 制御回路
３３、３３ａ 帰還信号形成回路
３４、３４ａ オン期間終了時点決定回路
３５ フライバック電圧発生期間検出回路
３６、３６ａ 制御信号形成及びモード切換回路
８０、８０ａ パルス発生器
８１、８１ａ 制御パルス形成回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5H730 AA15 BB43 BB57 BB61 CC01
DD04 EE02 EE07 FD01 FD25
FD41 FG22 VV03
Claims (14)
- 【請求項１】 負荷に直流電力を供給するためのＤＣ−
ＤＣコンバ−タであって、 直流電圧を供給するための第１及び第２の電源端子と、 前記直流電圧を繰返してオン・オフするために前記第１
の電源端子と前記第２の電源端子との間に接続され、且
つ制御端子を有しているスイッチング素子と、 前記スイッチング素子に対して直列に接続されたインダ
クタンス手段と、 前記インダクタンス手段に接続された整流平滑回路と、 前記インダクタンス手段からフライバック電圧が発生し
ている期間を検出するためのフライバック電圧発生時間
検出回路と、 前記整流平滑回路の出力電圧（Ｖo）を一定に制御する
ための帰還信号（Ｖf）を形成するための帰還信号形成
回路と、 前記出力電圧を一定に制御することができるように前記
スイッチング素子のオン期間の終了時点を決定するため
に前記帰還信号形成回路に接続されたオン期間終了時点
決定回路と、 任意の周期でクロックパルスを発生するパルス発生器を
含み、且つ前記オン期間終了時点検出回路と前記フライ
バック電圧検出回路とスイッチング素子の制御端子とに
接続され、且つ前記フライバック電圧が発生している期
間の終りの時点が前記クロックパルスの発生時点よりも
前に位置している時には、前記スイッチング素子を第１
のモードでオン・オフ制御するための第１の制御信号を
形成し、前記フライバック電圧が発生している期間の終
りの時点が前記クロックパルスの発生時点よりも後に位
置している時には、前記第１のモードにおける前記スイ
ッチング素子のオン・オフ周期よりも長い周期で前記ス
イッチング素子をオン・オフする第２のモードのための
第２の制御信号を形成する機能を有している制御信号形
成及びモード切換回路と、 から成るＤＣ−ＤＣコンバータ。 - 【請求項２】 前記帰還信号形成回路は、 前記出力電圧（Ｖｏ）を検出するための電圧検出回路
と、 前記電圧検出回路の出力によって振幅が制御された鋸波
電圧を帰還信号として得るために、前記電圧検出回路に
接続され鋸波帰還信号形成回路と、から成ることを特徴
とする請求項１記載のＤＣ−ＤＣコンバータ。 - 【請求項３】 前記鋸波帰還信号形成回路は、 前記スイッチング素子を流れる電流を検出する電流検出
回路と、 前記電流検出回路の出力と前記電圧検出回路の出力とを
合成して鋸波電圧から成る帰還信号（Ｖｆ）を得るため
に、前記電流検出回路と前記電圧検出回路とに接続され
た合成回路とから成ることを特徴とする請求項２記載の
ＤＣ−ＤＣコンバータ。 - 【請求項４】 前記オン期間終了時点決定回路は、 参照信号（Ｖｒ又はＶｒ’）を発生する参照信号発生回
路と、 前記オン期間終了時点を示すパルスを形成するために、
前記帰還信号形成回路に接続された第１の入力端子と前
記参照信号発生回路に接続された第２の入力端子とを有
している比較器とから成ることを特徴とする請求項２記
載のＤＣ−ＤＣコンバータ。 - 【請求項５】 前記フライバック電圧発生期間検出回路
は、前記フライバック電圧が発生している期間（Ｔｆ）
に相当する時間幅を有するパルスを形成する手段を有し
ていることを特徴とする請求項１記載のＤＣ−ＤＣコン
バータ。 - 【請求項６】 前記フライバック電圧発生期間検出回路
は、 前記スイッチング素子の両端子間の電圧を示す信号を得
るためのスイッチ電圧検出手段（１７，７１,７２，７
３，７４）と、 前記スイッチング素子の端子間電圧の最大値よりも低い
値を有するフライバック電圧検出用基準電圧（Ｖｂ）を
発生する基準電圧源（７６）と、 前記スイッチ電圧検出手段に接続された第１の入力端子
と前記基準電圧源（７６）に接続された第２の入力端子
とを有し、前記スイッチ電圧検出手段から得られた検出
信号（Ｖ１）が前記フライバック電圧検出用基準電圧
（Ｖｂ）を横切っている期間に相当するパルスを出力す
る比較器（７５）と、 前記比較器（７５）と前記オン期間終了時点決定回路
（３４又は３４ａ）とに接続され、前記スイッチング素
子のオフ期間に前記比較器（７５）から最初に発生した
パルスをフライバック電圧発生期間検出信号（Ｖ３）と
して検出するパルス抽出回路（７０）とから成ることを
特徴とする請求項５記載のＤＣ−ＤＣコンバータ。 - 【請求項７】 前記パルス発生器は、前記第１のモード
の時に一定の周期でクロックパルスを発生し、前記第２
のモードの時に前記スイッチング素子のオン期間に比例
して変化する周期でクロックパルスを発生するものであ
る請求項１記載のＤＣ−ＤＣコンバータ。 - 【請求項８】 前記制御信号形成及びモード切換回路
は、 鋸波電圧を発生させるためのコンデンサ（８２）と、 前記コンデンサに一定の充電電流を供給するために前記
コンデンサに接続された定電流回路（８３）と、 基準電圧を発生する基準電圧源（８７）と、 前記コンデンサに接続された第１の入力端子と前記基準
電圧源に接続された第２の端子とを有し、前記コンデン
サの電圧が前記基準電圧に達した時にクロック信号を発
生する比較器（８６）と、 前記コンデンサを放電状態にするために前記コンデンサ
に並列に接続され且つ前記クロック信号に応答してオン
制御するための制御端子を有している第１の放電用スイ
ッチ（８４）と、 前記クロックパルス発生器に接続されたセット入力端子
と前記オン期間終了時点決定回路に接続されたリセット
端子とを有するＲＳフリップフロップ（９２）と、 前記クロックパルス発生器に接続された一方の入力端子
と前記ＲＳフリップフロップに接続された他方の入力端
子とを有し、前記クロックパルスの発生期間と前記ＲＳ
フリップフロップがリセット状態である期間との両方に
おいて高レベル状態の出力を発生する第１の論理回路
（９１）と、 前記第１の論理回路に接続された一方の入力端子と前記
フライバック電圧発生期間検出回路に接続された他方の
入力端子とを有し、前記第１の論理回路の出力信号（Ｖ
８）が低レベル状態であると同時に前記フライバック電
圧発生期間検出回路の出力信号（Ｖ３）が高レベルの状
態の時に高レベルの出力信号（Ｖ１０）を発生する第２
の論理回路（９４，９５）と、 前記コンデンサの充電の開始を遅らせる目的で前記コン
デンサ放電状態にするために前記コンデンサに並列に接
続され且つ前記第２の論理回路に接続された制御端子を
有している第２の放電用スイッチ（８５）と、 前記第１の論理回路（９１）に接続された一方の入力端
子と前記第２の論理回路に接続された他方の入力端子と
を有し、前記第１の論理回路の出力信号（Ｖ８）が低レ
ベル状態であると同時に前記第２の論理回路の出力信号
（Ｖ１０）が低レベル状態である時に前記スイッチング
素子をオン状態に制御するパルスを発生する第３の論理
回路（９３）とから成ることを特徴とする請求項７記載
のＤＣ−ＤＣコンバータ。 - 【請求項９】 前記制御信号形成及びモード切換回路
は、更に、前記比較器（８６）の出力に応答して所定時
間幅を有するパルスを形成するために前記比較器（８
６）と前記第１の放電用スイッチ（８４）の制御端子と
の間に接続されたパルス形成回路（８８，８９，９０）
を有していることを特徴とする請求項８記載のＤＣ−Ｄ
Ｃコンバータ。 - 【請求項１０】 前記パルス発生器は、前記第１のモー
ドの時に前記負荷の大きさに応じて変化する前記スイッ
チング素子のオン期間（Ｔｏｎ）と前記スイッチング素
子の一定のオフ期間（Ｔｏｆｆ）との和に相当する周期
でクロック信号を発生し、前記第２のモードの時に前記
スイッチング素子のオン期間に比例して変化する周期で
クロックパルスを発生するものである請求項１記載のＤ
Ｃ−ＤＣコンバータ。 - 【請求項１１】 前記制御信号形成及びモード切換回路
（３６ａ）は、 鋸波電圧を発生させるためのコンデンサ（８２）と、 前記コンデンサに一定の充電電流を供給するために前記
コンデンサに接続された定電流回路（８３）と、 基準電圧を発生する基準電圧源（８７）と、 前記コンデンサに接続された第１の入力端子と前記基準
電圧源に接続された第２の端子とを有し、前記コンデン
サの電圧が前記基準電圧に達した時にクロック信号を発
生する比較器（８６）と、 前記比較器に接続されたセット入力端子と前記オン期間
終了時点決定回路に接続されたリセット端子を有するＲ
Ｓフリップフロップ（９２）と、 前記コンデンサを放電状態にするために前記コンデンサ
に並列に接続され且つ前記ＲＳフリップフロップに接続
された制御端子を有し、前記ＲＳフリップフロップ（９
２）のセット状態の出力に応答してオン状態となる放電
用スイッチ（８４）と、 前記ＲＳフリップフロップ（９２）に接続された一方の
入力端子と前記フライバック電圧発生期間検出回路に接
続された他方の入力端子とを有し、前記ＲＳフリップフ
ロップ（９２）の出力信号（Ｖ７）が低レベル状態であ
ると同時に前記フライバック電圧発生期間検出回路の出
力信号（Ｖ３）が低レベルの時に前記スイッチング素子
をオン状態に制御するパルスを発生する論理回路（９
３）とから成ることを特徴とする請求項１０記載のＤＣ
−ＤＣコンバータ。 - 【請求項１２】 前記フライバック電圧発生期間検出回
路は、 前記スイッチング素子の両端子間の電圧を示す信号を得
るためのスイッチ電圧検出手段（１７，７１,７２，７
３，７４）と、 前記スイッチング素子の端子間電圧の最大値よりも低い
値を有するフライバック電圧検出用基準電圧（Ｖｂ）を
発生する基準電圧源（７６）と、 前記スイッチ電圧検出手段に接続された第１の入力端子
と前記基準電圧源（７６）に接続された第２の入力端子
とを有し、前記スイッチ電圧検出手段から得られた検出
信号（Ｖ１）が前記フライバック電圧検出用基準電圧
（Ｖｂ）を横切っている期間に相当するパルスを出力す
る比較器（７５）と、から成り、 前記制御信号形成及びモード切換回路（３６ａ）は、 鋸波電圧を発生させるためのコンデンサ（８２）と、 前記コンデンサに一定の充電電流を供給するために前記
コンデンサに接続された定電流回路（８３）と、 基準電圧を発生する基準電圧源（８７）と、 前記コンデンサに接続された第１の入力端子と前記基準
電圧源に接続された第２の端子とを有し、前記コンデン
サの電圧が前記基準電圧に達した時にクロック信号を発
生する比較器（８６）と、 前記比較器に接続されたセット入力端子と前記オン期間
終了時点決定回路に接続されたリセット端子を有するＲ
Ｓフリップフロップ（９２）と、 前記コンデンサを放電状態にするために前記コンデンサ
に並列に接続され且つ前記ＲＳフリップフロップに接続
された制御端子を有し、前記ＲＳフリップフロップ（９
２）のセット状態の出力に応答してオン状態となる放電
用スイッチ（８４）と、 前記ＲＳフリップフロップ（９２）に接続された一方の
入力端子と前記フライバック電圧発生期間検出回路の前
記比較器（７５）に接続された他方の入力端子とを有
し、前記ＲＳフリップフロップ（９２）の出力信号（Ｖ
７）が低レベル状態であると同時に前記フライバック電
圧発生期間検出回路の前記比較器（７５）の出力信号
（Ｖ２）が低レベルの時に前記スイッチング素子をオン
状態に制御するパルスを発生する論理回路（９３）とか
ら成ることを特徴とする請求項１０記載のＤＣ−ＤＣコ
ンバータ。 - 【請求項１３】 前記制御信号形成及びモ−ド切換回路
（３６ａ）は、更に、この制御信号形成及びモ−ド切換
回路（３６ａ）の前記比較器（８６）の出力に応答して
所定時間幅のクロックパルスを形成するために前記比較
器と前記ＲＳフリップフロップ（９２）のセット入力端
子との間に接続されたパルス形成回路（８８、８９、９
０）を有することを特徴とする請求項１１又は１２記載
のＤＣ−ＤＣコンバ−タ。 - 【請求項１４】 更に、前記スイッチング素子のタ−ン
オフ時のスイッチング損失を低減するために、前記スイ
ッチング素子に対して並列に接続された共振用キャパシ
タンス（５）を有していることを特徴とする請求項１記
載のＤＣ−ＤＣコンバ−タ。
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