JP5696414B2 - 電圧生成回路 - Google Patents

Description

本発明は、所定の電圧を生成する技術に関する。

直流電源に接続されたトランジスタの制御で所定の電圧を生成して駆動負荷に供給する技術（ＤＣ-ＤＣコンバータ）が従来から提案されている。例えば特許文献１には、トランジスタの導通／非導通を制御する周期を低負荷時と高負荷時とで変化させる技術が提案されている。具体的には、所定の周波数の基準クロック信号と負荷に応じた可変の周波数の制御クロック信号との２系統を並列に生成し、高負荷時には基準クロック信号に応じてトランジスタを制御する一方、低負荷時には制御クロック信号に応じてトランジスタを制御する。以上の構成によれば、低負荷時に消費電力を低減することが可能である。

特開２００８−２３６８２２号公報

しかし、特許文献１の技術では、基準クロック信号および制御クロック信号の各々を生成する２系統の回路を個別に設置する必要があるから、回路構成が煩雑化するという問題や、負荷に応じてクロック信号を変更する時点でトランジスタの制御が不連続になるという問題がある。以上の事情を考慮して、本発明は、２系統の信号や回路を必要とせずに低負荷時の消費電力を低減することを目的とする。

以上の課題を解決するために本発明が採用する手段を説明する。なお、本発明の理解を容易にするために、以下の説明では、本発明の要素と後述の実施形態の要素との対応を括弧書で付記するが、本発明の範囲を実施形態の例示に限定する趣旨ではない。

本発明の電圧生成回路は、直流電源（例えば直流電源１２）に接続されたトランジスタ（例えばトランジスタＴR1）を駆動パルス（例えば駆動パルスＰDR1）の供給で導通させて出力電圧（例えば出力電圧ＶOUT）を生成する電圧生成回路であって、出力電圧に応じた検出電圧（例えば検出電圧ＶD）を生成する電圧検出回路（例えば電圧検出回路３０）と、周期的に変化する基準電圧（例えば基準電圧ＶREF）を生成する基準生成回路（例えば基準生成回路４０）と、検出電圧に応じたパルス幅の制御パルス（例えば制御パルスＰX）が順次に設定された制御信号（例えば制御信号Ｘ）を検出電圧と基準電圧との比較の結果に応じて生成する比較回路（例えば比較回路５０）と、制御パルスのパルス幅が所定幅を上回る場合に当該制御パルスに対応する駆動パルスを生成してトランジスタに供給し、制御パルスのパルス幅が所定幅を下回る場合に駆動パルスの生成を停止する駆動パルス生成回路（例えば駆動パルス生成回路６０）とを具備し、駆動パルス生成回路は、制御信号を遅延させる遅延回路と、遅延前の制御信号と遅延後の制御信号との否定論理積を出力する論理回路と、論理回路の出力信号に応じて駆動パルスを生成する駆動回路とを含む。

以上の構成においては、高負荷時には、制御信号の制御パルス毎に駆動パルスを生成することで出力電圧ＶOUTが高い精度で目標値に維持され、低負荷時には、駆動パルスの生成を停止することで消費電力が低減される。検出電圧と基準電圧との高低に応じて生成された制御信号のうち所定幅を下回る制御パルスについて駆動パルスの生成が停止されるから、高負荷時と低負荷時とで共通の回路や信号（例えば基準電圧ＶREF）を利用しながら前述の各効果が実現される。したがって、高負荷用と低負荷用とで回路や信号を個別に用意する必要がない（例えば回路構成が簡素化される）という利点がある。

また、論理回路は、遅延回路による遅延前の制御信号と遅延後の制御信号との否定論理積を出力する。したがって、論理回路の出力信号（例えば制御信号Ｙ1）には、遅延回路による遅延前の制御信号（例えば制御信号Ｘ）と遅延後の制御信号（例えば制御信号ＸD）との制御パルスの重複に対応するパルス（例えば制御パルスＰY1）が発生する。すなわち、制御信号の制御パルスのパルス幅が遅延回路による遅延量を上回る場合には論理回路の出力信号に当該制御パルスが反映され、制御パルスのパルス幅が遅延回路による遅延量を下回る場合には論理回路の出力信号には当該制御パルスは反映されない。駆動回路は、例えば、論理回路の出力信号に応じて前縁が規定されるとともに遅延回路による遅延後の制御信号に応じて後縁が規定された駆動パルスを生成する。以上の構成によれば、遅延回路を利用した簡易な構成で制御パルスの長短を区別できるという利点がある。

制御パルスのパルス幅の判別に遅延回路を利用する以上の態様において、遅延回路の遅延量が大きい場合には、駆動パルスの生成に使用される制御パルス（論理回路の出力信号に反映される制御パルス）の個数が減少するから、出力電圧の生成に必要な消費電力が低減される。他方、遅延回路の遅延量が小さい場合には、駆動パルスの生成に使用される制御パルスの個数が増加するから、出力電圧を高い精度で所期の目標値に設定および維持することが可能となる。したがって、遅延回路の遅延量が可変に設定される構成によれば、出力電圧の高精度な生成と消費電力の低減とを遅延回路の遅延量に応じて選択的に優先することが可能である。

本発明の第１実施形態に係る電圧生成回路のブロック図である。 高負荷時の各信号の波形図である。 低負荷時の各信号の波形図である。 変形例における電圧生成回路の回路図である。

＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電圧生成回路１００のブロック図である。電圧生成回路１００は、直流電源１２が発生する入力電圧ＶINに応じた出力電圧ＶOUTを生成して出力端子１４に供給する電源回路（ＤＣ-ＤＣコンバータ）である。出力端子１４には駆動負荷（図示略）が接続される。図１に示すように、電圧生成回路１００は、Ｐチャネル型のトランジスタＴR1とＮチャネル型のトランジスタＴR2とチョークコイルＬと平滑容量Ｃと制御回路２０とを含んで構成される。

トランジスタＴR1とトランジスタＴR2とは電源間に直列に接続される。具体的には、トランジスタＴR1のドレインとトランジスタＴR2のドレインとが接続点Ｎにて相互に接続され、トランジスタＴR1のソースには入力電圧ＶINが供給されるとともにトランジスタＴR2のソースは接地される。チョークコイルＬは、トランジスタＴR1およびトランジスタＴR2の接続点Ｎと出力端子１４（駆動負荷）との間に介在する。平滑容量Ｃは、出力端子１４に接続されて出力電圧ＶOUTを平滑化する。

制御回路２０は、トランジスタＴR1およびトランジスタＴR2の制御で出力端子１４に出力電圧ＶOUTを発生させる。具体的には、制御回路２０は、駆動信号ＤR1をトランジスタＴR1のゲートに供給し、駆動信号ＤR2をトランジスタＴR2のゲートに供給する。

図１に示すように、制御回路２０は、電圧検出回路３０と基準生成回路４０と比較回路５０と駆動パルス生成回路６０とを具備する。なお、第１実施形態では制御回路２０を１個の集積回路に搭載した構成を例示するが、制御回路２０の各要素を複数の集積回路に分散した構成も採用され得る。

電圧検出回路３０は、出力端子１４に発生する出力電圧ＶOUTに応じた検出電圧ＶDを生成する。第１実施形態の電圧検出回路３０は、図１に示すように、抵抗素子３２２と抵抗素子３２４と電圧源３４と増幅器（誤差増幅器）３６とを含んで構成される。抵抗素子３２２および抵抗素子３２４は、出力端子１４から帰還される出力電圧ＶOUTの分圧で帰還電圧Ｖ1を生成する。電圧源３４は、所定の比較電圧Ｖ2（例えば1.2Ｖ）を生成する直流電源である。帰還電圧Ｖ1は増幅器３６の非反転入力端子に供給され、比較電圧Ｖ2は増幅器３６の反転入力端子に供給される。

増幅器３６は、帰還電圧Ｖ1と比較電圧Ｖ2との差電圧を増幅した検出電圧ＶDを生成する。具体的には、出力電圧ＶOUTが比較電圧Ｖ2に対して高いほど検出電圧ＶDは上昇し、出力電圧ＶOUTが比較電圧Ｖ2に対して低いほど検出電圧ＶDは低下する。駆動負荷に対する供給電力が増加する（高負荷時）ほど出力電圧ＶOUTは低下するから、高負荷時ほど検出電圧ＶDは低下する（低負荷時ほど検出電圧ＶDは上昇する）。図２は、高負荷時（検出電圧ＶDが低い場合）の各信号の波形図であり、図３は、低負荷時（検出電圧ＶDが高い場合）の各信号の波形図である。

図１の基準生成回路４０は、周期的に変化する基準電圧ＶREFを生成する発振回路であり、電流源回路４２とトランジスタ４４と容量素子４６とを含んで構成される。容量素子４６の両端間の電圧が基準電圧ＶREFとして比較回路５０に供給される。電流源回路４２は、所定の電流を生成して容量素子４６に供給する定電流源である。トランジスタ４４は、容量素子４６の両端間に介在するスイッチである。単位期間Ｔ0を１周期とするクロック信号ＣLKがゲートに供給されることで、トランジスタ４４は、単位期間Ｔ0の始点にて瞬間的にオン状態に遷移して容量素子４６の両端間を短絡させる。したがって、図２および図３に示すように、各単位期間Ｔ0の始点にてゼロに初期化されて単位期間Ｔ0内で経時的に増加するように電圧値が単位期間Ｔ0を１周期として変動する三角波状または鋸波状の基準電圧ＶREFが容量素子４６の両端間に発生する。

図１の比較回路５０は、反転入力端子と非反転入力端子とを含む演算増幅器で構成される。電圧検出回路３０が生成した検出電圧ＶDが比較回路５０の反転入力端子に供給され、基準生成回路４０が生成した基準電圧ＶREFが比較回路５０の非反転入力端子に供給される。比較回路５０は、検出電圧ＶDと基準電圧ＶREFとを比較して比較の結果に応じた制御信号Ｘを生成する。具体的には、図２および図３に示すように、基準電圧ＶREFが検出電圧ＶDを上回る場合には制御信号Ｘがハイレベルに設定され、基準電圧ＶREFが検出電圧ＶDを下回る場合には制御信号Ｘがローレベルに設定される。したがって、基準電圧ＶREFの周期に相当する単位期間Ｔ0毎にパルス（以下「制御パルス」という）ＰXを配置した波形の制御信号Ｘが生成される。

前述のように高負荷時ほど検出電圧ＶDは低下する（低負荷時ほど検出電圧ＶDは上昇する）から、高負荷時ほど各制御パルスＰXのパルス幅ＷXは長くなる（低負荷時ほどパルス幅ＷXは短くなる）。以上の説明から理解されるように、比較回路５０は、検出電圧ＶD（出力電圧ＶOUT）に応じたパルス幅ＷXのパルスＰXが配置された制御信号Ｘを生成するパルス幅変調回路として機能する。

図１の駆動パルス生成回路６０は、比較回路５０から供給される制御信号Ｘを利用して駆動信号ＤR1および駆動信号ＤR2を生成する。図１に示すように、駆動パルス生成回路６０は、短パルス除去回路７０と駆動回路８０とを含んで構成される。短パルス除去回路７０は、比較回路５０が生成した制御信号Ｘから制御信号Ｙ1および制御信号Ｙ2を生成し、駆動回路８０は、制御信号Ｙ1および制御信号Ｙ2から駆動信号ＤR1および駆動信号ＤR2を生成する。

図１に示すように、短パルス除去回路７０は、遅延回路７２と論理回路７４と反転回路７６と反転回路７８とを含んで構成される。遅延回路７２は、図２および図３に示すように、比較回路５０が生成した制御信号Ｘを所定の遅延量δだけ遅延させた制御信号ＸDを生成する。遅延回路７２による遅延量δは、単位期間Ｔ0（基準電圧ＶREFの１周期）よりも短い時間長に設定される。

図１の論理回路７４は、遅延回路７２による遅延前の制御信号Ｘ（すなわち比較回路５０による生成の直後の制御信号Ｘ）と遅延回路７２による遅延後の制御信号ＸDとの否定論理積（ＮＡＮＤ）を出力する否定論理積回路である。反転回路７６は、論理回路７４の出力信号を反転させて制御信号Ｙ1を生成する。

図２に示すように制御パルスＰXのパルス幅ＷXが遅延量δよりも長い場合（すなわち高負荷時）、遅延回路７２による遅延前の制御信号Ｘと遅延後の制御信号ＸDとで制御パルスＰXが部分的に重複する。したがって、反転回路７６が生成する制御信号Ｙ1には、制御信号Ｘと制御信号ＸDとで制御パルスＰXが重複する区間に相当するパルス幅の制御パルスＰY1が発生する。

他方、図３の左方から第１番目や第２番目の制御パルスＰXのようにパルス幅ＷXが遅延量δよりも短い場合（すなわち低負荷時）、遅延回路７２による遅延前の制御信号Ｘと遅延後の制御信号ＸDとで制御パルスＰXは重複しない。したがって、遅延量δよりも短いパルス幅ＷXの制御パルスＰXに対応する制御パルスＰY1は制御信号Ｙ1に発生せず、遅延量δよりも長いパルス幅ＷXの制御パルスＰXに対応する制御パルスＰY1のみが制御信号Ｙ1に発生する。すなわち、短パルス除去回路７０は、遅延量δよりも短いパルス幅ＷXの制御パルスＰXを制御信号Ｙ1において除去する要素として機能する。

図１の反転回路７８は、遅延回路７２による遅延後の制御信号ＸDを反転させて制御信号Ｙ2を生成する。したがって、図２および図３に示すように、制御信号Ｙ2には、制御信号ＸDの各制御パルスＰXとは逆極性（負極性）の制御パルスＰY2が発生する。

図１の駆動回路８０は、信号生成回路８２と信号生成回路８４と比較回路８６とを具備する。信号生成回路８２および信号生成回路８４は、ＲＳ（Reset-Set）型のフリップフロップ回路で構成される。信号生成回路８２は、駆動信号ＤR1を生成して出力端子/ＱからトランジスタＴR1のゲートに供給し、信号生成回路８４は、駆動信号ＤR2を生成して出力端子ＱからトランジスタＴR2のゲートに供給する。

信号生成回路８２の入力端子Ｓには短パルス除去回路７０（反転回路７６）から制御信号Ｙ1が供給され、信号生成回路８２の入力端子Ｒおよび信号生成回路８４の入力端子Ｓには短パルス除去回路７０（反転回路７８）から制御信号Ｙ2が供給される。信号生成回路８４の入力端子Ｒには比較回路８６から比較信号ＳCが供給される。比較回路８６は、トランジスタＴR1とトランジスタＴR2との接続点Ｎの電圧（以下「接続点電圧」という）ＶNと接地電圧ＧND（ゼロ）との高低に応じた比較信号ＳCを生成する。具体的には、接続点電圧ＶNが接地電圧ＧNDを下回る場合（ＶN＜ＧND）には比較信号ＳCがローレベルに設定され、接続点電圧ＶNが接地電圧ＧND以上の場合（ＶN≧ＧND）には比較信号ＳCがハイレベルに設定される。

以上の構成において、制御パルスＰXのパルス幅ＷXが遅延量δを上回る高負荷時（ＷX＞δ）には、図２に示すように、遅延回路７２での遅延の前後にわたる制御パルスＰXの重複に対応する制御パルスＰY1が制御信号Ｙ1に発生する。したがって、信号生成回路８２の出力端子/Ｑから出力される駆動信号ＤR1には、図２に示すように、制御信号Ｙ1の制御パルスＰY1の前縁から制御信号Ｙ2の直後の制御パルスＰY2の後縁までの区間に相当するパルス幅（すなわち制御パルスＰXと相等しいパルス幅）の駆動パルスＰDR1が、各制御パルスＰX（ＷX＞δ）に対応して順次に設定される。駆動パルスＰDR1は、Ｐチャネル型のトランジスタＴR1を導通させる負極性のパルスである。

以上に説明した駆動パルスＰDR1の供給でトランジスタＴR1がオン状態に遷移すると、図２に示すように、接続点Ｎが直流電源１２に接続されることで接続点電圧ＶNが入力電圧ＶINに上昇する。したがって、直流電源１２からトランジスタＴR1を経由してチョークコイルＬに流れる電流ＩLは経時的に増加する。

以上の状態で、信号生成回路８２の入力端子Ｒと信号生成回路８４の入力端子Ｓとに供給される制御信号Ｙ2の制御パルスＰY2の後縁が到来すると、信号生成回路８２からトランジスタＴR1に対する駆動パルスＰDR1の供給が終了するとともに信号生成回路８４からトランジスタＴR2に供給される駆動信号ＤR2がハイレベルに設定される。すなわち、トランジスタＴR1がオフ状態に遷移すると同時にトランジスタＴR2がオン状態に遷移する。

トランジスタＴR1がオフ状態に遷移した直後の段階ではチョークコイルＬが直前の電流ＩLを維持するように作用するから、図２に示すように、接続点電圧ＶNが接地電圧ＧNDを下回る状態（ＶN＝ＶL）で、トランジスタＴR2を経由した電流ＩLが経時的に減少しながらチョークコイルＬに引続き供給される。電流ＩLの減少とともに接続点電圧ＶNが経時的に上昇して接地電圧ＧNDに到達すると（ＩL＝０）、比較回路８６から出力される比較信号ＳCがハイレベルに遷移する。したがって、信号生成回路８４の出力端子Ｑから出力される駆動信号ＤR2がローレベルに遷移してトランジスタＴR2はオフ状態に遷移し、接続点電圧ＶNは出力電圧ＶOUTに変化する。以上のように高負荷時には、制御信号Ｘ（制御信号ＸD）の制御パルスＰXの発生毎に電流ＩLの発生が反復されることで出力電圧ＶOUTが高い精度で所定の目標値に維持される。

他方、低負荷時に制御パルスＰXのパルス幅ＷXが遅延量δを下回ると（ＷX＜δ）、図３に示すように、制御パルスＰXに対応する制御パルスＰY1が制御信号Ｙ1に発生しない（すなわち信号生成回路８２がセットされない）。したがって、制御パルスＰXに対応する駆動パルスＰDR1が駆動信号ＤR1に発生しない。以上の説明から理解されるように、第１実施形態の駆動パルス生成回路６０は、遅延量δを上回るパルス幅ＷXの制御パルスＰXに対応する駆動パルスＰDR1を生成してトランジスタＴR1に供給し、制御パルスＰXのパルス幅ＷXが遅延量δを下回る場合には駆動パルスＰDR1の生成を停止する。駆動パルスＰDR1の生成が停止した状態ではトランジスタＴR1がオン状態に遷移しないから、チョークコイルＬに対する電流ＩLの供給は実行されない。

以上のように電流ＩLが停止した状態が継続すると出力電圧ＶOUTは経時的に低下し、例えば図３の左方から第３番目の制御パルスＰXのようにパルス幅ＷXが遅延量δを上回る状態となる。制御パルスＰXのパルス幅ＷXが遅延量δを上回ると、駆動パルスＰDR1が駆動信号ＤR1に発生することでトランジスタＴR1がオン状態に遷移する。したがって、高負荷時と同様に、トランジスタＴR1を経由した電流ＩLがチョークコイルＬに供給されて出力電圧ＶOUTは上昇する。電流ＩLの供給で出力電圧ＶOUTが上昇すると、制御パルスＰXのパルス幅ＷXが遅延量δを下回る状態となり、駆動パルスＰDR1の生成が再び停止する。

すなわち、第１実施形態では、遅延量δを下回るパルス幅ＷXの制御パルスＰXに対応する駆動パルスＰDR1の生成を低負荷時に停止するぶんだけ、高負荷時と比較してチョークコイルＬに対する電流ＩLの供給（出力電圧ＶOUTの上昇）の頻度が減少する。したがって、低負荷時でも高負荷時と同様に制御パルスＰX毎に電流ＩLを発生させる構成と比較して消費電力を低減することが可能である。

以上に説明した第１実施形態では、高負荷時には、制御信号Ｘの制御パルスＰX毎に電流ＩLを発生させることで出力電圧ＶOUTを高い精度で目標値に維持することが可能であり、低負荷時には駆動パルスＰDR1の生成を停止することで消費電力を低減することが可能である。そして、検出電圧ＶD（出力電圧ＶOUT）と基準電圧ＶREFとの比較で生成された制御信号Ｘのパルス幅ＷXと所定値（遅延量δ）との高低に応じて駆動パルスＰDR1の生成／停止が制御されるから、高負荷時と低負荷時とで共通の基準電圧ＶREFを使用しながら前述の各効果が実現される。したがって、高負荷用の回路と低負荷用の回路とを併設して選択的に利用する構成と比較して、回路構成が簡素化されるとともに出力電圧ＶOUTを連続的に生成できるという利点がある。

＜Ｂ：第２実施形態＞
本発明の第２実施形態を以下に説明する。なお、以下に例示する各態様において作用や機能が第１実施形態と同等である要素については、以上の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。

第２実施形態の遅延回路７２は、制御信号Ｘに付与する遅延量δが可変に設定される可変遅延回路（例えば可変ディレイライン）である。具体的には、遅延量δは、例えば入力装置（図示略）に対する利用者からの指示に応じて可変に設定される。

遅延量δを増加させるほど、遅延量δを下回るパルス幅ＷXの制御パルスＰX（すなわち、駆動パルスＰDR1の生成時に無視される制御パルスＰX）の個数が増加するから、遅延量δが小さい場合と比較して、低負荷時における消費電力の低減の効果が顕著となる。他方、遅延量δを減少させるほど、遅延量δを下回るパルス幅ＷXの制御パルスＰXの個数は減少するから、遅延量δが大きい場合と比較して、出力電圧ＶOUTを高精度に目標値に維持するという効果が顕著となる。

以上に説明したように、第２実施形態によれば、駆動パルスＰDR1の生成に反映される制御パルスＰXの個数が遅延量δに応じて可変に制御されるから、例えば電圧生成回路１００の用途に応じて電圧生成の性能（高精度な出力電圧ＶOUTの生成／消費電力の低減）を可変に設定することが可能である。例えば、消費電力の低減を優先すべき用途のもとでは遅延量δを増加させ、出力電圧ＶOUTの高精度な生成を優先すべき用途のもとでは遅延量δを減少させるという具合である。

＜Ｃ：変形例＞
以上の各形態は多様に変形され得る。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された２以上の態様は適宜に併合される。

（１）変形例１
以上の形態においては、遅延回路７２による遅延前の制御信号Ｘと遅延後の制御信号ＸDとの否定論理積を演算することで、遅延量δを下回るパルス幅ＷXの制御パルスＰXについて駆動パルスＰDR1の生成を停止したが、所定幅よりも短いパルス幅ＷXの制御パルスＰXを駆動信号ＤR1に反映させないための構成は以上の例示に限定されない。例えば、計数回路（カウンタ）を利用して制御パルスＰXのパルス幅ＷXを測定し、測定値と所定値とを比較した結果に応じて制御パルスＰXを駆動信号ＤR1に反映させるか否かを制御する構成（したがって遅延回路７２は省略される）が採用され得る。ただし、前述の各形態のように遅延回路７２による遅延の前後の制御パルスＰXの重複の有無を検出する構成によれば、例えば計数回路でパルス幅ＷXを測定する構成と比較して駆動パルス生成回路６０（短パルス除去回路７０）の構成が簡素化されるという利点がある。

（２）変形例２
図４に示すように、増幅器３６の発振を防止して安定的に動作させる位相補償回路３８を前述の各形態の電圧検出回路３０に追加した構成も採用され得る。図４に例示された位相補償回路３８は、増幅器３６の非反転入力端子と出力端子１４との間に直列に接続された容量素子３８２と抵抗素子３８４とで構成される。高負荷用の回路と低負荷用の回路とを選択的に利用する構成では、図４のような位相補償回路３８も高負荷用と低負荷用とで併設する必要があるが、高負荷時と低負荷時とで信号経路が共通化される本発明の各形態によれば、図４の位相補償回路３８のように動作の安定化のための回路も高負荷時と低負荷時とで共用できるという利点がある。

１００……電圧生成回路、１２……直流電源、１４……出力端子、ＴR1，ＴR2……トランジスタ、Ｌ……チョークコイル、Ｃ……平滑容量、２０……制御回路、３０……電圧検出回路、３２２，３２４……抵抗素子、３４……電圧源、３６……増幅器、３８……位相補償回路、４０……基準生成回路、４２……電流源回路、４４……トランジスタ、４６……容量素子、５０……比較回路、６０……駆動パルス生成回路、７０……短パルス除去回路、７２……遅延回路、７４……論理回路、７６，７８……反転回路、８０……駆動回路、８２，８４……信号生成回路、８６……比較回路。

Claims (3)

1. 直流電源に接続されたトランジスタを駆動パルスの供給で導通させて出力電圧を生成する電圧生成回路であって、
   前記出力電圧に応じた検出電圧を生成する電圧検出回路と、
   周期的に変化する基準電圧を生成する基準生成回路と、
   前記検出電圧に応じたパルス幅の制御パルスが順次に設定された制御信号を前記検出電圧と前記基準電圧との比較の結果に応じて生成する比較回路と、
   前記制御パルスのパルス幅が所定幅を上回る場合に当該制御パルスに対応する前記駆動パルスを生成して前記トランジスタに供給し、前記制御パルスのパルス幅が所定幅を下回る場合に前記駆動パルスの生成を停止する駆動パルス生成回路と
   を具備し、
   前記駆動パルス生成回路は、
   前記制御信号を遅延させる遅延回路と、
   前記遅延前の制御信号と前記遅延後の制御信号との否定論理積を出力する論理回路と、
   前記論理回路の出力信号に応じて前記駆動パルスを生成する駆動回路とを含む
   電圧生成回路。
2. 前記駆動回路は、前記論理回路の出力信号に応じて前縁が規定されるとともに前記遅延回路による遅延後の制御信号に応じて後縁が規定された駆動パルスを生成する
   請求項１の電圧生成回路。
3. 前記遅延回路の遅延量は可変に設定される
   請求項１または請求項２の電圧生成回路。

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