KR101316667B1

KR101316667B1 - 전압 생성 회로

Info

Publication number: KR101316667B1
Application number: KR1020110095183A
Authority: KR
Inventors: 노리히로 카와기시; 노부아키 츠지; 토시오 마에지마
Original assignee: 야마하 가부시키가이샤
Priority date: 2010-09-22
Filing date: 2011-09-21
Publication date: 2013-10-10
Also published as: JP2012070501A; KR20120031145A; US20120068676A1; CN102419613B; JP5696414B2; CN102419613A; US8653803B2; US20120068675A1

Abstract

전압 생성 회로는 출력 전압에 따라 감지 전압을 생성하는 전압 감지 회로, 주기적으로 변하는 기준 전압을 생성하는 기준 전압 생성 회로, 감지 전압과 기준 전압 사이의 비교 결과에 따라 제어 신호를 생성하는 비교 회로로서, 감지 전압에 따른 펄스 폭을 각각 갖는 제어 펄스가 순차적으로 제어 신호에 나타나는 비교 회로, 및 제어 펄스의 펄스 폭이 소정의 폭을 초과하는 경우 제어 펄스에 대응하는 구동 펄스를 생성해서 생성된 구동 펄스를 트랜지스터에 공급하고, 제어 펄스의 펄스 폭이 소정의 폭보다 작은 경우 구동 펄스의 생성을 정지시키는 구동 펄스 생성 회로를 포함한다.

Description

전압 생성 회로{VOLTAGE GENERATION CIRCUIT}

본 발명은 소정의 전압 생성 기술에 관한 것이다.

소정의 전압이 DC 전원에 접속된 트랜지스터의 제어 하에 생성되어 구동 부하에 가해지는 기술(DC-DC 컨버터)이 제안되어 있다. 예를 들면, 일본 특허 출원 제2008-236822호는 저부하 상태와 고부하 상태 사이의 트랜지스터의 도전성/비도전성 상태를 제어하는 주기의 스위칭 기술을 제안한다. 구체적으로 말하면, 2종류의 클럭 신호, 즉 소정의 주파수의 기준 클럭 신호와 부하에 의한 가변가능한 주파수의 제어 클럭 신호가 병렬로 생성되고, 트랜지스터가 고부하 상태에서 기준 클럭 신호에 의해 제어되지만 저부하 상태에서 제어 클럭 신호에 의해 제어된다. 상기 구성에 의하면, 저부하 상태에서 소비 전력의 양을 감소시킬수 있다.

그러나, 일본 특허 출원 제2008-236822호에 기재된 기술에 의하면, 기준 클럭 신호와 제어 클럭 신호를 각각 생성하는 2종류의 회로를 독립적으로 제공할 필요가 있으므로 회로 구성이 복잡해지는 문제가 발생한다. 또한, 트랜지스터의 제어 동작이 부하에 의한 클럭 신호 사이의 스위칭 시간에 지속되지 않는 문제가 발생한다.

상기 상황을 고려하여, 본 발명의 목적은 저부하 상태에서 소비 전력의 양을 감소시키는 것이다.

본 발명에 의한 상기 목적을 달성하기 위해, 온되도록 DC 전원에 접속된 트랜지스터에 구동 펄스를 공급함으로써 출력 전압을 생성하는 전압 생성 회로가 제공되고,

출력 전압에 따라 감지 전압을 생성하는 전압 감지 회로,

주기적으로 변하는 기준 전압을 생성하는 기준 전압 생성 회로,

감지 전압과 기준 전압 사이의 비교 결과에 따라 제어 신호를 생성하는 비교 회로로서, 감지 전압에 따른 펄스 폭을 각각 갖는 제어 펄스가 순차적으로 제어 신호에 나타나는 비교 회로, 및

제어 펄스의 펄스 폭이 소정의 폭을 초과하는 경우 제어 펄스에 대응하는 구동 펄스를 생성해서 생성된 구동 펄스를 트랜지스터에 공급하고, 제어 펄스의 펄스 폭이 소정의 폭보다 작은 경우 구동 펄스의 생성을 정지시키는 구동 펄스 생성 회로를 포함한다.

바람직하게는, 구동 펄스 생성 회로는 제어 신호를 지연시키는 지연 회로, 지연 처리 전의 제어 신호와 지연 처리 후의 제어 신호 사이의 부정 논리곱 연산의 결과를 출력 신호로서 출력하는 논리 회로, 및 논리 회로의 출력 신호에 따라 구동 펄스를 생성하는 구동 회로를 포함한다.

바람직하게는, 구동 회로는 프런트 에지가 논리 회로의 출력 신호에 따라 규정되고 리어 에지가 지연 회로에 의한 지연 처리 후의 제어 신호에 따라 규정되는 구동 펄스를 생성한다.

바람직하게는, 지연 회로의 지연량은 가변가능하게 세팅된다.

바람직하게는, 구동 펄스 생성 회로는 제어 펄스의 펄스 폭을 측정하는 계수 회로, 계수 회로에 의해 측정된 펄스 폭과 기준값 사이의 비교 결과에 따라 출력 신호를 생성하는 비교기, 및 비교기로부터 출력된 출력 신호에 따라 구동 펄스를 생성하는 구동 회로를 포함한다.

본 발명의 상기 목적과 이점은 첨부 도면을 참조하고 바람직한 예시적인 실시형태를 상세하게 기재함으로써 더 명백해질 것이다.

도 1은 본 발명의 제 1 실시형태에 의한 전압 생성 회로를 도시하는 블록도이며;
도 2는 고부하 상태에서 각각의 신호의 파형도이며;
도 3은 저부하 상태에서 각각의 신호의 파형도이며;
도 4는 본 발명의 제 2 실시형태에 의한 전압 생성 회로를 도시하는 블록도이며;
도 5는 본 발명의 변형 실시예 1에 의한 전압 생성 회로를 도시하는 블록도이고;
도 6은 변형 실시예 2에 전압 생성 회로의 회로도이다.

<A: 제 1 실시형태>

도 1은 본 발명의 제 1 실시형태에 의한 전압 생성 회로(100)를 도시하는 블록도이다. 전압 생성 회로(100)는 DC 전원(12)으로부터 생성된 입력 전압(VIN)에 의한 출력 전압(VOUT)을 생성하고, 출력 전압을 출력 단자(14)에 공급하는 전원 회로(DC-DC 컨버터)이다. 출력 단자(14)는 구동 부하(도시 생략)에 연결된다. 도 1에 도시된 바와 같이, 전압 생성 회로(100)는 P-채널 트랜지스터(TR1), N-채널 트랜지스터(TR2), 초크 코일(L), 스무딩 커패시터(C), 및 제어 회로(20)를 포함한다.

트랜지스터(TR1)와 트랜지스터(TR2)는 전원에 직렬로 연결된다. 구체적으로 말하면, 트랜지스터(TR1)의 드레인과 트랜지스터(TR2)의 드레인은 연결 포인트(N)에 서로 연결된다. 또한, 트랜지스터(TR1)의 소스는 입력 전압(VIN)으로 공급되고 트랜지스터(TR2)의 소스가 접지된다. 초크 코일(L)은 출력 단자(14)(구동 부하)와 트랜지스터(TR1)와 트랜지스터(TR2) 사이의 연결 포인트(N) 사이에 배치된다. 스무딩 커패시터(C)는 출력 단자(14)에 연결되고 출력 전압(VOUT)을 스무딩(smoothing)한다.

제어 회로(20)는 트랜지스터(TR1)와 트랜지스터(TR2)의 제어 하에 출력 단자(14)에서 출력 전압(VOUT)을 생성한다. 구체적으로 말하면, 제어 회로(20)는 트랜지스터(TR1)의 게이트에 구동 신호(DR1)를 공급하고, 트랜지스터(TR2)의 게이트에 구동 신호(DR2)도 공급한다.

도 1에 도시된 바와 같이, 제어 회로(20)는 전압 감지 회로(30), 기준 생성 회로(40), 비교 회로(50), 및 구동 펄스 생성 회로(60)를 포함한다. 제 1 실시형태는 제어 회로(20)가 단일 집적 회로에 실장되는 구성을 예시적으로 나타내지만, 본 발명은 제어 회로(20)의 각각의 요소가 분산 방법으로 복수의 집적 회로에 실장되는 구성을 이용할 수 있다.

전압 감지 회로(30)는 출력 단자(14)에 생성된 출력 전압(VOUT)에 의한 감지 전압(VD)을 생성한다. 도 1에 도시된 바와 같이, 제 1 실시형태의 전압 감지 회로(30)는 저항 소자(322), 저항 소자(324), 전압 소스(34), 및 증폭기[에러 증폭기((36)]를 포함한다. 저항 소자(322)와 저항 소자(324)는 피드백 전압(V1)을 생성하여 출력 단자(14)로부터 다시 공급되는 출력 전압(VOUT)을 생성한다. 전압 소스(34)는 소정의 비교 전압(V2)(예를 들면 1.2 볼트)을 생성하는 DC 전원이다. 피드백 전압(V1)은 증폭기(36)의 비반전 입력 단자에 공급되고, 비교 전압(V2)은 증폭기(36)의 반전 입력 단자에 공급된다.

증폭기(36)는 피드백 전압(V1)과 비교 전압(V2) 사이의 전압차를 증폭함으로써 획득되는 감지 전압(VD)을 생성한다. 구체적으로 말하면, 감지 전압(VD)은 출력 전압(VOUT)이 비교 전압(V2)보다 높기 때문에 크게 되고, 감지 전압(VD)은 출력 전압(VOUT)이 비교 전압(V2)보다 낮으므로 작게 된다. 출력 전압(VOUT)은 구동 부하에 공급 전력이 증가함에 따라(높은 부하 상태에서) 작게 되기 때문에 감지 전압(VD)은 높은 부하 상태에 의해 감소한다[감지 전압(VD)은 낮은 부하 상태에 의해 증가함]. 도 2는 고부하 상태[감지 전압(VD)이 낮은 경우]에서의 각각의 신호의 파형도이고, 도 3은 저부하 상태[감지 전압(VD)이 높은 경우]에서의 각각의 신호의 파형도이다.

도 1에서 기준 생성 회로(40)는 주기적으로 변하는 기준 전압(VREF)을 생성하는 진동 회로이며, 전류 소스 회로(42), 트랜지스터(44), 및 커패시터 소자(46)를 포함하도록 구성되어 있다. 커패시터 소자(46)의 양단 사이의 전압은 기준 전압(VREF)으로서 비교 회로(50)에 공급된다. 전류 소스 회로(42)는 소정의 전류를 생성하여 커패시터 소자(46)에 공급하는 일정 전류 소스이다. 트랜지스터(44)는 커패시터 소자(46)의 양단 사이에 배치된 스위치이다. 1주기로서 단위 기간(T0)를 갖는 클럭 신호(CLK)가 트랜지스터(44)의 게이트에 공급되면 트랜지스터는 단위 기간(T0)의 시점에 동시에 온 상태로 시프팅되어 커패시터 소자(46)의 양단 사이를 단락시킨다. 따라서, 도 2 및 3에 도시된 바와 같이, 삼각 파형이나 톱니 파형의 기준 전압(VREF)은 각각의 단위 기간(T0)의 각각의 시점에서 0으로 초기화되어 단위 기간(T0) 내에 경시적으로 증가되도록 이 기준 전압이 모든 단위 기간(T0)을 1주기로 하여 주기적으로 변하는 방법으로 커패시터 소자(46)의 양단 사이에 생성된다.

비교 회로(50)는 반전 입력 단자와 비반전 입력 단자를 갖는 연산 증폭기에 의해 구성된다. 전압 감지 회로(30)에 의해 생성된 감지 전압(VD)은 비교 회로(50)의 반전 입력 단자에 공급되고, 기준 생성 회로(40)에 의해 생성된 기준 전압(VREF)은 비교 회로(50)의 비반전 입력 단자에 공급된다. 비교 회로(50)는 감지 전압(VD)과 기준 전압(VREF)을 비교함으로써 비교 결과에 따라 제어 신호(X)를 생성한다. 구체적으로 말하면, 도 2 및 3에 도시된 바와 같이, 제어 신호(X)는 기준 전압(VREF)이 감지 전압(VD)보다 높으면 고레벨로 세팅되고, 반면에 제어 신호(X)는 기준 전압(VREF)이 감지 전압(VD)보다 낮으면 저레벨로 세팅된다. 따라서, 제어 신호(X)는 펄스(이하, "제어 펄스"라 불림)(PX)가 기준 전압(VREF)의 주기에 상응하는 각각의 단위 기간(T0)에 배치되는 방법으로 생성된다.

상술된 바와 같이, 감지 전압(VD)이 높은 부하 상태일수록 작아지므로[감지 전압(VD)이 낮은 부하 상태일수록 커짐], 각각의 제어 펄스(PX)의 펄스 폭(WX)은 부하가 커질수록 길어진다[펄스 폭(WX)은 낮은 부하 상태일수록 짧아짐]. 상술한 설명으로부터 이해되는 바와 같이, 비교 회로(50)는 감지 전압(VD)[출력 전압(VOUT)]에 따른 펄스 폭(WX)을 각기 갖는 펄스(PX)가 배치되는 제어 신호(X)를 생성하는 펄스 폭 변조 회로로서 작용한다.

도 1에서 구동 펄스 생성 회로(60)는 비교 회로(50)로부터 공급된 제어 신호(X)를 이용함으로써 구동 신호(DR1)와 구동 신호(DR2)를 생성한다. 도 1에 도시된 바와 같이, 구동 펄스 생성 회로(60)는 쇼트 펄스 제거 회로(70)와 구동 회로(80)를 포함한다. 쇼트 펄스 제거 회로(70)는 비교 회로(50)로부터 생성된 제어 신호(X)로부터 제어 신호(Y1)와 제어 신호(Y2)를 생성하고, 구동 회로(80)는 제어 신호(Y1)와 제어 신호(Y2)로부터 구동 신호(DR1)와 구동 신호(DR2)를 생성한다.

도 1에 도시된 바와 같이, 쇼트 펄스 제거 회로(70)는 지연 회로(72), 논리 회로(74), 반전 회로(76), 및 반전 회로(78)를 포함함으로써 구성된다. 도 2 및 3에 도시된 바와 같이, 지연 회로(72)는 소정의 지연량(δ)까지 비교 회로(50)에 의해 생성된 제어 신호(X)를 지연시킴으로써 획득된 제어 신호(XD)를 생성한다. 지연 회로(72)의 지연량(δ)은 단위 기간(T0)[기준 전압(VREF)의 1주기]보다 짧게 세팅된다.

도 1에서 논리 회로(74)는 지연 회로(72)[즉, 비교 회로(50) 바로 뒤의 제어 신호(X)]에 의한 지연 처리 전의 제어 신호(X)와 지연 회로(72)에 의한 지연 처리 후의 제어 신호(XD) 사이의 네거티브 NAND 연산의 결과를 출력하는 부정 논리곱 회로이다. 반전 회로(76)는 논리 회로(74)의 출력 신호를 반전시킴으로써 제어 신호(Y1)를 생성한다.

도 2에 도시된 바와 같이, 제어 펄스(PX)의 펄스 폭(WX)이 지연량(δ)(즉, 고부하 상태)보다 큰 경우에 제어 펄스(PX)는 지연 처리 전의 제어 신호(X)와 지연 처리 후의 제어 신호(XD) 사이에 부분적으로 오버랩핑된다. 따라서, 제어 펄스(PX)가 제어 신호(X)와 제어 신호(XD) 사이에 오버랩핑되는 섹션에 따른 펄스 폭을 갖는 제어 펄스(PY1)가 제어 신호(Y1)로 생성된다.

반면에, 도 3의 좌측으로부터 제 1 및 제 2 제어 펄스(PX)와 같이, 펄스 폭(WX)이 지연량(δ)(즉, 저부하 상태)보다 작은 경우에 제어 펄스(PX)는 지연 처리 전의 제어 신호(X)와 지연 처리 후의 제어 신호(XD) 사이에 오버랩핑되지 않는다. 따라서, 지연량(δ)보다 작은 펄스 폭(WX)을 갖는 제어 펄스(PX)에 따른 제어 펄스(PY1)는 생성되지 않지만, 지연량(δ)보다 큰 펄스 폭(WX)을 갖는 제어 펄스(PX)에 따른 제어 펄스(PY1)만 제어 신호(Y1)로 생성된다. 즉, 쇼트 펄스 제거 회로(70)는 제어 신호(Y1)에서 지연량(δ)보다 작은 펄스 폭(WX)을 갖는 제어 펄스(PX)를 제거하는 요소로서 작용한다.

도 1에서 반전 회로(78)는 제어 신호(Y2)를 생성하여 지연 회로(72)에 의해 지연 처리 후의 제어 신호(XD)를 반전시킨다. 따라서, 도 1 및 2에 도시된 바와 같이, 제어 신호(XD)의 제어 펄스(PX)의 극성과 반대 극성(네거티브 극성)을 갖는 제어 펄스(PY2)가 제어 신호(Y2)로 생성된다.

도 1에서 구동 회로(80)는 신호 생성 회로(82), 신호 생성 회로(84), 및 비교 회로(86)를 포함한다. 신호 생성 회로(82)와 신호 생성 회로(84) 각각은 RS(리셋-셋팅) 플립플롭에 의해 구성된다. 신호 생성 회로(82)는 구동 신호(DR1)를 생성하고, 그 출력 단자(/Q)로부터 트랜지스터(TR1)의 게이트에 공급하고, 반면에 신호 생성 회로(84)는 구동 신호(DR2)를 생성하고, 그 출력 단자(Q)로부터 트랜지스터(TR2)의 게이트에 공급한다.

신호 생성 회로(82)의 입력 단자(S)는 쇼트 펄스 제거 회로(70)[반전 회로(76)]로부터 제어 신호(Y1)와 함께 공급되고, 반면에 신호 생성 회로(82)의 입력 단자(R)와 신호 생성 회로(84)의 입력 단자(S)의 각각은 제어 신호(Y2)가 쇼트 펄스 제거 회로(70)[반전 회로(78)]로부터 공급된다. 신호 생성 회로(84)의 입력 단자(R)는 비교 회로(86)로부터 비교 신호(SC)와 함께 공급된다. 비교 회로(86)는 트랜지스터(TR1)와 트랜지스터(TR2) 사이의 접속 포인트(N)(이하 "접속 포인트 전압"이라 불림)에서의 전압(VN)과 접지 전압(GND)(zero)의 전압차에 의한 제어 신호(SC)를 생성한다. 구체적으로 말하면, 비교 신호(SC)는 접속 포인트 전압(VN)이 접지 전압(GND)(VN < GND)보다 낮으면 저레벨로 세팅되고, 반면에 비교 신호(SC)는 접지 전압(GND)(VN ≥GND)보다 대등하거나 높으면 고레벨로 세팅된다.

상기 구성에서, 도 2에 도시된 바와 같이, 제어 펄스(PX)의 펄스 폭(WX)이 지연량(δ)(WX > δ)을 초과하는 고부하 상태에서, 지연 처리 전의 제어 신호와 지연 처리 후의 제어 신호 사이의 오버랩핑에 따른 제어 펄스(PY1)가 제어 신호(Y1)로 생성된다. 따라서, 제어 신호(Y2)[즉, 제어 펄스(PX)의 폭과 같은 펄스 폭] 후에 즉시 제어 펄스(PY2)의 리어 에지에 제어 신호(Y1)의 제어 펄스(PY1)의 프런트 에지로부터의 섹션에 따른 펄스 폭을 갖는 구동 펄스(PDR1)는 제어 펄스(PX)(WX > δ)의 각각에 따라 순차적으로 나타나게 된다. 구동 펄스(PDR1)는 P-채널 트랜지스터(TR1)를 온시키는 네거티브 극성의 펄스이다.

도 2에 도시된 바와 같이, 트랜지스터(TR1)가 상기 설명된 구동 펄스(PDR1)와 함께 공급됨으로써 온 상태로 시프팅되면 접속 포인트(N)가 DC 전원(12)에 연결되므로 접속 포인트의 전압(VN)이 입력 전압(VIN)으로 증가된다. 따라서, DC 전원(12)으로부터 트랜지스터(TR1)를 거쳐 초크 코일(L)로 흐르는 전류(IL)는 시간을 증가시킨다.

상술한 바와 같이, 제어 신호(Y2)의 제어 펄스(PY2)의 리어 에지가 신호 생성 회로(82)의 입력 단자(R)와 신호 생성 회로(84)의 입력 단자(S)에 도달하면 신호 생성 회로(82)로부터 트랜지스터(TR1)에 구동 펄스(PDR1)의 공급이 터미네이팅되고, 신호 생성 회로(84)로부터 트랜지스터(TR2)에 공급된 구동 펄스(PDR2)가 고레벨로 세팅된다. 즉, 트랜지스터(TR2)는 트랜지스터(TR1)가 오프 상태로 시프팅되면 동시에 온 상태로 시프팅된다.

초크 코일(L)은 이 트랜지스터의 오프 상태로 시프팅한 후에 즉시 스테이지에서 트랜지스터(TR1)의 터닝 오프 바로 전에 전류(IL)를 유지하기 위해 작용하므로, 트랜지스터(TR2)를 통해 흐르는 전류(IL)는 접속 포인트 전압(VN)이 접지 전압(GND)(VN = VL)보다 낮은 상태에서의 시간으로 감소되는 동안 초크 코일(L)에 지속적으로 공급된다. 접속 포인트 전압(VN)이 전류(IL)의 감소에 의한 시간으로 증가되면, 그 후 접지 전압(GND)(IL = 0)에 도달하고 비교 회로(86)로부터 비교 신호(SC)가 고레벨로 시프팅한다. 따라서, 신호 생성 회로(84)의 출력 단자(Q)로부터 출력된 구동 신호(DR2)가 저레벨로 시프팅하므로 트랜지스터(TR2)가 오프 상태로 시프팅하고, 접속 포인트 전압(VN)이 출력 전압(VOUT)으로 변경된다. 상술된 바와 같이, 고부하 상태에서 전류(IL)는 제어 신호(X)[제어 신호(XD)]의 제어 펄스(PX)의 모든 생성에 반복적으로 생성되고, 출력 전압(VOUT)이 고정밀한 소정의 타겟 값으로 유지된다.

반면에, 도 3에 도시된 바와 같이 제어 펄스(PX)의 펄스 폭(WX)이 지연량(δ)보다 작으면(WX < δ) 제어 펄스(PX)에 상응하는 제어 펄스(PY1)가 제어 신호(Y1)에 생성되지 않는다[즉, 신호 생성 회로(82)가 세팅되지 않음]. 따라서, 제어 펄스(PX)에 상응하는 구동 펄스(PDR1)가 구동 신호(DR1)에 생성되지 않는다. 상술한 설명으로부터 이해되는 바와 같이, 제 1 실시형태에 의한 구동 펄스 생성 회로(60)가 지연량(δ)을 초과하는 펄스 폭(WX)을 갖는 제어 펄스(PX)에 상응하는 구동 펄스(PDR1)를 생성하여 이 구동 펄스를 트랜지스터(TR1)에 공급하고, 반면에 펄스 폭(WX)이 지연량(δ)보다 작아지면 구동 펄스(PDR1)의 생성을 정지한다. 트랜지스터(TR1)는 구동 펄스(PDR1)의 생성이 정지되는 상태에서 온 상태로 시프팅되지 않으므로 전류(IL)가 초크 코일(L)에 공급되지 않는다.

출력 전압(VOUT)은 전류(IL)의 정지 상태가 상술된 바와 같이 지속되면 경시적으로 감소하고, 이에 따라 펄스 폭(WX)은 예를 들면 도 3에서 좌측으로부터 제 3 제어 펄스(PX)와 같이 지연량(δ)보다 커진다. 제어 펄스(PX)의 펄스 폭(WX)이 지연량(δ)을 초과하면 구동 펄스(PDR1)는 구동 신호(DR1)에서 생성됨으로써 트랜지스터(TR1)를 온 상태로 시프팅한다. 따라서, 고부하 상태와 같이 트랜지스터(TR1)를 통과한 전류(IL)는 초크 코일(L)에 공급됨으로써 출력 전압(VOUT)을 증가시킨다. 출력 전압(VOUT)이 전류(IL)의 공급에 대해서 증가하면 제어 펄스(PX)의 펄스 폭(WX)은 지연량(δ)보다 작아지게 됨으로써 구동 신호(DR1)의 생성은 다시 정지된다.

즉, 제 1 실시형태에서, 저부하 상태에서의 쵸크 코일(L)[출력 전압(VOUT)의 증가]로의 전류(IL) 공급의 주파수는 지연량(δ)보다 작은 펄스 폭(WX)을 갖는 제어 펄스(PX)에 상응하는 구동 펄스(PDR1)의 생성이 저부하 상태에서 정지되는 정도로 고부하 상태와 비교해서 감소한다. 따라서, 소비 전력의 양은 전류(IL)가 저부하 상태뿐만 아니라 고부하 상태에서도 모든 제어 펄스(PX)마다 생성되는 구성과 비교해서 감소될 수 있다.

상기 설명한 제 1 실시형태에 의하면, 출력 전압(VOUT)은 고부하 상태에서 제어 신호(X)의 모든 제어 펄스(PX)마다 전류(IL)를 생성함으로써 타겟 값을 고정밀하게 유지할 수 있고, 반면에 소비 전력의 양은 저부하 상태에서 구동 펄스(PDR1)의 생성을 정지함으로써 감소될 수 있다. 또한, 구동 펄스(PDR1)의 생성/정지가 감지 전압(VD)(출력 전압(VOUT))과 기준 전압(VREF) 사이의 비교에 의해 생성된 제어 신호(X)의 펄스 폭(WX)과 소정의 값[지연량(δ)] 사이의 비교에 의해 제어되므로 상기 언급한 각각의 효과는 고부하 상태와 저부하 상태 양쪽의 공통 기준 전압(VREF)을 사용하는 동안 실현될 수 있다. 따라서, 이 실시형태는 고부하 상태의 회로와 저부하 상태의 회로가 별도로 제공되어 이들 회로의 하나가 선택적으로 이용되는 구성과 비교할 때 회로 구성이 간단해질 수 있고, 출력 전압(VOUT)이 지속적으로 생성될 수 있는 이점이 있다.

<B: 제 2 실시형태>

본 발명의 제 2 실시형태가 이하 설명될 것이다. 도 4는 본 발명의 제 2 실시형태에 의한 전압 생성 회로를 도시하는 블록도이며, 도 4에서 제 1 실시형태의 작용 및 기능과 동일한 요소는 공통 부호로 언급되며, 그에 대한 상세한 설명은 적절하게 생략된다.

제 2 실시형태에서 지연 회로(172)는 가변가능해지도록 제어 신호(X)에 가해지는 지연량(δ)을 세팅할 수 있는 가변 지연 회로(예를 들면 가변가능 지연 라인)이다. 구체적으로 말하면, 지연량(δ)은 유저에 의해 동작되는 입력 장치(400)로부터의 명령에 의해 가변가능하게 세팅될 수 있다.

지연량(δ)이 증가됨에 따라 각기 지연량(δ)보다 작은 펄스 폭(WX)을 갖는 제어 펄스(PX)[즉, 구동 펄스(DR1)의 생성시에 무시되는 제어 펄스(PX)]의 수는 증가된다. 따라서, 저부하 상태에서 소비량의 감소의 효과는 지연량(δ)이 작아지는 경우와 비교해서 큰 지연량 상태에서 주목할만하게 된다. 반면에, 지연량(δ)보다 작은 펄스 폭(WX)을 갖는 각 제어 펄스(PX)의 수는 지연량(δ)이 감소됨에 따라 감소된다. 따라서, 고정밀하게 출력 전압(VOUT)을 타겟 값으로 유지하는 효과는 지연량(δ)이 큰 경우와 비교해서 작은 지연량 상태에서 주목할만하게 된다.

상술된 바와 같이, 제 2 실시형태에 의하면 구동 펄스(PDR1)의 생성에 반영되는 제어 펄스(PX)의 수는 지연량(δ)에 따라 가변가능해지도록 제어될 수 있다. 따라서, 전압 생성 성능[고정밀한 출력 전압(VOUT)의 생성/전력 소비량의 감소]은, 예를 들면 전압 생성 회로(100)의 이용에 따라 가변가능해지도록 세팅될 수 있다. 예를 들면, 전력 소비량의 감소가 우선권을 가져야 하는 용도에서는 지연량(δ)이 증가되고, 반면에 고정밀한 출력 전압(VOUT)의 생성이 우선권을 가져야 하는 용도에서는 지연량(δ)이 감소된다.

<C: 변형 실시예>

상기 언급한 실시형태는 다양한 방법으로 수정될 수 있다. 구체적 변형 실시예가 이하 설명될 것이다. 2개 이상의 다음 변형 실시예가 임으로 선택되고 적절하게 조합될 것이다.

(1) 변형 실시예 1

상기 실시형태에서, 구동 펄스(PDR1)의 생성은 지연 회로[72(172)]에 의한 지연 처리 전의 제어 신호(X)와 지연 처리 후의 제어 신호(XD) 사이의 부정 논리곱 연산을 실행함으로써 지연량(δ)보다 작은 펄스 폭(WX)을 갖는 제어 펄스에 대해 정지된다. 그러나, 구동 신호(DR1)의 생성에 소정의 폭보다 작은 펄스 폭(WX)을 갖는 제어 펄스(PX)를 반영하지 않는 구성은 상기 구성에 한정되지 않는다.

도 5는 본 발명의 변형 실시예 1에 의한 전압 생성 회로를 도시하는 블록도이다. 도 5에서, 계수 회로(카운터)(500)와 비교기는 지연 회로[72(172)], 논리 회로(74), 반전 회로(76), 및 반전 회로(78) 대신에 제공된다. 예를 들면, 도 5에 도시된 바와 같이, 제어 펄스(PX)의 펄스 폭(WX)이 계수 회로(500)를 사용함으로써 측정되어 측정값과 기준값(VREFX) 사이의 비교 결과에 따라 구동 신호(DR1)에 제어 펄스(PX)가 반영되는지 여부를 결정하는 구성을 이용하는 것이 가능하다.

변형 실시예 1에 의하면, 구동 펄스(PDR1)의 생성에 반영되는 제어 펄스(PX)의 수는 계수 회로(500)에 의해 측정된 제어 펄스(PX)의 펄스 폭(WX)과 비교되는 기준값(VREFX)의 세팅에 의해 가변가능해지도록 용이하게 제어될 수 있다. 따라서, 전압 생성 수행[전력 소비량의 고정밀/감소의 출력 전압(VOUT)의 생성]은 도 5에 도시된 전압 생성 회로(100)의 이용에 의해 가변가능해지도록 세팅될 수 있다.

그러나, 상기 언급한 각각의 실시형태와 같이 지연 회로(72)에 의한 지연 처리 전의 제어 펄스(PX)와 지연 처리 후의 제어 펄스 사이의 오버랩핑의 존재 또는 비존재를 감지하는 구성에 의하면 상기 각각의 실시형태는 구동 펄스 생성 회로(60)[쇼트 펄스 제거 회로(70)]의 구성은 예를 들면 펄스 폭(WX)이 계수 회로에 의해 측정되는 구성과 비교해서 간단해질 수 있는 이점을 갖는다.

(2) 변형 실시예 2

도 6에 도시된 바와 같이, 증폭기를 안정하게 동작하는 증폭기(36)의 발진을 방지하는 위상 보정 회로(38)가 각각의 실시형태의 전압 감지 회로(30)에 더해지는 구성을 이용하는 것이 가능하다. 도 6에 도시된 위상 보정 회로(38)는 증폭기(36)의 비반전 입력 단자와 출력 단자(14) 사이의 직렬로 접속된 커패시터 소자(382)와 저항 소자(384)에 의해 구성된다. 고부하 상태의 회로와 저부하 상태의 회로가 선택적으로 이용되는 구성에서, 도 6에 도시된 위상 보정 회로(38)는 고부하와 저부하에 대해 분리되어 제공되는 것도 요구된다. 그러나, 각각의 본 발명의 실시형태에 의하면 신호 패스가 고부하 상태와 저부하 상태 사이에 통상적으로 이용되고, 도 6에 도시된 위상 보정 회로(38)와 같은 동작을 안정화하는 회로는 통상적으로 고부하 상태와 저부하 상태 사이에 유리하게 이용될 수 있다.

여기서, 상기 실시형태의 상세한 설명은 다음과 같이 요약된다. 다음의 설명에서, 본 발명의 요소에 따른 실시형태의 요소가 본 발명의 이해를 용이하게 하기 위해 삽입구로 추가적으로 기재되지만 이것은 본 발명의 범위를 실시형태에 한정하도록 의도하는 것은 아니다.

본 발명에 의한 전압 생성 회로는 온되도록 DC 전원[예를 들면 DC 전원(12)]에 접속된 트랜지스터[예를 들면 트랜지스터(TR1)]에 구동 펄스[예를 들면 구동 펄스(PDR1)]를 공급함으로써 출력 전압[예를 들면 출력 전압(VOUT)]을 생성하는 전압 생성 회로로서:

출력 전압에 따라 감지 전압[예를 들면 감지 전압(VD)]을 생성하는 전압 감지 회로[예를 들면 전압 감지 회로(30)];

주기적으로 변하는 기준 전압[예를 들면 기준 전압(VREF)]을 생성하는 기준 전압 생성 회로[예를 들면 기준 생성 회로(40)];

감지 전압과 기준 전압 사이의 비교 결과에 따라 제어 신호[예를 들면 제어 신호(X)]를 생성하고, 감지 전압에 따른 펄스 폭을 각각 갖는 제어 펄스[예를 들면 제어 펄스(PX)]가 순차적으로 제어 신호에 나타나는 비교 회로[예를 들면 비교 회로(50)], 및

제어 펄스의 펄스 폭이 소정의 폭을 초과하는 경우 제어 펄스에 대응하는 구동 펄스를 생성해서 생성된 구동 펄스를 트랜지스터에 공급하고, 제어 펄스의 펄스 폭이 소정의 폭보다 작은 경우 구동 펄스의 생성을 정지시키는 구동 펄스 생성 회로[예를 들면 구동 펄스 생성 회로(60)]를 포함한다.

상기 구성에 의하면, 출력 전압(VOUT)은 고부하 상태에서 제어 신호의 모든 제어 펄스에서 구동 펄스를 생성함으로써 고정밀한 타겟 값을 유지하고, 반면에 소비 전력의 양은 저부하 상태에서 구동 펄스의 생성을 정지함으로써 감소될 수 있다. 감지 전압과 기준 전압 사이의 비교에 의해 생성된 제어 신호에서, 구동 펄스의 생성이 제어 펄스에 대해 정지되므로 펄스 폭은 소정의 폭보다 작고, 각각의 효과가 고부하 상태와 저부하 상태 사이에 공통 회로와 신호[예를 들면 기준 신호(VREF)]를 이용하여 실현될 수 있다. 따라서, 본 발명은 회로와 신호를 고부하 상태와 저부하 상태 사이에 분리해서 이용하는 것이 필요하지 않는 이점(예를 들면 회로 구성이 간단해질 수 있음)을 갖는다.

본 발명의 바람직한 실시형태에서, 구동 펄스 생성 회로는 제어 신호를 지연시키는 지연 회로, 지연 처리 전의 제어 신호와 지연 처리 후의 제어 신호 사이의 부정 논리곱 연산의 결과를 출력하는 논리 회로, 및 논리 회로의 출력 신호에 따라 구동 펄스를 생성하는 구동 회로를 포함한다. 상기 언급한 양상에 의하면, 논리 회로는 지연 처리 전의 제어 신호와 지연 처리 후의 제어 신호 사이의 부정 논리곱 연산의 결과를 출력한다. 따라서, 논리 회로의 출력 신호[예를 들면 제어 신호(Y1)]에서, 펄스[예를 들면 제어 펄스(PY1)]가 지연 처리 전의 제어 신호[예를 들면 제어 신호(X)]와 지연 처리 후의 제어 신호[예를 들면 제어 신호(XD)] 사이의 오버랩핑에 따라 각각 생성된다. 즉, 제어 펄스는 제어 신호에서 제어 펄스의 펄스 폭이 지연 회로의 지연량을 초과하면 논리 회로의 출력 신호에 반영되고, 반면에 제어 펄스는 제어 신호에서 제어 펄스의 펄스 폭이 지연 회로의 지연량보다 크면 논리 회로의 출력 신호에 반영되지 않는다. 구동 회로는, 예를 들면 프런트 에지가 논리 회로의 출력 신호에 따라 규정되고, 에리어 에지가 지연 회로에 의한 지연 처리 후의 제어 신호에 따라 규정되는 구동 펄스를 생성한다. 상기 구성에 의하면, 제어 펄스의 길이는 지연 회로를 이용하는 간단한 구성으로 유리하게 식별될 수 있다.

제어 펄스의 펄스 폭을 판별하는 지연 회로를 이용하는 상기 언급한 양상에서, 구동 펄스의 생성에 사용되는 제어 펄스(제어 펄스는 논리 회로의 출력 신호에 반영됨)의 수는 지연 회로의 지연량이 커지면 감소하고, 출력 전압의 생성에 필요한 소비 전력의 양이 감소된다. 반면에, 구동 펄스의 생성에 사용되는 제어 펄스의 수는 지연 회로의 지연량이 작으면 증가하므로 출력 전압은 고정밀한 소정의 타겟 값으로 세팅되고 유지될 수 있다. 따라서, 지연 회로의 지연량이 가변가능하게 세팅되는 구성에 의하면, 고정밀한 출력 전압의 생성이나 소비 전력의 양의 감소는 지연 회로의 지연량에 의해 선택적으로 우선권을 갖도록 세팅된다.

본 발명은 특정한 바람직한 실시형태를 예시하고 기재하였지만 당업자에게 다양한 변화와 변경이 본 발명의 교시의 기초로 이루어질 수 있는 것이 명백하다. 그러한 변화와 변경은 첨부된 청구범위에 의해 규정되는 바와 같이 본 발명의 사상, 범위, 및 의도 내인 것이 명백하다.

본 출원은 2010년 9월 22일에 출원된 일본 특허 출원 제2010-211703호에 기초되고, 그 내용은 참조 문헌에 의해 여기에 포함된다.

100 : 전압 생성 회로 12 : DC 전원
14 : 출력 단자 TR1, TR2 : 트랜지스터
L : 초크 코일 C : 스무딩 커패시터
20 : 제어 회로 30 : 전압 감지 회로
322, 324 : 저항 소자 34 : 전압 소스
36 : 증폭기 38 : 위상 보정 회로
40 : 기준 생성 회로 42 : 전류 소스 회로
44 : 트랜지스터 46 : 커패시터 소자
50 : 비교 회로 60 : 구동 펄스 생성 회로
70 : 쇼트 펄스 제거 회로 72 : 지연 회로
74 : 논리 회로 76, 78 : 반전 회로
80 : 구동 회로 82, 84 : 신호 생성 회로
86 : 비교 회로

Claims

온되도록 DC 전원에 접속된 트랜지스터에 구동 펄스를 공급함으로써 출력 전압을 생성하는 전압 생성 회로로서;
상기 출력 전압에 따라 감지 전압을 생성하는 전압 감지 회로;
단위 기간을 1주기로 하여 단위 기간내에서 경시적으로 증가하도록 각 단위 기간마다 주기적으로 변하는 기준 전압을 생성하는 기준 전압 생성 회로;
상기 감지 전압과 상기 기준 전압 사이의 비교 결과에 따라 제어 신호를 생성하는 비교 회로로서, 상기 감지 전압에 따른 펄스 폭을 각각 갖는 제어 펄스가 상기 단위 기간마다 순차적으로 제어 신호에 나타나는 비교 회로; 및
상기 제어 펄스의 펄스 폭이 소정의 폭을 초과하는 경우 상기 제어 펄스에 대응하는 구동 펄스를 생성해서 생성된 구동 펄스를 트랜지스터에 공급하고, 상기 제어 펄스의 펄스 폭이 소정의 폭보다 작은 경우 상기 구동 펄스의 생성을 정지시키는 구동 펄스 생성 회로를 포함하는 것을 특징으로 하는 전압 생성 회로.
제 1 항에 있어서,
상기 구동 펄스 생성 회로는,
상기 제어 신호를 지연시키는 지연 회로,
지연 처리 전의 제어 신호와 지연 처리 후의 제어 신호 사이의 부정 논리곱 연산의 결과를 출력 신호로서 출력하는 논리 회로, 및
상기 논리 회로의 출력 신호에 따라 구동 펄스를 생성하는 구동 회로를 포함하는 것을 특징으로 하는 전압 생성 회로.
제 2 항에 있어서,
상기 구동 회로는 프런트 에지가 상기 논리 회로의 출력 신호에 따라 규정되고 리어 에지가 상기 지연 회로에 의한 지연 처리 후의 제어 신호에 따라 규정되는 구동 펄스를 생성하는 것을 특징으로 하는 전압 생성 회로.
제 2 항에 있어서,
상기 지연 회로의 지연량은 가변가능하게 세팅되는 것을 특징으로 하는 전압 생성 회로.
제 1 항에 있어서,
상기 구동 펄스 생성 회로는,
상기 제어 펄스의 펄스 폭을 측정하는 계수 회로,
상기 계수 회로에 의해 측정된 펄스 폭과 기준값 사이의 비교 결과에 따라 출력 신호를 생성하는 비교기, 및
상기 비교기로부터 출력된 출력 신호에 따라 구동 펄스를 생성하는 구동 회로를 포함하는 것을 특징으로 하는 전압 생성 회로.