JP2016048988A - 電源回路とその制御方法 - Google Patents

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Abstract

【課題】ＰＷＭ信号のオン時間が短い場合に制御モードが切替可能な電源回路とその制御方法を提供することを目的とする。【解決手段】電源回路は、入力端子と出力端子との間に主電流路が接続され、ＰＷＭ信号によってオン／オフが制御される第１のスイッチングトランジスタを備える。フィードバック電流が予め設定された第１の制御値より大きくなったタイミングと、所定のタイミング信号とによって前記ＰＷＭ信号のパルス幅を制御し、前記フィードバック電流の上限値を制御する第１のモードを有する。前記フィードバック電流が予め設定された第２の制御値より小さくなったタイミングと、前記タイミング信号とによって前記ＰＷＭ信号のパルス幅を制御し、前記フィードバック電流の下限値を制御する第２のモードを有する。前記ＰＷＭ信号のオン時間の長さに応じて前記第１のモードと前記第２のモードを切り替えるモード切替制御回路を有する電源回路が提供される。【選択図】図１

Description

本実施形態は、電源回路とその制御方法に関する。
従来、入力端子と出力端子間に主電流路が接続されたスイッチングトランジスタのオン／オフをＰＷＭ信号で制御して所望の出力電圧を出力するＰＷＭ制御の電源回路が知られている。ＰＷＭ制御においては、フィードバック電流と所定の制御値との比較動作によってＰＷＭ信号の立下げが制御される為、ＰＷＭ信号のオン時間が短い場合、すなわち、Ｄｕｔｙが小さい場合には、フィードバック電流と制御値とを高速で比較する回路構成が必要となる。高速の回路動作を行う回路構成とする為には、一般的には消費電力の大きい回路構成となる。ＰＷＭ信号のオン時間が短い場合の電源回路の制御を少ない消費電力で達成する為の工夫が必要である。
Ｍｅｎｇｍｅｎｇ Ｄｕ ｅｔ ａｌ、"Ａ ５−ＭＨｚ ９１％ Ｐｅａｋ−Ｐｏｗｅｒ−Ｅｆｆｉｃｉｅｎｃｙ Ｂｕｃｋ Ｒｅｇｕｌａｔｏｒ Ｗｉｔｈ Ａｕｔｏ−Ｓｅｌｅｃｔａｂｌｅ Ｐｅａｋ−ａｎｄ Ｖａｌｌｅｙ−Ｃｕｒｒｅｎｔ Ｃｏｎｔｒｏｌ"、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．４６、ＮＯ．８、ＰＰ．１９２８−１９３９、ＡＵＧＵＳＴ ２０１１
一つの実施形態は、ＰＷＭ信号のオン時間、すなわち、Ｄｕｔｙが短い場合に制御モードが切替可能な電源回路とその制御方法を提供することを目的とする。
一つの実施形態によれば、電源回路は入力端子と出力端子との間に主電流路が接続され、ＰＷＭ信号によってオン／オフが制御される第１のスイッチングトランジスタを備える。フィードバック電流が予め設定された第１の制御値より大きくなったタイミングと、所定のタイミング信号とによって前記ＰＷＭ信号のパルス幅を制御し、前記フィードバック電流の上限値を制御する第１のモードを有する。前記フィードバック電流が予め設定された第２の制御値より小さくなったタイミングと、前記タイミング信号とによって前記ＰＷＭ信号のパルス幅を制御し、前記フィードバック電流の下限値を制御する第２のモードを有する。前記ＰＷＭ信号のオン時間の長さに応じて前記第１のモードと前記第２のモードを切り替えるモード切替制御回路を有する電源回路が提供される。
図１は、第１の実施形態の電源回路の構成を示す図である。 図２は、第２の実施形態の電源回路の制御方法のフローを示す図である。 図３は、第３の実施形態の電源回路の制御方法を説明する為の図である。 図４は、第４の実施形態の電源回路の制御方法を説明する為の図である。 図５は、第５の実施形態の電源回路の構成を示す図である。 図６は、第６の実施形態の電源回路の制御方法を説明する為の図である。 図７は、第７の実施形態の電源回路の制御方法を説明する為の図である。
以下に添付図面を参照して、実施形態にかかる電源回路とその制御方法を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の電源回路の構成を示す図である。本実施形態の電源回路は、入力端子１を有する。入力端子１には、直流電圧Ｖｉｎを供給する入力電圧源１０が接続される。入力端子１には、第１のスイッチングトランジスタ１２のソース電極が接続される。第１のスイッチングトランジスタ１２のドレイン電極は端子２に接続される。第１のスイッチングトランジスタ１２のゲート電極は、駆動回路３０に接続される。第１のスイッチングトランジスタ１２は、駆動回路３０からの駆動信号によってオン／オフが制御される。第１のスイッチングトランジスタ１２の主電流路であるソース・ドレイン路は入力端子１と出力端子３との間に接続される。
第２のスイッチングトランジスタ１３のドレイン電極が第１のスイッチングトランジスタ１２のドレイン電極に接続される。第２のスイッチングトランジスタ１３のソース電極は、接地される。第２のスイッチングトランジスタ１３のゲート電極は、駆動回路３０に接続される。第２のスイッチングトランジスタ１３は、駆動回路３０からの駆動信号により、第１のスイッチングトランジスタ１２に対して相補的にオン／オフが制御される。
端子２には、インダクタンス１４の一端が接続される。インダクタンス１４の他端は、出力端子３に接続される。出力端子３には、平滑コンデンサ１５の一端が接続される。平滑コンデンサ１５の他端は接地される。出力端子３には、負荷１６が接続される。出力端子３の出力電圧Ｖｏｕｔが、負荷１６に供給される。
出力電圧Ｖｏｕｔは、補償回路２０に供給される。補償回路２０には、所定の参照電圧Ｖｒｅｆが供給される。補償回路２０は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆを比較し、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなるようにＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｉｎｔｅｇｒａｌ Ｄｅｒｉｖａｔｉｖｅ）制御を行い、その制御の為の制御値Ｉｃｔｒｌを生成して出力する。
制御値Ｉｃｔｒｌは、比較回路２２に供給される。比較回路２２には、第１のスイッチングトランジスタ１２の主電流路を流れるインダクタンス電流ＩＬから得られるフィードバック電流Ｉｓｅｎｓｅが供給される。電流センサ４は、例えば、インダクタンス１４に直列に接続された抵抗（図示せず）と、その抵抗に生じる電圧降下を検知する差動増幅器（図示せず）で構成される。インダクタンス電流ＩＬがインダクタンス１４を介して出力端子３に供給され出力電流Ｉｏｕｔとして負荷１６に供給される。従って、インダクタンス電流ＩＬを検知してフィードバック電流Ｉｓｅｎｓｅとして帰還させることにより、負荷電流、すなわち出力電流Ｉｏｕｔを検知することが出来る。
比較回路２２は、フィードバック電流Ｉｓｅｎｓｅを制御値Ｉｃｔｒｌと比較し、フィードバック電流Ｉｓｅｎｓｅが制御値Ｉｃｔｒｌより大きくなった時にリセット信号ＲｅｓｅｔをＲＳラッチ回路２３に供給する。
ＲＳラッチ回路２３のセット入力端子Ｓには、クロック生成回路３４からのクロック信号ｃｌｏｃｋが供給される。ＲＳラッチ回路２３の出力は、選択回路２４に供給される。
選択回路２４は、選択ゲート２７と選択ゲート２６を有する。選択ゲート（２６、２７）は、ピーク／バレー切替制御回路３２からのモード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙによって制御される。例えば、モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙがＨｉｇｈレベルの時には、インバータ２５を介する経路が選択される。すなわち、ＲＳラッチ回路２３の出力信号が反転されて出力される。
選択回路２４の出力信号は、ＰＷＭ信号として駆動回路３０に供給される。駆動回路３０は、ＰＷＭ信号に応答し、駆動信号を第１のスイッチングトランジスタ１２と第２のスイッチングトランジスタ１３のゲート電極に供給する。第１のスイッチングトランジスタ１２と第２のスイッチングトランジスタ１３は、相補的にオン／オフが制御される。第１のスイッチングトランジスタ１２がオンの時、出力電圧Ｖｏｕｔを上昇させる状態となる。すなわち、第１のスイッチングトランジスタ１２がオンの時間、出力電圧Ｖｏｕｔを上昇させる制御となる。
ＰＷＭ信号は、ピーク／バレー切替制御回路３２に供給される。ピーク／バレー切替制御回路３２は、ＰＷＭ信号のオン時間を所定の閾値と比較する。例えば、ＡＮＤゲート（図示せず）を用い、ＰＷＭ信号のオン時間、すなわち、Ｈｉｇｈレベルの期間に通過する一定周期のクロック信号（図示せず）をカウンタ（図示せず）でカウントすることにより、ＰＷＭ信号のオン時間を算出することが出来る。また、閾値としては、予め設定したカウント数を用いることが出来る。ＰＷＭ信号のオン時間が所定の閾値より小さい時、制御モードをバレー電流モード制御に切り替える。その為の制御信号として、ピーク／バレー切替制御回路３２は、モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙを出力する。
バレー電流モード制御においては、比較回路２２において、フィードバック電流Ｉｓｅｎｓｅが制御値Ｉｃｔｒｌより小さくなった時にリセット信号Ｒｅｓｅｔを出力する。これにより、フィードバック電流Ｉｓｅｎｓｅの下限値を制限する。ピーク電流モード制御においては、フィードバック電流Ｉｓｅｎｓｅが制御値Ｉｃｔｒｌより大きくなった時にリセット信号Ｒｅｓｅｔを出力する制御を行う。これにより、フィードバック電流Ｉｓｅｎｓｅの上限値を制限する。
ＰＷＭ信号のオン時間が所定の閾値より短くなり、急峻な立上りのフィードバック電流と制御値Ｉｃｔｒｌとの比較が必要になる場合に、制御モードをバレー電流モードに切り替えることにより、立下りの緩やかなフィードバック電流Ｉｓｅｎｓｅと制御値Ｉｃｔｒｌとの比較を行う制御モードに切り替えることが出来る。この為、例えば、比較回路２２に対する高速動作の要請が低くなり、消費電力を抑えた回路構成とすることが可能となる。
クロック生成回路３４は、例えば、リングオシレータ（図示せず）とカウンタ（図示せず）を有する。カウンタのカウント値を適宜設定することにより、クロック生成回路３４のクロック信号ｃｌｏｃｋの立上りと立下りを制御することが出来る。例えば、リングオシレータの基準クロック信号（図示せず）のゼロ番目のカウント値で立上り、Ｎ番目のカウント値で立下がるクロック信号ｃｌｏｃｋを生成する構成とすることが出来る。尚、外部から供給される基準周波数の信号（図示せず）を用いる構成であっても良い。
ピーク／バレー切替制御回路３２は、クロック生成回路３４にモード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙを供給する。クロック生成回路３４は、モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙに応答して、クロック信号ｃｌｏｃｋの位相をシフトして出力する。ピーク電流モード制御への切替をスムーズに行う為である。クロック生成回路３４の位相シフトについては、後述する。
ピーク／バレー切替制御回路３２には、フィードバック電流Ｉｓｅｎｓｅが供給される。ピーク／バレー切替制御回路３２は、制御モードの切替に合わせて、補償回路２０の制御値Ｉｃｔｒｌを書替える為に書替え信号Ｉｃｔｒｌ＿ｄｉｓｐｌａｃｅを補償回路２０に供給する。例えば、ピーク電流モード制御からバレー電流モード制御へ切り替える場合には、切替前のフィードバック電流Ｉｓｅｎｓｅの最下点の値（バレー値）に補償回路２０からの制御値Ｉｃｔｒｌが等しくなるように補償回路２０の補償係数を書き替える。かかる制御により、ピーク電流モード制御からバレー電流モード制御に切り替えた場合のフィードバック電流Ｉｓｅｎｓｅのバレー値を切替え前のバレー値に等しくすることが出来る為、制御モードの切替に伴う出力電圧Ｖｏｕｔの変動が抑制され、制御モード切替をスムーズに行うことが出来る。同様に、バレー電流モード制御からピーク電流モード制御へ切り替える場合には、切替前のフィードバック電流Ｉｓｅｎｓｅの最上点の値（ピーク値）に補償回路２０からの制御値Ｉｃｔｒｌが等しくなるように補償回路２０の補償係数を書き替えることが出来る。
補償回路２０が出力する制御値Ｉｃｔｒｌは、例えば、次の式（１）で示される。
Ｉｃｔｒｌ［ｎ］＝Ｉｃｔｒｌ［ｎ−１］＋ａ×ｅｒｒｏｒ［ｎ］
＋ｂ×ｅｒｒｏｒ［ｎ−１］＋ｃ×ｅｒｒｏｒ［ｎ−２］
＋ｄ×ｅｒｒｏｒ［ｎ−３］ ・・・ （１）
ここで、ｅｒｒｏｒは誤差値、ａ、ｂ、ｃ及びｄは補償係数を示す。また、［ｎ］は、現在の値、［ｎ−１］は、一つ前のサイクルの値、［ｎ−２］は、２サイクル前の値、［ｎ−３］は３サイクル前の値であることを示している。
制御モードの切替に合わせて、補償回路２０の補償係数を強制的に書き替えることにより、書替え後の制御値Ｉｃｔｒｌを切替え前のフィードバック電流Ｉｓｅｎｓｅのバレー値、あるいは、ピーク値に等しい値に設定することが出来る。
本実施形態によれば、ＰＷＭ信号のオン時間が所定の時間より短くなった場合に、ピーク電流モード制御をバレー電流モード制御に切り替えることが出来る。ピーク電流モード制御をバレー電流モード制御に切り替えることにより、フィードバック電流Ｉｓｅｎｓｅと制御値Ｉｃｔｒｌの比較動作が行われるまでの探索時間を延ばすことが出来る。この為、例えば、フィードバック電流Ｉｓｅｎｓｅと制御値Ｉｃｔｒｌを比較する比較回路２２を消費電力の大きい高速動作の回路構成としなくても、フィードバック電流Ｉｓｅｎｓｅと制御値Ｉｃｔｒｌとの比較が可能な構成とすることが出来る。すなわち、消費電流を低減し、変換効率の高い電源回路を提供することが出来る。また、制御モードを切り替えた時の新たな制御値Ｉｃｔｒｌを切替え前のフィードバック電流Ｉｓｅｎｓｅのバレー値に等しい値とすることにより、出力電圧Ｖｏｕｔのリップルを抑制することが出来る。また、モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙに応じてＲＳラッチ回路２３の出力を選択回路２４により反転させるか否かの制御により、選択回路２４の出力をＰＷＭ信号としてそのまま駆動回路３０に供給できる回路構成が提供される。
（第２の実施形態）
図２は、第２の実施形態の電源回路の制御方法のフローを示す図である。本実施形態の制御方法においては、電源回路の起動時は、ピーク電流モード制御で制御する（Ｓ２０１）。電源立上げ時には、ラッシュカレントにより出力電流Ｉｏｕｔが大きくなる可能性が高い為、出力電流Ｉｏｕｔのピーク値を抑えるピーク電流モード制御が好ましい。また、電源立上げ時は、ＰＷＭ信号のＤｕｔｙが定まらない為、ピーク電流モード制御で電源立上げ時の制御を行うことが望ましい。
電源回路が安定する所定時間が経過したか否かを判断する（Ｓ２０２）。所定時間が経過した後には、ＰＷＭ信号のオン時間、すなわち探索時間が所定の閾値より短いか否かを判断する（Ｓ２０３）。ＰＷＭ制御の場合、ＰＷＭ信号のオン時間、すなわち探索時間が所定の閾値より長いか短いかの判断は、Ｄｕｔｙが所定の閾値より大きいか小さいかの判断に等しい。
探索時間が閾値より短い場合、バレー電流モード制御へ切り替える（Ｓ２０４）。ピーク電流モード制御において探索時間が短い場合に、バレー電流モード制御に切り替えることにより探索時間を長くすることが出来る。
探索時間が閾値よりも長い時には、ピーク電流モード制御を維持する（Ｓ２０５）。
本実施形態によれば、電源回路の立上げ時は、ピーク電流モード制御による制御を行う。これにより、電源立上げ時のラッシュカレントによる出力電流の増加を抑制することが出来る。また、所定時間が経過した後は、ＰＷＭ信号のオン時間、すなわち、探索時間に応じて制御モードを切り替える。これにより、探索時間が短い場合のピーク電流モード制御をバレー電流モード制御に切り替えることにより探索時間を長くすることが出来る。この為、例えば、比較回路２２を電流消費の大きい高速動作の構成としなくてもフィードバック電流Ｉｓｅｎｓｅと制御値Ｉｃｔｒｌを比較することが出来るため、消費電力を抑制し、変換効率の高い電源回路を提供することが出来る。尚、出力電圧Ｖｏｕｔが一定の場合、入力電圧Ｖｉｎを検知することで、制御モードを切り替える構成にすることも可能である。出力電圧Ｖｏｕｔが一定の場合、入力電圧Ｖｉｎに応じてＰＷＭ信号のＤｕｔｙが予測できるからである。また、出力電圧Ｖｏｕｔが変動する場合には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔを検知してＰＷＭ信号のＤｕｔｙを予測して制御モードを切り替える構成とすることも可能である。
（第３の実施形態）
図３は、第３の実施形態の電源回路の制御方法を説明する為の図である。本実施形態は、ピーク電流モード制御からバレー電流モード制御へ切り替える場合の制御値Ｉｃｔｒｌの設定とクロック信号ｃｌｏｃｋの位相シフトの実施形態を示す。
探索時間、あるいは、ＰＷＭ信号のＤｕｔｙが閾値より小さくなったことを検知して、図３の上段にライン４０で示すモード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙがＨｉｇｈレベルになる。モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙがＨｉｇｈレベルになることにより、ピーク電流モード制御からバレー電流モード制御へ切り替わる。すなわち、ＰＷＭ信号の立上りがクロック信号ｃｌｏｃｋで制御され、ライン４３で示すフィードバック電流Ｉｓｅｎｓｅがライン４１で示す制御値ＩｃｔｒｌＡを超えるタイミングでＰＷＭ信号が立下がるピーク電流モード制御から、ＰＷＭ信号の立上りがフィードバック電流Ｉｓｅｎｓｅがライン４２で示す制御値ＩｃｔｒｌＢより小さくなるタイミングで制御され、ＰＷＭ信号の立下がりがクロック信号ｃｌｏｃｋで制御されるバレー電流モード制御へ切り替わる。
ピーク電流モード制御からバレー電流モード制御へ切り替える際、切替後の制御値ＩｃｔｒｌＢの値が切替前のフィードバック電流Ｉｓｅｎｓｅの最下点４４の値に等しくなるように、補償回路２０の補償係数が書替えられる。これにより、ピーク電流モード制御からバレー電流モード制御への切り替えに伴う出力電圧Ｖｏｕｔのリップルを抑制することが出来る。
フィードバック電流Ｉｓｅｎｓｅが制御値ＩｃｔｒｌＡを超えたタイミングで、クロック生成回路３４は、クロック信号５０を出力する。例えば、ピーク／バレー切替制御回路３２からのモード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙによりクロック生成回路３４のカウンタをリセットすることにより、クロック信号５０を生成する。すなわち、クロック信号５０は、モード切替が行われる前のタイミングから位相シフトされて出力される。以降、適宜設定したカウンタのカウント値に応じて、クロック信号５１以降のクロック信号ｃｌｏｃｋが、順次、クロック生成回路３４から出力される。すなわち、ＰＷＭ信号の立下りを制御するクロック信号ｃｌｏｃｋがクロック生成回路３４から出力される。尚、ピーク電流モード制御からバレー電流モード制御へ切り替える直前のＰＷＭ信号５２の立下りは、フィードバック電流Ｉｓｅｎｓｅが制御値ＩｃｔｒｌＡより高くなったタイミングで制御される。
ピーク電流モード制御からバレー電流モード制御へ切り替えることにより、ピーク電流モード制御ではＴ１であった探索時間が、１周期から時間Ｔ１を引いた時間Ｔ２に切り替わる。すなわち、探索時間を延ばすことが出来る。これにより、立下りの緩やかなフィードバック電流Ｉｓｅｎｓｅと制御値Ｉｃｔｒｌを比較する構成に切り替わる為、例えば、比較回路２２として高速動作の回路構成が要求されない為、消費電流を抑えた回路で構成することが出来る。また、ピーク電流モード制御からバレー電流モード制御へ切り替える際、供給するクロック信号ｃｌｏｃｋの位相をシフトすることで、制御モードの切替をスムーズに行うことが出来る。
（第４の実施形態）
図４は、第４の実施形態の電源回路の制御方法を説明する為の図である。本実施形態は、ピーク電流モード制御からバレー電流モード制御へ切り替える場合の制御値Ｉｃｔｒｌの設定とクロック信号ｃｌｏｃｋの位相シフトの実施形態を示す。探索時間が所定の閾値を下回ると、同図上段にライン６０で示すモード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙがＨｉｇｈレベルになり、ピーク電流モード制御からバレー電流モード制御への切替が行われる。
ピーク電流モード制御においては、ＰＷＭ信号の立上りがクロック信号ｃｌｏｃｋで制御され、その立下りがライン６４で示す制御値ＩｃｔｒｌＡよりもライン６６で示すフィードバック電流Ｉｓｅｎｓｅが大きくなったタイミングで制御される。
モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙがＨｉｇｈレベルになるタイミングに応答して、ピーク／バレー切替制御回路３２はクロック生成回路３４のクロック信号ｃｌｏｃｋの位相シフトを行う。この位相シフトは、例えば、位相シフトを行う直前のクロック信号６１から探索時間の閾値Ｔだけ遅らせたタイミングでクロック信号６２を出力させることにより行う。例えば、クロック生成回路３４に設けられるクロック信号ｃｌｏｃｋを出力するタイミングを制御するカウンタ（図示せず）を制御して、探索時間Ｔに対応するカウント値になった時にカウンタをリセットしてクロック信号６２を出力させることで位相シフトを行うことが出来る。バレー電流モード制御に切り替えた直後のＰＷＭ信号７０の立下りは、位相シフトされたクロック信号６２によって制御される。
位相シフト後は、通常の動作、すなわち、カウンタのカウント値が所定のフルカウント値になった時にカウンタがリセットされて後続のクロック信号６３が出力される制御に戻す。これにより、バレー電流モード制御においては、ＰＷＭ信号の立上りがライン６５で示す制御値ＩｃｔｒｌＢよりもライン６６で示すフィードバック電流Ｉｓｅｎｓｅが小さくなったタイミングで制御され、その立下りがクロック信号ｃｌｏｃｋで制御される。
ピーク電流モード制御からバレー電流モード制御への切替を行う際、バレー電流モード制御の制御値ＩｃｔｒｌＢは、切替前のフィードバック電流Ｉｓｅｎｓｅのバレー値６７を用いて設定する。すなわち、制御値ＩｃｔｒｌＢがバレー値６７に等しくなるように補償回路２０の補償係数を書替える。これにより、制御モードを切り替えた前後におけるフィードバック電流Ｉｓｅｎｓｅの平均値の変動が抑えられるため、ピーク電流モード制御からバレー電流モード制御への切替に伴う出力電圧Ｖｏｕｔのリップルを抑制することが出来る。同様に、バレー電流モード制御からピーク電流モード制御へ切替を行う際には、ピーク電流モード制御に切り替えた際の制御値Ｉｃｔｒｌは、切替前のフィードバック電流Ｉｓｅｎｓｅのピーク値を用いて設定することが出来る。
本実施形態においては、ピーク電流モード制御からバレー電流モード制御へ切り替える際、切替前のクロック信号ｃｌｏｃｋから探索時間の閾値Ｔ分だけ遅らせたタイミングでクロック信号ｃｌｏｃｋを出力させる位相シフトを行う。位相シフトしたクロック信号ｃｌｏｃｋにより切替後に生成される最初のＰＷＭ信号の立下りを制御することが出来る為、ＰＷＭ信号の立下りの制御を精度よく行うことが出来る。
（第５の実施例）
図５は、第５の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態は、いわゆるマルチフェーズの電源回路の構成を有する。マルチフェーズの電源回路においては、異なる位相で動作する複数のＤＣＤＣコンバータの出力電流を合算することで、低リップルで安定した出力電圧Ｖｏｕｔを得ることが出来る。同図は、第１相のＰｈａｓｅ１のＤＣＤＣコンバータを示しており、Ｐｈａｓｅ２、ＰｈａｓｅＮは、同様の構成を有する。以降、Ｐｈａｓｅ１の構成を用いて説明する。各フェーズ（Ｐｈａｓｅ１、Ｐｈａｓｅ２、ＰｈａｓｅＮ）のＤＣＤＣコンバータの出力電圧Ｖｏｕｔが、出力端子３で加算される。
本実施形態においては、出力端子３に接続されたＡＤコンバータ１００を介して、デジタル化した出力電圧Ｖｏｕｔが誤差算出回路１０１に供給される。誤差算出回路１０１においては、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの比較が行われ、その誤差値を算出して、補償回路１０２に供給する。補償回路１０２は、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなるようにＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｉｎｔｅｇｒａｌ Ｄｅｒｉｖａｔｉｖｅ）制御を行い、その制御の為の制御値Ｉｃｔｒｌ１を生成して出力する。尚、誤差算出回路１０１と補償回路１０２は、各フェーズのＤＣＤＣコンバータ（Ｐｈａｓｅ１、Ｐｈａｓｅ２、ＰｈａｓｅＮ）に対して、共用される。
補償回路１０２からの制御値Ｉｃｔｒｌ１は、制御値補正回路１０４と選択回路１０６に供給される。選択回路１０６は選択ゲート（１０７、１０８）を有する。選択ゲート（１０７、１０８）は、ピーク／バレー切替制御回路３２からのモード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙ１に応答して、比較回路１０９に供給される信号を切り替える。すなわち、モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙ１がＬｏｗレベルの時、すなわち、ピーク電流モード制御の時、ＡＤコンバータ１０５を介して供給されるフィードバック電流Ｉｓｅｎｓｅ１を比較回路１０９の非反転入力端（＋）に供給すると共に、制御値Ｉｃｔｒｌ１を比較回路１０９の反転入力端（−）に供給する。モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙ１がＨｉｇｈレベルの時、すなわち、バレー電流モード制御の時には、ＡＤコンバータ１０５を介して供給されるフィードバック電流Ｉｓｅｎｓｅ１を比較回路１０９の反転入力端（−）に供給すると共に、制御値Ｉｃｔｒｌ１を比較回路１０９の非反転入力端（＋）に供給する。
比較回路１０９のリセット信号Ｒｅｓｅｔは、ＲＳラッチ回路２３のリセット入力端Ｒに供給される。ＲＳラッチ回路２３のセット入力端Ｓには、クロック生成回路３４からのクロック信号ｃｌｏｃｋ１が供給される。ＲＳラッチ回路２３の出力信号は、選択回路１１０に供給される。選択回路１１０は、ピーク／バレー切替制御回路３２からのモード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙ１に応答して、ＲＳラッチ回路２３からの非反転出力端Ｑと反転出力端ＱＮの出力を選択して、ＰＷＭ信号を駆動回路３０に供給する。モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙ１がＬｏｗレベルの時、すなわち、ピーク電流モード制御の時、ＲＳラッチ回路２３の非反転出力端Ｑの出力信号を駆動回路３０に供給する。モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙ１がＨｉｇｈレベルの時、すなわち、バレー電流モード制御の時には、ＲＳラッチ回路２３の反転出力端ＱＮの出力信号を駆動回路３０に供給する。
ＲＳラッチ回路２３の非反転出力端Ｑの出力信号が、ピーク／バレー切替制御回路３２に供給される。ピーク／バレー切替制御回路３２では、非反転出力端Ｑからの出力信号のオン時間、すなわち、探索時間と所定の閾値との比較が行われる。探索時間が閾値を下回った場合には、モード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙ１を出力し、バレー電流モード制御に切り替える。ＲＳラッチ回路２３の非反転出力端Ｑの出力信号は、クロック信号ｃｌｏｃｋ１でセットされ、比較回路１０９の信号でリセットされる。すなわち、ＲＳラッチ回路２３の非反転出力端Ｑのオン時間はピーク電流モード制御の際のＰＷＭ信号のオン時間に相当する。従って、ＲＳラッチ回路２３の非反転出力端Ｑのオン時間を所定の閾値と比較することでピーク電流モード制御とバレー電流モード制御の切替の判断として用いることが出来る。
ピーク／バレー切替制御回路３２は、クロック生成回路３４が出力するクロック信号ｃｌｏｃｋ１の位相をシフトする制御信号ｅｎ＿ｓｈｉｆｔをクロック生成回路３４に供給する。この位相シフトは、既述した通り、ピーク電流モード制御からバレー電流モード制御に切り替える際に、所定の時間遅らせたタイミングでクロック信号ｃｌｏｃｋ１を出力させる制御である。クロック生成回路３４は、夫々対応するマルチフェーズのＤＣＤＣコンバータにクロック信号（ｃｌｏｃｋ２、ｃｌｏｃｋＮ）を供給する。各クロック信号（ｃｌｏｃｋ２、ｃｌｏｃｋＮ）は、Ｐｈａｓｅ１のクロック信号ｃｌｏｃｋ１から所定のタイミングだけ遅れたタイミングで出力される。所定のタイミングは、例えば、各フェーズのフィードバック電流Ｉｓｅｎｓｅのピークとバレーのタイミングを夫々補完し合う関係になるように調整される。
本実施形態は、制御値補正回路１０４を有する。制御値補正回路１０４は、ピーク／バレー切替制御回路３２が生成するＰｈａｓｅ１の制御値Ｉｃｔｒｌ１を基準として、各補正値（Ｉｃｔｒｌ２＿ｏｆｆｓｅｔ、ＩｃｔｒｌＮ＿ｏｆｆｓｅｔ）を用いて他の各フェーズ（Ｐｈａｓｅ２、ＰｈａｓｅＮ）用の制御値（Ｉｃｔｒｌ２、ＩｃｔｒｌＮ）を生成する。各フェーズ（Ｐｈａｓｅ２、ＰｈａｓｅＮ）毎に電流値が異なる場合、モード切替後の制御値を同じ値にすると各フェーズ（Ｐｈａｓｅ２、ＰｈａｓｅＮ）のフィードバック電流（Ｉｓｅｎｓｅ２、ＩｓｅｎｓｅＮ）が制御値Ｉｃｔｒｌ１に到達するタイミングが制御モードの切替により変動することになり、出力電圧Ｖｏｕｔにリップルが生じる。この為、フェーズ（Ｐｈａｓｅ２、ＰｈａｓｅＮ）毎に制御値（Ｉｃｔｒｌ２、ＩｃｔｒｌＮ）の補正を行うことでモード切替に伴う出力電圧Ｖｏｕｔのリップルの発生を抑制することが出来る。補正された制御値（Ｉｃｔｒｌ２、ＩｃｔｒｌＮ）が、対応する各フェーズ（Ｐｈａｓｅ２、ＰｈａｓｅＮ）に供給される。
本実施形態においては、マルチフェーズの電源回路において、制御モード切替後の制御値Ｉｃｔｒｌを各フェーズ（Ｐｈａｓｅ２、ＰｈａｓｅＮ）のフィードバック電流Ｉｓｅｎｓｅの値に応じて各フェーズ毎に補正する制御値補正回路１０４が設けられる。かかる構成により、制御モード切替に伴う出力電圧Ｖｏｕｔのリップルが抑制される。探索時間が短い場合にピーク電流モード制御からバレー電流モード制御に切り替えることにより、探索時間を長くすることが出来る為、例えば、デジタル化してフィードバック電流Ｉｓｅｎｓｅを供給するＡＤコンバータ１０５の応答速度を高速化する必要性が低くなるため、ＡＤコンバータ１０５を高速化する為の電力消費を抑制することが出来る。
（第６の実施形態）
図６は、第６の実施形態の電源回路の制御方法を説明する為の図である。マルチフェーズの電源回路において、ピーク電流モード制御からバレー電流モード制御へ切り替える場合の一つの実施形態を、２相の場合を例にして説明する為の図である。図において上段側がＰｈａｓｅ１における制御を示す。
ＰＷＭ信号１のオン時間、すなわち、探索時間が所定の閾値より短くなると、ピーク／バレー切替制御回路３２が出力するライン１２６で示すモード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙ１がＨｉｇｈレベルとなり、ピーク電流モード制御からバレー電流モード制御に切り替わる。すなわち、ＰＷＭ信号１の立上りがクロック信号ｃｌｏｃｋ１で制御されライン１２２で示すフィードバック電流Ｉｓｅｎｓｅ１がライン１２０で示す制御値Ｉｃｔｒｌ１Ａを超えるタイミングで制御される制御モードから、ＰＷＭ信号１の立下がりがクロック信号ｃｌｏｃｋ１で制御され、立上りがフィードバック電流Ｉｓｅｎｓｅ１がライン１２１で示す制御値Ｉｃｔｒｌ１Ｂより小さくなるタイミングで制御される制御モードへ切り替わる。
ピーク電流モード制御からバレー電流モード制御に切り替える際、既述のクロック信号ｃｌｏｃｋ１の位相シフトが行われる。すなわち、クロック信号ｃｌｏｃｋ１のクロック信号１２４から位相シフトされたタイミングでクロック１２５が供給される。モード切替後の制御値Ｉｃｔｒｌ１Ｂは、モード切替前のフィードバック電流Ｉｓｅｎｓｅ１のバレー値１２３に等しい値になるように設定される。すなわち、ピーク／バレー切替制御回路３２が出力する書替え信号Ｉｃｔｒｌ＿ｄｉｓｐｌａｃｅの制御の下、モード切替後の制御値Ｉｃｔｒｌ１Ｂがバレー値１２３に等しくなるように補償回路１０２の補償係数を書き換える。
Ｐｈａｓｅ２での制御は、以下の通りである。ピーク電流モード制御においては、ライン１３０で示す制御値Ｉｃｔｒｌ２Ａをフィードバック電流Ｉｓｅｎｓｅ２が超えたタイミングでＰＷＭ信号２の立下りが制御される。例えば、クロック生成回路３４は、クロック信号ｃｌｏｃｋ１の周期の中間の周期でクロック信号ｃｌｏｃｋ２を生成し、出力する。Ｐｈａｓｅ１の出力電流のピーク間のバレーをＰｈａｓｅ２の出力電流で補完して、出力電流を均一化する為である。ライン１４０で示すＰｈａｓｅ２のモード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙ２は、クロック信号ｃｌｏｃｋ２に同期して出力される。Ｐｈａｓｅ２のモード切替イネーブル信号ｅｎ＿ｖａｌｌｅｙ２がＨｉｇｈレベルとなると、ピーク電流モード制御からバレー電流モード制御に切り替わる。ピーク電流モード制御からバレー電流モード制御に切り替える際、Ｐｈａｓｅ１と同様に、既述のクロック信号ｃｌｏｃｋ２の位相シフトが行われる。すなわち、クロック信号ｃｌｏｃｋ２のクロック信号１３４から位相シフトされたタイミングでクロック１３５が供給される。
モード切替後の制御値Ｉｃｔｒｌ２Ｂは、モード切替前のＰｈａｓｅ１のフィードバック電流Ｉｓｅｎｓｅ１のバレー値１２３とライン１３２で示すＰｈａｓｅ２のフィードバック電流Ｉｓｅｎｓｅ２のバレー値１３３の差分Δ１を用いて、モード切替後のＰｈａｓｅ１の制御値Ｉｃｔｒｌ１Ｂを補正して生成する。すなわち、ライン１３１で示すモード切替後の制御値Ｉｃｔｒｌ２Ｂを、例えば、ライン１２１で示す制御値Ｉｃｔｒｌ１ＢよりΔ２（既述の補正値Ｉｃｔｒｌ２＿ｏｆｆｓｅｔに対応する）だけ低い値に補正して設定する。これにより、バレー電流モード制御に切り替わった際、切替前のフィードバック電流Ｉｓｅｎｓｅ１とフィードバック電流Ｉｓｅｎｓｅ２との差分Δ１が切替後の制御値Ｉｃｔｒｌ１Ｂと制御値Ｉｃｔｒｌ２Ｂの差分Δ２に反映される。例えば、差分Δ１と差分Δ２は等しい値である。これにより、制御モードの切替後、フィードバック電流Ｉｓｅｎｓｅ２はＰｈａｓｅ１の制御値Ｉｃｔｒｌ１Ｂではなく補正された制御値Ｉｃｔｒｌ２Ｂと比較される。これにより、制御モード切替前のフィードバック電流Ｉｓｅｎｓｅ２と制御値Ｉｃｔｒｌ２Ａとの比較のタイミングを制御モード切替後も維持することが出来る。この為、制御モードの切替前のＰＷＭ信号の立上げと立下げのタイミングが制御モードの切替後も維持される為、制御モードの切替に伴う出力電圧Ｖｏｕｔのリップルの発生を抑制することが出来る。
本実施形態の電源回路の制御方法によれば、マルチフェーズの電源回路において、フェーズ間におけるフィードバック電流Ｉｓｅｎｓｅの相違を考慮して、モード切替後の制御値Ｉｃｔｒｌを、フェーズ毎に補正する。これにより、制御モード切替に伴う出力電圧Ｖｏｕｔのリップルを抑制して制御モードの切替を行うことが出来る。
（第７の実施形態）
図７は、第７の実施形態の電源回路の制御方法を説明する為の図である。本実施形態は、２相のマルチフェーズの電源回路におけるクロック信号ｃｌｏｃｋの生成と位相シフトの実施形態を示す。同図上段に示すライン２００は、モード切替の際にピーク／バレー切替制御回路３２がクロック生成回路３４に供給する制御信号ｅｎ＿ｓｈｉｆｔである。
例えば、クロック生成回路３４には１０ビット構成のカウンタ（図示せず）が設けられる。定常状態では、例えば、Ｐｈａｓｅ１用のクロック信号ｃｌｏｃｋ１を生成する為のカウンタｃｎｔ１は、カウント値が１０２３でフルカウントとなり、次のカウントでクロック信号（２１０、２１１）を生成する。すなわち、１周期が１０２４カウントで構成される。Ｐｈａｓｅ２用のクロック信号ｃｌｏｃｋ２を生成する為のカウンタｃｎｔ２は、同様にフルカウント値が１０２３の構成を有しており、カウンタｃｎｔ１のカウント値が５１１になった時にリセットされ、次のカウントでカウント値がゼロに戻りクロック信号（２２０、２２１）を生成する。Ｐｈａｓｅ１のクロック信号ｃｌｏｃｋ１の１周期の中間のタイミングでクロック信号ｃｌｏｃｋ２を生成することにより、Ｐｈａｓｅ１が出力する出力電圧ＶｏｕｔのバレーをＰｈａｓｅ２の出力電圧Ｖｏｕｔで補完させ、全体としての出力電圧Ｖｏｕｔのリップルを抑制することが出来る。
制御信号ｅｎ＿ｓｈｉｆｔがＨｉｇｈレベルになると、クロック信号ｃｌｏｃｋ１の位相シフトが行われる。制御信号ｅｎ＿ｓｈｉｆｔに応答して、Ｐｈａｓｅ１に供給されるクロック信号ｃｌｏｃｋ１の立上りを設定するカウンタｃｎｔ１は、例えば、位相シフト量を示すカウント値４９０でゼロに戻るように設定される。このカウント値４９０は、例えば、既述した探索時間の閾値に合わせて設定することが出来る。かかる設定により、カウンタｃｎｔ１のカウント値は、４９０の次のカウントでゼロに戻りクロック信号２１２が生成される。
Ｐｈａｓｅ２に供給されるクロック信号ｃｌｏｃｋ２の生成のタイミングを制御するカウンタｃｎｔ２は、クロック信号ｃｌｏｃｋ１用のカウンタｃｎｔ１のカウント値が、例えば、５１１になった時にリセットされる。従って、クロック信号ｃｌｏｃｋ２は、カウンタｃｎｔ１のカウント値が５１１になった時にリセットされ、次のカウントでカウント値がゼロに戻りクロック信号２２２を生成する。かかる制御により、制御モード切替時にピーク／バレー切替制御回路３２が出力する制御信号ｅｎ＿ｓｈｉｆｔに応答して、Ｐｈａｓｅ２に供給されるクロック信号ｃｌｏｃｋ２に対して、クロック信号ｃｌｏｃｋ１の位相シフトと同じ位相シフトを行うことが出来る。すなわち、ピーク／バレー切替制御回路３２を共通にした構成で、マルチフェーズの電源回路のクロック信号ｃｌｏｃｋの位相シフトの制御を行うことが出来る。
本実施形態によれば、制御モードの切替時にピーク／バレー切替制御回路３２を共通にした構成で、マルチフェーズの電源回路の各フェーズに供給されるクロック信号ｃｌｏｃｋの生成と位相シフトの制御を行うことが出来る。切替後に生成される最初のＰＷＭ信号の立下りを、各フェーズにおいて、位相シフトされたクロック信号ｃｌｏｃｋにより精度よく制御することが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 入力端子、２ 端子、３ 出力端子、４ 電流センサ、１０ 入力電圧源、１２ 第１のスイッチングトランジスタ、１３ 第２のスイッチングトランジスタ、１４ インダクタンス、１５ 平滑コンデンサ、１６ 負荷、２０ 補償回路、２２ 比較回路、２３ ＲＳラッチ回路、２４ 選択回路、３０ 駆動回路、３２ ピーク／バレー切替制御回路、３４ クロック生成回路、１０１ 誤差算出回路、１０２ 補償回路、１０４ 制御値補正回路。

Claims (13)

  1. 入力端子と出力端子との間に主電流路が接続された第１のスイッチングトランジスタを備え、前記第１のスイッチングトランジスタに印加されるＰＷＭ信号によって前記第１のスイッチングトランジスタのオン／オフを制御して出力電圧を調整する電源回路において、
    フィードバック電流が予め設定された第１の制御値より大きくなったタイミングと、所定のタイミング信号とによって前記ＰＷＭ信号のパルス幅を制御し、前記フィードバック電流の上限値を制御する第１のモードと、
    前記フィードバック電流が予め設定された第２の制御値より小さくなったタイミングと、前記タイミング信号とによって前記ＰＷＭ信号のパルス幅を制御し、前記フィードバック電流の下限値を制御する第２のモードと、
    前記ＰＷＭ信号のオン時間の長さに応じて前記第１のモードと前記第２のモードを切り替えるモード切替制御回路と、
    を有することを特徴とする電源回路。
  2. 前記出力電圧と参照電圧を比較して、その差分値から前記第１の制御値と前記第２の制御値を生成して出力する補償回路を具備することを特徴とする請求項１に記載の電源回路。
  3. 前記第１の制御値または前記第２の制御値を前記フィードバック電流と比較する比較回路と、
    前記タイミング信号によってセットされ、前記比較回路の出力によりリセットされるＲＳラッチ回路と、
    前記モード切替制御回路からのモード切替信号に応答して、前記ＲＳラッチ回路の非反転出力と反転出力のいずれかを選択する選択回路と、
    を具備することを特徴とする請求項１または２に記載の電源回路。
  4. 前記モード切替制御回路からのモード切替信号に応答して、前記フィードバック電流と前記第１の制御値または前記第２の制御値を切り替えて前記比較回路に供給する選択回路を具備することを特徴とする請求項３に記載の電源回路。
  5. 入力端子と出力端子との間に主電流路が並列に接続された複数のスイッチングトランジスタと、前記複数のスイッチングトランジスタの主電流路からのフィードバック電流と所定の制御値とを比較する比較回路を備え、前記比較回路の出力と所定のタイミング信号とによってパルス幅が制御されるＰＷＭ信号によって前記複数のスイッチングトランジスタのオン／オフを制御して出力電圧を調整するマルチフェーズの電源回路において、
    前記出力電圧と参照電圧の誤差値から前記制御値を生成する補償回路と、
    前記複数のスイッチングトランジスタの主電流路からのフィードバック電流と前記複数のスイッチングトランジスタの内の特定のスイッチングトランジスタの主電流路からのフィードバック電流の最下点の値との差分値を求める制御回路と、
    前記制御値と前記差分値を用いて補正された制御値を生成する制御値補正回路とを具備することを特徴とする電源回路。
  6. 入力端子と出力端子間に主電流路が接続された第１のスイッチングトランジスタのオン／オフをＰＷＭ信号によって制御する電源回路の制御方法において、
    前記第１のスイッチングトランジスタの主電流路からのフィードバック電流が予め設定された第１の制御値より大きくなったタイミングと、所定のタイミング信号とによって前記ＰＷＭ信号のパルス幅を制御し、前記フィードバック電流の上限値を制御する第１のモードと、
    前記第１のスイッチングトランジスタの主電流路からのフィードバック電流が予め設定された第２の制御値より小さくなったタイミングと、前記タイミング信号とによって前記ＰＷＭ信号のパルス幅を制御し、前記フィードバック電流の下限値を制御する第２のモードと、
    を備え、前記ＰＷＭ信号のオン時間の長さに応じて前記第１のモードと前記第２のモードを切り替えることを特徴とする電源回路の制御方法。
  7. 前記第１のモードから前記第２のモードに切り替えた際の前記第２の制御値を、前記第２のモードに切り替える前の前記フィードバック電流の最下点の値に等しくなるように設定することを特徴とする請求項６に記載の電源回路の制御方法。
  8. 電源回路の立上げ時には、前記第１のモードにより制御することを特徴とする請求項６または７に記載の電源回路の制御方法。
  9. 前記第１のモードから前記第２のモードに切り替える際、切替後の前記タイミング信号は、切替前のタイミングとは異なるタイミングで出力されることを特徴とする請求項６から８のいずれか一項に記載の電源回路の制御方法。
  10. 前記第１のモードから前記第２のモードへの切替は、前記ＰＷＭ信号のオン時間が予め設定された閾値時間より短くなった場合に行われ、前記切替後の最初のタイミング信号は切替前のタイミング信号の立上りから前記閾値時間分遅れたタイミングで供給されることを特徴とする請求項９に記載の電源回路の制御方法。
  11. 前記第１のモードから前記第２のモードへ切替た後の最初のタイミング信号は、前記第１のスイッチングトランジスタの主電流路からのフィードバック電流が前記第１の制御値より大きくなったタイミングで供給されることを特徴とする請求項９に記載の電源回路の制御方法。
  12. 前記電源回路は、入力端子と出力端子間に主電流路が前記第１のスイッチングトランジスタと並列に接続された第２のスイッチングトランジスタを備えたマルチフェーズの電源回路であり、前記第１のスイッチングトランジスタの主電流路からのフィードバック電流と前記第２のスイッチングトランジスタの主電流路からのフィードバック電流の最下点の値の差分を求め、前記差分に応じて前記第２のスイッチングトランジスタに供給されるＰＷＭ信号のパルス幅を制御する制御値の値を補正することを特徴とする請求項６に記載の電源回路の制御方法。
  13. 前記第１のモードから前記第２のモードへ切り替える際、モード切替後に前記第１のスイッチングトランジスタに供給されるＰＷＭ信号のオン時間を制御する最初のタイミング信号と、切替後に前記第２のスイッチングトランジスタに供給されるＰＷＭ信号のオン時間を制御する最初のタイミング信号を、夫々、同じ時間分だけ位相シフトして供給することを特徴とする請求項１２に記載の電源回路の制御方法。
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