JP5942455B2 - スイッチングレギュレータ - Google Patents

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Description

本発明は，スイッチングレギュレータに関する。
スイッチングレギュレータは，入力される第１の電源電圧から負荷回路が要求する第２の電源電圧を生成し，負荷回路に供給する。スイッチングレギュレータは，負荷回路がより多くの電流を消費する重負荷の場合と，より少ない電流しか消費しない軽負荷の場合とで，第２の電源電圧を規定された電圧に維持することが求められる。
一方で，例えばモバイル機器等に搭載されるスイッチングレギュレータは，低消費電力化の要請から，スイッチングレギュレータの内部回路による電力消費を抑制して，電力変換効率を向上させることが求められる。
スイッチングレギュレータの電力損失には様々の損失が含まれ，例えば，インダクタ電流ロス，インダクタヒステリシスロス，出力駆動トランジスタのスイッチングロス，導通ロス及びゲート電荷ロスなどがある。電力変換効率を向上させるためには，これらのロスをできるだけ小さくすることが必要になる。
スイッチングレギュレータについては，以下の特許文献に開示されている。これらの特許文献では，負荷回路が軽負荷の時にゲート幅が小さい予備のＦＥＴによる駆動に切り換えて消費電力を削減したり，負荷回路の負荷の程度に応じて出力駆動トランジスタの数を制御，例えば負荷が軽くなると出力駆動トランジスタの数を減らしてゲート電荷ロスを抑制するなどの制御を行う。
米国特許第５７３１７３１号 米国特許第５９６９５１４号
しかしながら，従来のスイッチングレギュレータでは，出力電流等を監視して負荷回路の軽負荷状態を検出して，出力駆動トランジスタを切り換えたり数を減らしたりするものの，負荷回路の負荷状態が急変することに備えて，内蔵する制御回路の大部分を動作状態にしておかなければならない。そのため，従来のスイッチングレギュレータは十分に効率を改善することができない。
そこで，本発明の目的は，電力効率を改善したスイッチングレギュレータを提供することにある。
スイッチングレギュレータの第１の側面は，インダクタに電流を供給する第１の出力トランジスタを制御して，第１の電源電圧から第２の電源電圧を生成するスイッチングレギュレータであって，
前記第２の電源電圧と第１の基準電圧との差分を増幅するエラーアンプと，
前記インダクタを流れるインダクタ電流を電圧に変換するカレントセンスアンプと，
前記エラーアンプの出力電圧と前記カレントセンスアンプの出力電圧とを比較し，前記第２の電源電圧が低下する時にトリガー信号を出力するカレントコンパレータと，
前記トリガー信号に応答して前記第１の出力トランジスタを駆動するための制御パルスを生成するパルス生成回路と，
前記第２電源電圧が供給される負荷側から供給されるスリープ信号によるスリープ期間中に，前記カレントセンスアンプまたはパルス生成回路の動作を実質的に停止すると共に，前記トリガー信号の発生に応答して当該停止したカレントセンスアンプまたはパルス生成回路の動作を一時的に再開した後再度停止するスリープ制御回路とを有し，
前記スリープ期間中において，前記トリガー信号の発生から所定時間経過後に前記パルス生成回路が制御パルスを生成する。
第１の側面によれば，スイッチングレギュレータの電力効率が向上する。
スイッチングレギュレータの構成を示す図である。 図１のスイッチングレギュレータの動作を示す波形図である。 図１のスイッチングレギュレータの動作を示す波形図である。 第１の実施の形態におけるスイッチングレギュレータの構成図である。 スリープ制御回路３０の構成図である。 タイミング回路３２の構成図である。 スイッチングレギュレータの動作を示すタイミングチャート図である。 第２の実施の形態におけるスイッチングレギュレータの構成図である。 図８のスイッチングレギュレータの動作を示すタイミングチャート図である。 第３の実施の形態におけるスイッチングレギュレータの構成図である。 カレントコンパレータ１４−１，１４−２の回路図である。 図１０のスイッチングレギュレータの動作のタイミングチャート図である。 第４の実施の形態におけるスイッチングレギュレータの構成図である。 第５の実施の形態におけるスイッチングレギュレータの構成図である。
図１は，スイッチングレギュレータの構成を示す図である。スイッチングレギュレータは，入力される第１の電源電圧VINから負荷回路２に供給する第２の電源電圧VOUTを生成する回路である。その構成は，第１の電源電圧VINと基準電圧であるグランドVSSとの間に設けられた第１の出力トランジスタQHと第２の出力トランジスタQLとを有し，それらの出力トランジスタの接続ノードVLと出力端子(第２の電源電圧VOUTのノード)との間に設けられたインダクタ（コイル）LOUTと，出力端子に設けられたキャパシタ（コンデンサ）COUTと，出力トランジスタQH,QLを駆動制御する制御ユニット１とを有する。
図１の破線で囲まれた制御ユニット１は，１個の集積回路チップ内に形成され，外付けの第１，第２の出力トランジスタQH,QLと，その駆動信号DRVH,DRVLを生成するドライバ回路２０，２２と，インダクタLOUTと共にスイッチングレギュレータを構成する。または，制御ユニット１は，第１，第２の出力トランジスタQH,QLと，その駆動信号DRVH,DRVLを生成するドライバ回路２０，２２と，インダクタLOUTとを全てまたは一部を同じ集積回路チップ内に内蔵して，チップ単独でスイッチングレギュレータを構成する場合もある。
したがって，本実施の形態では，スイッチングレギュレータは，図１の破線で囲まれた制御ユニット１だけを意味する場合もあれば，制御ユニット１と，第１，第２の出力トランジスタQH,QLと，その駆動信号DRVH,DRVLを生成するドライバ回路２０，２２と，インダクタLOUTとを含めた構成を意味する場合もある。前者の場合は，制御ユニット１をスイッチングレギュレータ１と称することになる。
スイッチングレギュレータ１は，負帰還される第２の電源電圧VOUTと基準電圧VREFとの差分を増幅するエラーアンプ１０と，インダクタ電流ILを，その電流による抵抗素子R1の電圧降下を増幅することで電圧に変換するカレントセンスアンプ１２と，エラーアンプ１０の出力電圧EOUTとカレントセンスアンプ１２の出力電圧CSとを比較し，第２の電源電圧VOUTの電位が低下して出力電圧EOUTが出力電圧CSを超える時にトリガー信号SETを出力するカレントコンパレータ１４とを有する。
そして，カレントコンパレータ１４が出力するトリガー信号SETに応答して，ワンパルス生成回路１６が出力するパルスに基づいて，駆動制御回路１８がドライバ回路２０，２２を介して出力トランジスタQH,QLを制御する駆動パルスDRVH,DRVLを出力する。つまり，ワンパルス生成回路１６と駆動制御回路１８により出力トランジスタを駆動するための制御パルスを生成するパルス生成回路を構成する。
２つの出力トランジスタQH,QLは，この駆動パルスDRVH,DRVLに応答して導通と非導通を繰り返し，インダクタLOUTとコンデンサCOUTによるLC回路の平滑化機能を利用して，略一定の出力電流IOUTを負荷回路２に供給する。また，負荷回路２に供給される第２の電源電圧VOUTは，負荷回路２が求める所望の電圧レベルに維持される。
図２は，図１のスイッチングレギュレータの動作を示す波形図である。図２は，負荷回路２が軽負荷状態にあり，負荷回路の内部抵抗が高く消費する電流IOUTが少ない状態での動作波形を示す。まず，エラーアンプ１０には第２の電源電圧VOUTが負帰還され，第２の電源電圧VOUTが基準電圧VREFに対して低下すると出力電圧EOUTが上昇し，逆に，第２の電源電圧VOUTが上昇して基準電圧VREFに近づくと出力電圧EOUTが下降する。一方，第１の出力トランジスタQHからの電流供給がない状態ではインダクタ電流ILはゼロであり，カレントセンスアンプ１２の出力電圧CSはゼロ電流に対応する電圧である。その状態で，負荷回路２による電流消費により出力コンデンサCOUTの電荷が減少して第２の電源電圧VOUTが低下すると，エラーアンプ１０の出力電圧EOUTが上昇する。
出力電圧EOUTが上昇して出力電圧CSに達すると，カレントコンパレータ１４がトリガー信号SETを出力する。このトリガー信号SETに応答して，ワンパルス生成回路１６が所定のパルス幅（例えば一定パルス幅）の制御パルスを生成する。そして，駆動制御回路１８がその制御パルスに応じたパルス幅の第１の駆動パルスDRVH（Hレベルのパルス）を出力して，第１のトランジスタQHを導通する。第１のトランジスタQHの導通により，接続ノードVLが第１の電源電圧VINに上昇し，インダクタLOUTのインダクタ電流ILが上昇する。
駆動制御回路１８は，第１の駆動パルスDRVHに代えて，第２の駆動パルスDRVL（Hレベルのパルス）を出力し，第１の出力トランジスタQHを非導通にし，第２の出力トランジスタQLを導通させる。これにより，インダクタLOUTへの第１の電源電圧VINから第１の出力トランジスタQHを介しての電流供給は停止するが，第２の出力トランジスタQLが導通するので，インダクタLOUTは蓄積した電磁エネルギーにより図１中の矢印方向の順方向電流を流し続ける。ただし，そのインダクタ電流ILは徐々に低下する。
ゼロクロスコンパレータ２４がインダクタ電流ILがゼロになったことを検出しゼロクロス検出信号ZCを出力する。それに応答して，駆動制御回路１８は，第２の駆動パルスDRVLをLレベルにする。これにより，インダクタ電流ILが逆方向に流れて出力トランジスタQLを介してグランドVSSに出力コンデンサCOUTの電荷が廃棄されることが防止される。
図２において，トリガー信号SETからゼロクロス検出信号ZCまでの期間で，第２の電源VOUTへの電流供給動作が行われる（ドライブ期間DRIVE）。この電流供給により出力電圧VOUTが上昇し，エラーアンプ１０の出力電圧EOUTは下降し，電流供給がおこなわれないアイドル期間IDLEになる。
このように，軽負荷時は，ドライブ期間DRIVEとアイドル期間IDLEとが繰り返され，比較的少ない電流IOUTが負荷回路２に供給され，第２の電源電圧VOUTの電圧が所望の電圧レベルに維持される。
図３は，図１のスイッチングレギュレータの動作を示す波形図である。図３は，図２よりも負荷回路２が重負荷状態にあり，負荷回路の内部抵抗が低く消費する出力電流IOUTが多い状態での動作波形を示す。図３中，カレントセンスアンプの出力CSについて，重負荷状態の実線と，軽負荷状態の破線とが示されている。
重負荷状態では，負荷回路２による電流消費が大きく，第２の電源電圧VOUTの電圧は電流駆動されてもすぐに低下し，エラーアンプ１０の出力電圧EOUTはすぐ高い電圧になる。そのため，図２に示したドライブ期間DRIVEの電流供給動作がアイドル期間IDLEを介することなく繰り返される。重負荷状態では負荷回路２による消費電流が大きいため，重負荷状態でのインダクタ電流IL2は，軽負荷状態（破線）でのインダクタ電流IL1より高いレベルに維持される。
図１のスイッチングレギュレータでは，インダクタLOUTとキャパシタCOUTからなるLC共振回路により伝達関数にはダブルポールが含まれ，位相が３６０°進んでしまう。このダブルポールによる位相を補償する位相補償回路は複雑で実現が容易ではない。そこで，カレントセンスアンプ１２を設けてインダクタ電流ILを制御ユニット１の入力側にフィードバックすることで，LC共振回路の共振点が見えないようにしている。その結果，伝達関数は，キャパシタCOUTと負荷回路２の内部抵抗によるCR回路のユニポールだけとなり，位相補償回路を簡単化することができる。
上記のスイッチングレギュレータは，軽負荷状態での電力効率が悪いという問題を有している。すなわち，負荷回路２が軽負荷状態であっても急激な負荷の変動，特に負荷の急上昇，に備えて，スイッチングレギュレータでは，エラーアンプ１０，カレントセンスアンプ１２，カレントコンパレータ１４に通常のバイアス電流を供給して負荷の急変に高速応答できるようにしている。同様に，ワンパルス生成回路１６内の一部の回路にも通常のバイアス電流を供給している。したがって，軽負荷状態では，ドライブ期間DRIVEの頻度が低下してはいるものの，負荷の急変に備えて上記の回路内にバイアス電流を供給し続けるため，重負荷状態と同様のバイアス電流が消費され，全体の電力効率が低下する。
［第１の実施の形態］
図４は，第１の実施の形態におけるスイッチングレギュレータの構成図である。このスイッチングレギュレータは，第２の電源電圧VOUTが供給されている負荷回路２または負荷回路２を制御している制御部（両者あわせて負荷システム）から，負荷電流が小さく負荷電流の急変がないことを約束するスリープ信号SLP#（＃は信号がLレベルの時アクティブ状態になることを意味する）を受信した場合に，カレントセンスアンプ１２と，パルスCPを生成するワンパルス生成回路１６の動作を停止（またはバイアス電流を微小化）させる。但し，エラーアンプ１０とカレントコンパレータ１４は動作状態を維持し，負荷回路２に供給している第２の電源電圧VOUTが低下したことを検出した場合は，動作を停止させていたカレントセンスアンプ１２とワンパルス生成回路１６とを起動してその動作を再開し，出力トランジスタQH,QLの駆動を行って第２の電源電圧VOUT側に電流供給を行う。そしてドライブ期間終了後，再度カレントセンスアンプ１２とワンパルス生成回路１６の動作を停止する。これらの動作の停止は，例えばバイアス電流を遮断することで行われる。
カレントセンスアンプ１２やワンパルス生成回路１６が起動して動作を再開するためには所定時間を必要とするので，上記のように動作を停止すると，急な負荷変動に高速応答することはできない。しかし，負荷システム側から負荷の急変がないことを保証するスリープ信号SLP#を受信したときは，負荷変動に対する高速応答が不要になるので，上記のようにカレントセンスアンプ１２やワンパルス生成回路１６の動作を停止しても問題ない。
図４のスイッチングレギュレータは，図１の構成に加えて，負荷システムから供給されるスリープ信号SLP#に応答して，スリープイネーブル信号SLP_EN#_A，SLP_EN#_Bを生成するスリープ制御回路３０と，トリガー信号SETを所定時間遅延させて遅延トリガー信号SET'をワンパルス生成回路１６に供給するタイミング回路３２とを有する。このタイミング回路３２は，スリープイネーブル信号SLP_EN#_Aに基づき，通常動作状態ではトリガー信号SETを遅延させないでワンパルス生成回路１６に供給し，スリープ信号SLP#を受信してスリープ期間になるとトリガー信号SETを遅延させる。
スリープ制御回路３０は，スリープ信号SLP#を受信すると，ゼロクロス検出信号ZCに応答して両方のスリープイネーブル信号SLP_EN#_A，SLP_EN#_Bをアクティブ状態（Lレベル）にする。その結果，SLP_EN#_A=Lレベルによりタイミング回路３２に遅延動作を行わせ，SLP_EN#_B=Lレベルによりカレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４の動作を停止（またはバイアス電流を抑制）させる。具体的には，カレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４のバイアス電流を遮断して動作不能にする。
上記の状態で，出力電圧VOUTの低下に伴いエラーアンプ１０とカレントコンパレータ１４とによりトリガー信号SETが生成されると，スリープ制御回路３０は，スリープイネーブル信号SLP_EN#_Bを非アクティブ状態（Hレベル）にして，動作停止していたカレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４を起動する。これらの回路の起動には所定の時間を要するので，この時間に対応してタイミング回路３２がトリガー信号SETを遅延させて遅延トリガー信号SET'をワンパルス生成回路１６に出力する。遅延トリガー信号SET'が供給されるまでにワンパルス生成回路１６，カレントセンスアンプ１２，ゼロクロスコンパレータ２４の起動は完了して動作状態になっており，インダクタンスLOUTからの電流供給動作が実行される。
図５は，スリープ制御回路３０の構成図である。スリープ制御回路３０は，フリップフロップ３０１，３０３と，ORゲート３０２とを有する。
図６は，タイミング回路３２の構成図である。タイミング回路３２は，スリープイネーブル信号SLP_EN#_Aがアクティブ（Lレベル）の時にトリガー信号SETを遅延させて遅延トリガー信号SETを出力し，非アクティブ（Hレベル）の時は遅延させない。
図７は，スイッチングレギュレータの動作を示すタイミングチャート図である。図７を参照して，図５のスリープ制御回路の動作と共にスイッチングレギュレータの動作を説明する。
まず，スリープ信号SLP#が非アクティブ（Hレベル）のときは，SET=L,ZC=Lであるので，フリップフロップ３０１がリセットされて反転出力XQがHレベル，フリップフロップ３０３がクリアされて反転出力XQがHレベルになり，両スリープイネーブル信号SLP_EN#_A，SLP_EN#_Bは非アクティブ（Hレベル）になっている。そして，時間ｔ１で，スリープ信号SLP#がアクティブ（Lレベル）になると，フリップフロップ３０１のリセットが解除され，フリップフロップ３０３のクリアも解除される。ただし，両方のスリープイネーブル信号の状態は変化しない。
したがって，スリープ信号SLP#がアクティブ（Lレベル）になっても，直ぐにはカレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４のバイアス電流は遮断されず通常動作を継続する。
図７では，時間ｔ１後のトリガー信号SETに応答して，遅延無しでトリガー信号SET'が出力され，ワンパルス生成回路１６がパルスCPを生成し，駆動制御回路が駆動パルスDRVHとDRVLとを順番に生成し，出力トランジスタQH,QLを順番に導通させ，インダクタLOUTを介して電流供給動作が行われ，さらに，ゼロクロスコンパレータ２４がインダクタ電流ILが順方向から逆方向になったことを検出してゼロクロス検出信号ZCを出力する。このように，図１，２で説明したドライブ動作DRIVEが行われる。
次に，時間ｔ２でインダクタ電流ILがゼロになり，ゼロクロス検出信号ZCがZC=Hレベルになると，スリープ信号SLP#に対応するスリープ期間に入る。すなわち，図５のスリープ制御回路３０内のフリップフロップ３０１がセットされて出力がQ=H，XQ=Lになり，そのQ=Hに同期して，フリップフロップ３０３がHレベルのデータDを取り込みその出力がXQ=Lとなる。これにより，両スリープイネーブル信号SLP_EN#_A，SLP_EN#_Bがアクティブ（Lレベル）になり，カレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４のバイアス電流が遮断されて動作停止し，タイミング回路３２が遅延動作状態になる。これで，カレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４のバイアス電流による電力消費がなくなり，アイドル期間IDLEになる。カレントセンスアンプ１２が動作停止中は，その出力電圧CSはゼロになっている。
アイドル期間IDLEの間に，時間ｔ３で，負荷回路２による電流消費により第２の電源電圧VOUTの電位が低下すると，エラーアンプ１０の出力電圧EOUTが上昇してカレントセンスアンプ１２の出力電圧CSを超えて，カレントコンパレータ１０がトリガー信号SETを出力する。このトリガー信号SET（=Hレベル）に応答して，スリープ制御回路３０内のフリップフロップ３０１がリセットされ，出力はXQ=H,Q=Lとなり，スリープイネーブル信号SLP_EN#_Bが非アクティブ（Hレベル）になる。ただし，もう一方のスリープイネーブル信号SLP_EN#_Aはアクティブ（Lレベル）を維持する。
時間ｔ３でのスリープイネーブル信号SLP_EN#_Bの非アクティブ（Hレベル）に応答して，カレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４のバイアス電流が再開され起動動作を行い，その動作を再開する。ただし，この起動動作には所定の時間を要する。一方，タイミング回路３２が，トリガー信号SETを遅延させて，時間ｔ４で遅延トリガー信号SET'をワンパルス生成回路１６に出力する。この時点で，既にワンパルス生成回路１６などの起動動作が完了している。したがって，時間ｔ４以降がドライブ期間DRIVEとなり，出力トランジスタQH,QLが順番に導通して，第２の電源VOUTに電流供給が行われる。その結果，第２の電源電圧VOUTの電位が上昇し，エラーアンプ１０の出力電圧EOUTが低下する。
そして，時間ｔ５でゼロクロス検出信号ZCがZC=Hレベルになると，時間ｔ２と同様に，スリープ制御回路３０内のフリップフロップ３０１がセットされて，出力がXQ=Lとなり，スリープイネーブル信号SLP_EN#_Bがアクティブ（Lレベル）になる。これに応答して，再び，カレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４のバイアス電流が遮断されて動作を停止し，アイドル期間IDLEになる。
以上のようにして，スリープ信号SLP#がアクティブ状態（Lレベル）のスリープ期間の間は，ドライブ期間DRIVEとアイドル期間IDELが交互に繰り返される。特に，アイドル期間IDELでカレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４のバイアス電流が遮断されているので，電力ロスを抑制することができる。
その後，時間ｔ６で，スリープ信号SLP#が非アクティブ（Hレベル）になると，スリープ制御回路３０内のフリップフロップがリセットまたはクリアされて，両スリープイネーブル信号SLP_EN#A,Bが非アクティブ（Hレベル）になり，スイッチングコントローラは通常動作になる。この通常動作状態では，カレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４が動作状態になっているので，スイッチングコントローラは負荷変動に対して高速応答可能になり，負荷の急変に対応することができる。
図４において，スイッチングレギュレータのLSIチップ１は，ドライブ回路２０，２２，出力トランジスタQH,QL，インダクタLOUTを内蔵していないが，それらを全てまたは一部を内蔵してもよい。
［第２の実施の形態］
図８は，第２の実施の形態におけるスイッチングレギュレータの構成図である。図９は，図８のスイッチングレギュレータの動作を示すタイミングチャート図である。図８において，図４の第１の実施の形態と異なる構成は，ワンパルス生成回路１６として，フリップフロップ１６１とタイマー回路１６２を有するオン時間タイマー回路を有し，さらに，オーバーカレント保護回路２６と，オーバーボルテージ及びアンダーボルテージ保護回路２８とを有することである。それ以外の構成は，図４と同じである。なお，図８には，スイッチングレギュレータのLSIチップ１は省略されている。
ワンパルス生成回路１６では，トリガー信号SETまたはSET'に応答してフリップフロップ１６１がセットされ，出力QがHレベルになる。そして，タイマー回路１６２が出力Qの立ち上がりエッジから一定時間W後に出力をHレベルにし，それに応答してフリップフロップ１６１がリセットされ，出力QがLレベルになる。したがって，フリップフロップ１６１の出力QのパルスCPのパルス幅Wは一定になる。そして，駆動制御回路１８は，このパルスCPと同じパルス幅の駆動パルス信号DRVHを生成し，第１の出力トランジスタQHをパルス幅Wの時間だけ導通状態にする。さらに，駆動制御回路１８は，駆動パルス信号DRVHをLレベルにした後，もう一つの駆動パルス信号DRVL （Hレベル）を出力して第２の出力トランジスタQLを導通状態にする。そして，グランドVSSから第２の出力トランジスタQLを介してインダクタLOUTに流れる順方向のインダクタ電流ILがゼロになる時にゼロクロスコンパレータ２４が出力するゼロクロス検出信号ZCのHレベルへの立ち上がりに応答して，駆動制御回路１８は駆動パルス信号DRVLをLレベルにする。
このように，第２の実施の形態のスイッチングレギュレータでは，第１の出力トランジスタQHの駆動パルスDRVHのパルス幅が一定値Wであり，負荷回路の負荷状態に応じて，電流供給するドライブ期間の周波数が変動するPFM制御であることが理解できる。
オーバーカレント保護回路２６は，カレントセンスアンプ１２の出力電圧CSが許容値を超える場合に，駆動制御回路１８に駆動パルス信号DRVH,DRVLを共にLレベルにさせ，出力トランジスタQH,QLの駆動動作を停止させる。これにより，インダクタLOUTに過大な電流が流れることを防止する。このように過大な電流が流れる例は，負荷回路２において第２の電源VOUTとグランドとが短絡する場合である。このような場合に，オーバーカレント保護回路２６は，負荷回路２やインダクタLOUTに過大な電流が流れることを回避する。
オーバーボルテージ及びアンダーボルテージ保護回路２８は，フィードバックループFBによりフィードバックされる第２の電源電圧VOUTの電圧レベルが，上限値を超えて過剰に高くなったり下限値を下回って過剰に低くなることを検出して，駆動制御回路１８に駆動パルス信号DRVH,DRVLを共にLレベルにさせ，出力トランジスタQH,QLの駆動動作を停止させる。これにより，第２の電源電圧VOUTは上限値と下限値の間の電圧範囲に維持される。
本実施の形態では，オーバーカレント保護回路２６とオーバーボルテージ及びアンダーボルテージ保護回路２８とは，スリープ期間中はスリープイネーブル信号SLP_EN#_Aがアクティブ（Lレベル）になると，動作を停止して電流消費を行わない。これらの回路２６，２８は，想定外の状況で必要になる保護回路であるので，負荷システム側からのスリープ信号SLP#がアクティブ（Lレベル）になっているスリープ期間中は，特に動作する必要性が少ない。そこで，スリープ期間中は動作を停止して電流消費を抑制することで，電力効率改善に寄与する。また，これらの回路２６，２８は，スリープ期間中のスリープイネーブル信号SLP_EN#_Bがアクティブ（Lレベル）になるアイドル期間だけ動作を停止してもよい。
図９のタイミングチャート図には，スリープ信号SLP#がアクティブ（Lレベル）のスリープ期間での動作が示されている。前述と同様に，スリープ期間中に第２の電源電圧VOUTの低下によりトリガー信号SETが生成されると，図示しないスリープイネーブル信号SLP_EN#_Bの非アクティブ（Hレベル）により，カレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４のバイアス電流が再開され起動動作を行い，その動作を再開する。さらに，ワンパルス生成回路１６は，所定遅延時間後に入力される遅延トリガー信号SET'に応答して一定パルス幅WのパルスCPを出力する。そして，駆動制御回路１８は，パルスCPと同じパルス幅Wの駆動パルス信号DRVHを出力して第１の出力トランジスタQHを導通させ，その後，第１の出力トランジスタQHを非導通状態にしてから駆動パルス信号DRVLを出力して第２の出力トランジスタQLを導通させ，さらに，その後のゼロクロス検出信号ZCに応答して駆動パルス信号DRVLをLレベルにして第２の出力トランジスタQLを非導通状態にする。
図９に示される遅延時間Dは，カレントセンスアンプ１２，ワンパルス生成回路１６，ゼロクロスコンパレータ２４の起動に要する時間以上であり，また，パルス幅WはパルスCPと駆動パルスDRVHのパルス幅であり一定幅である。
［第３の実施の形態］
図１０は，第３の実施の形態におけるスイッチングレギュレータの構成図である。図１０において，スイッチングレギュレータのLSIチップ１は省略されている。図１０において図４と異なる構成は，カレントコンパレータが２つのカレントコンパレータ１４−１，１４−２を有することである。第１のカレントコンパレータ１４−１は，入力の変化に対して高速応答可能な回路であり，一方，第２のカレントコンパレータ１４−２は，それより応答速度が遅い回路である。
図１１は，カレントコンパレータ１４−１，１４−２の回路図である。２つの回路構成は同等であり，出力電圧EOUTとCSを比較するPMOSトランジスタP1,P2と，その負荷であるPMOSトランジスタP3,P4と，PMOSトランジスタP2のドレイン端子がゲートに接続される出力用のPMOSトランジスタP5とを有する。さらに，カレントコンパレータは，バイアス電流源IREFと，そのバイアス電流を分配するカレントミラー回路を構成するPMOSトランジスタP6,P7,P8とを有し，出力側に２段のインバータINV1,INV2を有する。
高速応答の第１のカレントコンパレータ１４−１のバイアス電流源IREF1の電流は，低速応答の第２のカレントコンパレータ１４−２のバイアス電流源IREF2より大きな電流，例えば１０倍の電流を流す。バイアス電流が大きいため，第１のカレントコンパレータ１４−１は消費電流が大きいが，入力EOUT,CSの変化に高速に応答してトリガー信号SETを出力することができる。また，第１のカレントコンパレータ１４−１を構成するPMOSトランジスタは，第２のカレントコンパレータのPMOSトランジスタよりもトランジスタサイズが小さく高速動作可能にされていてもよい。
図１０に戻り，第１，第２のカレントコンパレータ１４−１，１４−２の出力がORゲート３４を介してトリガー信号SETとしてタイミング回路３２に出力される。そして，スリープ期間において，スリープイネーブル信号SLP_EN#_Aがアクティブ（Lレベル）になると，高速応答で電流消費が大きい第１のカレントコンパレータ１４−１のバイアス電流源IREFが遮断されて，その動作が停止する。そのため，スリープ期間中は，低速応答の第２のカレントコンパレータ１４−２のみによりエラーアンプ１０の出力EOUTとカレントセンスアンプ１２の出力CSの比較検出が行われる。
図１２は，図１０のスイッチングレギュレータの動作のタイミングチャート図である。図７と異なるところは，図７の時間ｔ３ではエラーアンプ出力EOUTがカレントセンスアンプ出力CSを超えると，カレントコンパレータが高速応答してトリガー信号SETをほぼ同時に出力しているが，図１２では，スリープ期間SLEEPで低速応答のカレントコンパレータ１４−２が動作しているので，時間ｔ３−１，Ｔ３−２とがずれている。すなわち，時間ｔ３−１でエラーアンプ出力EOUTがカレントセンスアンプ出力CSを超えるが，低速応答のカレントコンパレータ１４−２は，時間ｔ３−２でトリガー信号SETを出力する。そして，トリガー信号SETが生成された以降の動作は，図７と同じである。したがって，時間ｔ３−２から時間ｔ４までが，動作停止していた回路の起動に要する時間に対応する。
上記の第３の実施の形態によれば，スリープ期間中に高速応答で電流消費が大きいカレントコンパレータ１４−１の動作が停止するので，軽負荷時の電力効率が向上する。なお，低速応答の第２のカレントコンパレータ１４−２をスリープ期間SLEEPだけ動作させて，それ以外の期間ではその動作を停止して高速応答の第１のカレントコンパレータ１４−１を動作させるようにしても良い。
［第４の実施の形態］
図１３は，第４の実施の形態におけるスイッチングレギュレータの構成図である。このスイッチングレギュレータにおいて図４の構成と異なるところは，出力トランジスタとして，ゲート幅が広く駆動能力が高い出力トランジスタQH,QLに加えて，それらと並列にそれらよりゲート幅が狭く駆動能力が低い出力トランジスタQHd,QLdをそれぞれ設け，そのゲート幅が狭い出力トランジスタQHd,QLdに駆動パルスDRVHD,DRVLDを出力するバッファ２０ｄ，２２ｄを設けていることにある。それ以外は，図４と同じである。
そして，スリープ期間中は，スリープイネーブル信号SLP_EN#_Aのアクティブ（Lレベル）により，ドライバ回路２０，２２が動作を停止して駆動パルスDRVH,DRVLを出力せず，ゲート幅が広い出力トランジスタQH,QLの駆動動作が行われない。それに代わって，ゲート幅が狭い出力トランジスタQHd,QLdが駆動動作を行う。
ゲート幅が広い出力トランジスタQH,QLを駆動するためには，そのゲート電極に駆動パルスDRVH,DRVLを供給して高電圧にする必要があり，そのゲート電荷量が大きく電力消費が大きい。これはゲート電荷ロスと称される。そこで，第４の実施の形態では，スリープ期間中は負荷側の急変がないことが保証されているので，ゲート幅が狭い出力トランジスタQHd,QLdを駆動制御し，ゲート幅が広い出力トランジスタQH,QLの駆動動作を停止し，スリープ期間中の電力消費を抑制している。
［第５の実施の形態］
図１４は，第５の実施の形態におけるスイッチングレギュレータの構成図である。このスイッチングレギュレータにおいて，図４と異なる構成は，ワンパルス生成回路１６が設けられていないことと，発振器３６が設けられその発振器の出力が駆動制御回路１８に入力されていることである。図８では，スイッチングレギュレータは固定パルス幅の駆動パルス信号DRVHによるパルス周波数モジュレーション（PFM）により第２の電源VOUTに電流供給を行っていたのに対して，図１４の例は，駆動制御回路１８がパルス幅モジュレーション（PWM）によるパルス幅に駆動パルス信号DRVHが生成されている。駆動制御回路１８は，発振器３６の発振クロックを利用するPWM回路を内蔵する。
このように，PWM制御を行うスイッチングレギュレータにおいても，スリープ期間は，スリープイネーブル信号SLP_EN#_Bのアクティブ（Lレベル）により，カレントセンスアンプ１２とゼロクロスコンパレータ２４のバイアス電流を遮断してその動作を停止する。さらに，駆動制御回路１８内のPWM制御に必要なアンプ（図示せず）の動作も停止する。したがって，軽負荷時の電力効率を向上させることができる。
図１４のスイッチングレギュレータには，ワンパルス生成回路１６が設けられていないが，駆動制御回路１８がパルス生成回路の機能を有し，駆動パルス信号DRVH,DRVLが制御パルスに対応する。
以上のとおり，本実施の形態のスイッチングレギュレータは，負荷システム側から負荷の急変が生じないことを保証するスリープ信号が供給されたことに応答して，負荷回路側が電流供給を必要とするとき以外は主な制御回路の動作を停止し，最小限の回路（エラーアンプ１０とカレントコンパレータ１４）だけの動作状態を維持し，負荷回路が電流供給を必要としたことを検知した時に，停止中の回路を起動して必要な電流供給を実行する。したがって，軽負荷状態での電力効率を向上させることができる。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
インダクタに電流を供給する第１の出力トランジスタを制御して，第１の電源電圧から第２の電源電圧を生成するスイッチングレギュレータであって，
前記第２の電源電圧と第１の基準電圧との差分を増幅するエラーアンプと，
前記インダクタを流れるインダクタ電流を電圧に変換するカレントセンスアンプと，
前記エラーアンプの出力電圧と前記カレントセンスアンプの出力電圧とを比較し，前記第２の電源電圧が低下する時にトリガー信号を出力するカレントコンパレータと，
前記トリガー信号に応答して前記第１の出力トランジスタを駆動するための制御パルスを生成するパルス生成回路と，
前記第２電源電圧が供給される負荷側から供給されるスリープ信号によるスリープ期間中に，前記カレントセンスアンプまたはパルス生成回路の動作を実質的に停止すると共に，前記トリガー信号の発生に応答して当該停止したカレントセンスアンプまたはパルス生成回路の動作を一時的に再開した後再度停止するスリープ制御回路とを有し，
前記スリープ期間中において，前記トリガー信号の発生から所定時間経過後に前記パルス生成回路が制御パルスを生成するスイッチングレギュレータ。
（付記２）
付記１において，
前記パルス生成回路は，前記トリガー信号に応答して前記制御パルスとしてワンショットの一定パルス幅のパルスを生成するワンパルス生成回路を有するスイッチングレギュレータ。
（付記３）
付記２において，
前記ワンパルス生成回路は，前記トリガー信号に応答して第１の状態になり前記制御パルスのフォワードエッジを出力するフリップフロップと，前記ファワードエッジを遅延するタイマー回路とを有し，当該遅延したフォワードエッジで前記フリップフロップが第２の状態になり，前記フリップフロップが前記制御パルスのバックエッジを出力し，
前記スリープ期間中，前記パルス生成回路が動作を停止および再開する時に，前記タイマー回路が動作を停止および再開するスイッチングレギュレータ。
（付記４）
付記１乃至３のいずれかにおいて，
前記カレントセンスアンプは，バイアス電流が供給されるときに動作状態になり，前記バイアス電流が遮断または抑制されたときに実質的停止状態になるスイッチングレギュレータ。
（付記５）
付記１において，
前記パルス制御回路は，前記第１の電源電圧と第２の基準電圧との間に設けられ，互いの接続ノードと前記出力端子との間に前記インダクタが設けられた前記第１の出力トランジスタと，第２の出力トランジスタとを，前記第１の出力トランジスタが導通して前記インダクタに順方向のインダクタ電流を流しその後前記第１の出力トランジスタが非導通になる共に前記第２の出力トランジスタが導通して前記インダクタに前記順方向のインダクタ電流を継続して流す様に制御する駆動制御回路を有し，
さらに，前記前記インダクタ電流が順方向から逆方向に切り替わるのを検出するゼロクロスコンパレータを有し，
前記駆動制御回路は，前記ゼロクロスコンパレータの検出出力に応答して前記第２の出力トランジスタを導通から非導通に切り換え，
前記スリープ制御回路は，前記ゼロクロスコンパレータの検出出力に応答して，前記カレントセンスアンプまたはパルス生成回路の動作を一時的再開状態から実質的停止するスイッチングレギュレータ。
（付記６）
付記１乃至３のいずれかにおいて，
前記スリープ制御回路は，前記カレントコンパレータを，前記スリープ期間外では第１の応答速度で動作し，前記スリープ期間中は前記第１の応答速度より低速の第２の応答速度で動作するよう制御するスイッチングレギュレータ。
（付記７）
付記１乃至３のいずれかにおいて，
前記第１の出力トランジスタに並列に当該第１の出力トランジスタよりトランジスタサイズが小さい第１の小出力トランジスタが設けられ，
前記スリープ期間以外では，前記制御パルスに応答して前記第１の出力トランジスタを駆動し，前記スリープ期間中は，前記制御パルスに応答して前記第１の出力トランジスタの駆動を停止し前記第１の小出力トランジスタを駆動する駆動制御回路を有するスイッチングレギュレータ。
（付記８）
付記１乃至３のいずれかにおいて，
前記カレントセンスアンプの出力電圧が第１の保護電圧を超えるときに前記第１の出力トランジスタを非導通にして当該インダクタ電流が前記第１の保護電圧に対応する電流を超えないようにするオーバーカレント保護回路を有し，
前記オーバーカレント保護回路は，前記スリープ期間中動作を停止するスイッチングレギュレータ。
（付記９）
付記１乃至３のいずれかにおいて，
前記第２の電源電圧が第２の保護電圧とそれより高い第３の保護電圧との間の動作電圧範囲からはずれるときに，前記第１の出力トランジスタを非導通にして，前記第２の電源電圧が前記動作電圧範囲からはずれないようにするオーバーアンダー電圧保護回路を有し，
前記オーバーアンダー電圧保護回路は，前記スリープ期間中動作を停止するスイッチングレギュレータ。
（付記１０）
付記１乃至３のいずれかにおいて，
さらに，前記スリープ期間中に前記トリガー信号を前記所定時間遅延させて遅延トリガー信号を前記パルス生成回路に供給し，前記スリープ期間以外では前記トリガー信号を遅延させないタイミング回路を有するスイッチングレギュレータ。
（付記１１）
第１の電源電圧と基準電圧との間に設けられ，互いの接続ノードにインダクタが設けられた第１，第２の出力トランジスタを制御して，前記第１の電源電圧から第２の電源電圧を生成するスイッチングレギュレータであって，
前記第２電源電圧と第１の基準電圧との差分を増幅するエラーアンプと，
前記インダクタを流れるインダクタ電流を電圧に変換するカレントセンスアンプと，
前記エラーアンプの出力電圧と前記カレントセンスアンプの出力電圧とを比較し，前記第２の電源電圧が低下する時にトリガー信号を出力するカレントコンパレータと，
前記トリガー信号に応答して，前記第１の出力トランジスタを駆動する第１の駆動パルスと，前記第１の出力トランジスタを駆動した後に前記第２の出力トランジスタを駆動する第２の駆動パルスとを生成する駆動制御ユニットと，
前記第２電源電圧が供給される負荷側から供給されるスリープ信号によるスリープ期間中に，前記カレントセンスアンプまたは駆動制御ユニットの動作を停止すると共に，前記トリガー信号の発生に応答して当該停止したカレントセンスアンプまたは駆動制御ユニットの動作を一時的に再開した後再度停止するスリープ制御回路とを有し，
前記スリープ期間中において，前記トリガー信号の発生から所定時間経過後に前記駆動制御ユニットが前記第１の駆動パルスを生成するスイッチングレギュレータ。
（付記１２）
前記駆動制御ユニットは，前記スリープ期間外では前記トリガー信号に応答して制御パルスを生成し，前記スリープ期間では前記トリガー信号の発生から所定時間経過後に前記制御パルスを生成するパルス生成回路と，前記制御パルスに応じて前記第１，第２の駆動パルスを生成する駆動制御回路とを有し，
前記駆動制御ユニット内の前記パルス生成回路が，前記スリープ期間中に動作を停止及び再開するスイッチングレギュレータ。
（付記１３）
前記駆動制御ユニットは，前記スリープ期間では前記トリガー信号の発生から所定時間経過後にパルス幅変調された前記第１の駆動パルスを生成し，前記スリープ期間外では前記トリガー信号に応答して前記所定時間経過することなくパルス幅変調された前記第１の駆動パルスを生成し，スイッチングレギュレータ。
VIN:第１の電源電圧
VOUT:第２の電源電圧
LOUT:インダクタ
QH,QL:第１，第２の出力トランジスタ
１０：エラーアンプ
１２：カレントセンスアンプ
１４：カレントコンパレータ
１６：ワンパルス生成回路
１８：駆動制御回路
２４：ゼロクロスコンパレータ

Claims (10)

  1. インダクタに電流を供給する第１の出力トランジスタを制御して，第１の電源電圧から第２の電源電圧を生成するスイッチングレギュレータであって，
    前記第２の電源電圧と第１の基準電圧との差分を増幅するエラーアンプと，
    前記インダクタを流れるインダクタ電流を電圧に変換するカレントセンスアンプと，
    前記エラーアンプの出力電圧と前記カレントセンスアンプの出力電圧とを比較し，前記第２の電源電圧が低下する時にトリガー信号を出力するカレントコンパレータと，
    前記トリガー信号に応答して前記第１の出力トランジスタを駆動するための制御パルスを生成するパルス生成回路と，
    前記第２の電源電圧が供給される負荷側から供給されるスリープ信号によるスリープ期間中に，前記カレントセンスアンプ及びパルス生成回路の動作を停止すると共に，前記トリガー信号の発生に応答して当該停止したカレントセンスアンプ及びパルス生成回路の動作を一時的に再開し，前記再開の後再度停止するスリープ制御回路とを有し，
    前記スリープ期間中において，前記パルス生成回路が前記トリガー信号の発生から所定時間経過後に動作を再開して前記制御パルスを生成し，前記スリープ期間以外の通常動作期間中において，前記パルス生成回路が動作状態であり前記トリガー信号の発生に応答して前記制御パルスを生成するスイッチングレギュレータ。
  2. 請求項１において，
    前記パルス生成回路は，前記トリガー信号に応答して前記制御パルスとしてワンショットの一定パルス幅のパルスを生成するワンパルス生成回路を有するスイッチングレギュレータ。
  3. 請求項２において，
    前記ワンパルス生成回路は，前記トリガー信号に応答して第１の状態になり前記制御パルスのフォワードエッジを出力するフリップフロップと，前記フォワードエッジを遅延するタイマー回路とを有し，当該遅延したフォワードエッジで前記フリップフロップが第２の状態になり，前記フリップフロップが前記制御パルスのバックエッジを出力し，
    前記スリープ期間中，前記パルス生成回路が動作を停止および再開する時に，前記タイマー回路が動作を停止および再開するスイッチングレギュレータ。
  4. 請求項１において，
    前記パルス生成回路は，前記第１の電源電圧と第２の基準電圧との間に設けられ，互いの接続ノードと前記第２の電源電圧が出力される出力端子との間に前記インダクタが設けられた前記第１の出力トランジスタと，第２の出力トランジスタとを，前記第１の出力トランジスタが導通して前記インダクタに順方向のインダクタ電流を流しその後前記第１の出力トランジスタが非導通になると共に前記第２の出力トランジスタが導通して前記インダクタに前記順方向のインダクタ電流を継続して流す様に制御する駆動制御回路を有し，
    さらに，前記インダクタ電流が順方向から逆方向に切り替わるのを検出するゼロクロスコンパレータを有し，
    前記駆動制御回路は，前記ゼロクロスコンパレータの検出出力に応答して前記第２の出力トランジスタを導通から非導通に切り換え，
    前記スリープ制御回路は，前記ゼロクロスコンパレータの検出出力に応答して，前記カレントセンスアンプ及びパルス生成回路の動作を一時的再開状態から停止するスイッチングレギュレータ。
  5. 請求項１乃至３のいずれかにおいて，
    前記スリープ制御回路は，前記カレントコンパレータを，前記スリープ期間外では第１の応答速度で動作し，前記スリープ期間中は前記第１の応答速度より低速の第２の応答速度で動作するよう制御するスイッチングレギュレータ。
  6. 請求項１乃至３のいずれかにおいて，
    前記第１の出力トランジスタに並列に当該第１の出力トランジスタよりトランジスタサイズが小さい第１の小出力トランジスタが設けられ，
    前記スリープ期間以外では，前記制御パルスに応答して前記第１の出力トランジスタを駆動し，前記スリープ期間中は，前記制御パルスに応答して前記第１の出力トランジスタの駆動を停止し前記第１の小出力トランジスタを駆動する駆動制御回路を有するスイッチングレギュレータ。
  7. 請求項１乃至３のいずれかにおいて，
    前記カレントセンスアンプの出力電圧が第１の保護電圧を超えるときに前記第１の出力トランジスタを非導通にして当該インダクタ電流が前記第１の保護電圧に対応する電流を超えないようにするオーバーカレント保護回路を有し，
    前記オーバーカレント保護回路は，前記スリープ期間中動作を停止するスイッチングレギュレータ。
  8. 請求項１乃至３のいずれかにおいて，
    前記第２の電源電圧が第２の保護電圧とそれより高い第３の保護電圧との間の動作電圧範囲からはずれるときに，前記第１の出力トランジスタを非導通にして，前記第２の電源電圧が前記動作電圧範囲からはずれないようにするオーバーアンダー電圧保護回路を有し，
    前記オーバーアンダー電圧保護回路は，前記スリープ期間中動作を停止するスイッチングレギュレータ。
  9. 請求項１乃至３のいずれかにおいて，
    さらに，前記スリープ期間中に前記トリガー信号を前記所定時間遅延させて遅延トリガー信号を前記パルス生成回路に供給し，前記スリープ期間以外では前記トリガー信号を遅延させないタイミング回路を有するスイッチングレギュレータ。
  10. 第１の電源電圧と基準電圧との間に設けられ，互いの接続ノードにインダクタが設けられた第１，第２の出力トランジスタを制御して，前記第１の電源電圧から第２の電源電圧を生成するスイッチングレギュレータであって，
    前記第２の電源電圧と第１の基準電圧との差分を増幅するエラーアンプと，
    前記インダクタを流れるインダクタ電流を電圧に変換するカレントセンスアンプと，
    前記エラーアンプの出力電圧と前記カレントセンスアンプの出力電圧とを比較し，前記第２の電源電圧が低下する時にトリガー信号を出力するカレントコンパレータと，
    前記トリガー信号に応答して，前記第１の出力トランジスタを駆動する第１の駆動パルスと，前記第１の出力トランジスタを駆動した後に前記第２の出力トランジスタを駆動する第２の駆動パルスとを生成する駆動制御ユニットと，
    前記第２の電源電圧が供給される負荷側から供給されるスリープ信号によるスリープ期間中に，前記カレントセンスアンプ及び駆動制御ユニットの動作を停止すると共に，前記トリガー信号の発生に応答して当該停止したカレントセンスアンプ及び駆動制御ユニットの動作を一時的に再開し，前記再開の後再度停止するスリープ制御回路とを有し，
    前記スリープ期間中において，前記駆動制御ユニットが前記トリガー信号の発生から所定時間経過後に動作を再開して前記第１の駆動パルスを生成し，前記スリープ期間以外の通常動作期間中において，前記駆動制御ユニットが動作状態であり前記トリガー信号の発生に応答して前記第１の駆動パルスを生成するスイッチングレギュレータ。
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