JP3892333B2 - Ｐｆｍ制御スイッチングレギュレータ制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、出力電圧が設定電圧に非常に近づいた際に、安定なDutyと耐ノイズ性があるPFM制御スイッチングレギュレータ制御回路に関するものである。
【０００２】
【従来の技術】
スイッチングレギュレータ制御回路では、出力電圧をフィードバックして、出力電圧制御用コンパレータで基準電圧と比較し、出力電圧がある設定電圧より小さくなると、コンパレータが動作して、発振開始信号を発振回路に送り、発振回路のスイッチングパルスを出力させ、出力トランジスタをON_OFFさせることにより出力電圧を調整するものが基本である。
【０００３】
ここで図５に、ＰＦＭ制御スイッチングレギュレータを適用した昇圧型ＤＣ−ＤＣコンバータの一例を示す。
【０００４】
PFM制御スイッチングレギュレータでは出力トランジスタのON時間が常に一定であり、OFF時間を調整することにより出力電圧を一定の値に安定させる。従来のPFMスイッチングレギュレータでは、図２で示している制御回路が多用されており、発振回路から出力されたスイッチングパルスを上記出力電圧制御用コンパレータの出力信号の制御で出力される。
【０００５】
図２では上記コンパレータの出力信号Ｖｏｓｃ_ EN信号が“H”の場合は発振回路が動作しておりEXTにはスイッチングパルスが出力される。一方Ｖｏｓｃ_EN信号が“L”の場合は発振回路は停止しており、EXTは“L”となる。
【０００６】
Ｖｏｓｃ_EN信号が“L”から“H”へ変化すると、直ちにEXTは“L”から“H”となり、以後発振を継続する。 Ｖｏｓｃ_EN信号が“H”から“L”へ変化すると、直ちにEXTは“L”となる。
【０００７】
しかし、出力電圧が設定電圧に非常に近づいた場合、ノイズの影響で、上記コンパレータの出力信号Ｖｏｓｃ_ENが頻繁にチャタリングし、それに従って、通常のスイッチングON時間より短いON時間が連続的に出る異常Duty問題がありえる。
【０００８】
異常Dutyが発生する場合では、出力ON時間が短くなるに従って、OFF時間も短くなるので、スイッチングレギュレータの制御回路における消費電流が大きくなって、軽負荷時の効率に対して、大きな悪影響を与える。
【０００９】
上記のような問題に対して、出力電圧制御用コンパレータの後段にヒステリシスを設けることで、コンパレータの出力信号のチャタリングを抑える手法もあった。しかし、こういった手法では集積回路製造上のバラツキによる歩留まり率の低下等の原因で新たな問題が起った。従って、より簡単、効果的な解決法が必要である。
【００１０】
【発明が解決しようとする課題】
本発明はこのような従来の問題点を解消すべく創案されたロジック上の簡単な論理構成を用いて、従来のヒステリシス回路方式に比較して簡単有効と共に集積回路製造上の難しさをなくす回路構成で、安定なＤｕｔｙと耐ノイズ性があるPFMスイッチングレギュレータ制御回路を提供することを課題とする。
【００１１】
【課題を解決する為の手段】
本発明は、簡単な論理構成を使い、出力をONさせる信号をフィードバックして、出力電圧制御用コンパレータの出力信号との論理信号を発振回路に入力することで、出力電圧が設定電圧に非常に近づいた時に起こりがちなコンパレータの出力信号の頻繁的な変動が生じても、発振回路に決められた出力トランジスタのON時間を確保することで、課題を解決する。
【００１２】
本願発明は、ＤＣ−ＤＣコンバータの出力電圧を制御する為の基準電圧回路と、電圧分割回路と、前記基準回路の出力と前記電圧分割回路の出力を入力とする出力電圧制御用コンパレータと、ＤＣ−ＤＣコンバータの出力電圧を制御するトランジスタを制御する為の信号を出力するリングオシレータ発振回路と、前記リングオシレータ回路の出力と前記出力電圧制御用コンパレータの出力とが入力される論理ＯＲ回路と、を有し、前記論理ＯＲ回路の出力が、前記リングオシレータ回路の入力に接続されていることを特徴とする。
【００１３】
また、前記リングオシレータ回路は、発振回路と、論理ＡＮＤ回路と、を有し、前記発振回路の入力は、前記論理ＡＮＤ回路の出力に接続されており、前記ＡＮＤ回路の入力は、前記発振回路の出力と前記論理ＯＲ回路の出力とが接続されており、前記ＡＮＤ回路の出力が前記リングオシレータ回路の出力であることを特徴とする。
【００１４】
【発明の実施の形態】
図５に、従来のものと同様であるが、本発明のPFM制御スイッチングレギュレータ制御回路が適用される一例として、昇圧型ＤＣ−ＤＣコンバータのブロック図と、動作特性を示す。図５において、入力電圧Ｖｉｎより高い出力電圧Ｖｏｕｔを得るために、ＶｉｎとコイルＬを直列に付加する構成となっている。
【００１５】
具体的な動作について、まず、PFM制御スイッチングレギュレータ制御回路１０によりＴrをＯＮすることで充電電流ｉｏｎを流しコイルＬにエネルギーを蓄積する。次に、PFM制御スイッチングレギュレータ制御回路１０によりＴｒをＯＦＦすると蓄積エネルギーによりコイルＬ起電力が発生し、Ｖｉｎ以上の電圧にて出力に放電電流ｉｏｆｆを流しＶｏｕｔ電圧を上昇させる。又、PFM制御スイッチングレギュレータ制御回路１０によりＴｒのＯＮ時間により蓄積されるエネルギーを調節し、Ｖｏｕｔを安定化するものである。尚、本発明に係るPFM制御スイッチングレギュレータ制御回路は、昇圧型ＤＣ−ＤＣコンバータに限らず、降圧型ＤＣ−ＤＣコンバータや反転型ＤＣ−ＤＣコンバータ等にも適用可能である。
【００１６】
図１に本発明の実施例１として、本発明によるPFMスイッチングレギュレータ制御回路におけるDuty保証回路の基本的な論理構成を示す。この基本論理構成に基づいて、様々な論理回路を組むことによって、本発明で創案したDuty保証発信器回路を実現することが可能である。ここで，本発明の実施例を図面に基づいて説明する。
【００１７】
図１で示したように、出力をONさせるEXT信号をフィードバックし、出力電圧制御用コンパレータの出力信号のＶｏｓｃ_EN信号と論理ORをとって、得た信号New_Ｖｏｓｃ_ENを発振開始制御信号として、発振回路に戻す。
【００１８】
出力トランジスタはONしている時、EXTはHである。EXTがHの期間では、Ｖｏｓｃ_ENの変化が無視される。
【００１９】
出力トランジスタがOFFしている時、EXTはLであるから、New_Ｖｏｓｃ_EN=Ｖｏｓｃ_ENである。その時、もしＶｏｓｃ_ENはHであると、発振開始し、スイッチングパルスを出力させる。パルスのON時間は発振回路の時定数に決められるものである。もしＶｏｓｃ_ENはLであると、発振停止し、引き続き出力トランジスタをOFFする。つまり、発振回路の出力を制御しているＶｏｓｃ_EN信号を出力トランジスタがONしている期間は無視するということである。
【００２０】
図３に、従来に多用されていたPFMスイッチングレギュレータ制御回路の一例を示している。発振回路から出力された矩形波パルスＶｏｓｃ信号を出力電圧制御用コンパレータから出力された発振開始信号Ｖｏｓｃ_ENと論理ANDをとって得た信号を二系を分けて、一つを発振回路に戻し、リングオシレータ発振器回路を構成する。もう一つは出力トランジスタを制御するEXT信号として出力される。論理式は下記である。
【００２１】
ＥＸＴ＝Ｖｏｓｃ＊Ｖｏｓｃ＿ＥＮ 式１
Ｖｏｓｃ＿ＥＮはHの時、EXT=Ｖｏｓｃであるから、発振回路が発振開始し、スイッチングパルスを出力させる。パルスのON時間は発振回路の時定数に決められるものである。
【００２２】
一方、Ｖｏｓｃ_ENはLの時、EXT=Lであるから、発振回路も発振停止する。このような回路では、上述のようなコンパレータの出力信号Ｖｏｓｃ_ENがチャタリングを起こる場合、EXTから出たスイッチングパルスには発振回路で決められたON時間より短いON時間の細いパルスが連続的に出る不具合がある。
【００２３】
図４には本発明の実施例２を示している。出力をONさせるＥＸＴ信号をフィードバックし、出力電圧制御用コンパレータの出力信号のＶｏｓｃ_ENと論理ORをとって得た信号New_Ｖｏｓｃ_ENを発振開始信号として、発振回路から出力された矩形波パルスＶｏｓｃ信号と論理ANDをとって、得た信号を二系に分けて、一つを発振回路に戻し、リングオシレータ発振器回路を構成する。もう一つは出力トランジスタを制御するEXT信号として出力される。論理式は下記である。
ＥＸＴＮＥＸＴ＝Ｖｏｓｃ＊New_Ｖｏｓｃ_EN
＝Ｖosc（Ｖosc_EN+EXT） 式２
式２の中のＥＸＴＮＥＸＴは、EXTの次の状態を表している。つまり、EXTはEXT端子の今の状態であり、ＥＸＴＮＥＸＴはEXT端子の次の状態である。EXT端子の今の状態EXTをフードバックされ、EXT端子の次の状態のＥＸＴＮＥＸＴに影響を与える。出力トランジスタはONしている時、EXTはHであるから、ＥＸＴＮＥＸＴ＝Ｖｏｓｃである。つまりEXTがHの期間では、Ｖｏｓｃ_ENの変化が無視される。
【００２４】
一方、出力トランジスタがOFFしている時、EXTがLであるから、ＥＸＴＮＥＸＴ＝Ｖｏｓｃ＊Ｖｏｓｃ_EN
である（これは式１と等価である）。その時、Ｖｏｓｃ_ENはHであると、ＥＸＴＮＥＸＴ＝Ｖｏｓｃであり、発振開始し、スイッチングパルスを出力させる。パルスのON時間は発振回路の時定数に決められるものである。もし、Ｖｏｓｃ_ENはLであると、ＥＸＴＮＥＸＴ＝Ｌであり、発振停止し、引き続き出力トランジスタをOFFする。つまり、発振回路の出力を制御しているＶｏｓｃ_EN信号を出力トランジスタがONしている期間は無視することを実現している。
【００２５】
発振停止状態から発振開始状態に移る際に、EXTがLであり、Ｖｏｓｃ_ENがHである。式２に従って、ＥＸＴＮＥＸＴ＝Ｖｏｓｃであるから、本発明で創案されたDuty保証回路を加えることによって、元の発振回路の初期化に対する影響は無い。
【００２６】
【発明の効果】
上述のように、本発明ではロジック上の簡単有効な回路で、PFMスイッチングレギュレータにおける軽負荷時に出力電圧が設定電圧に非常に近づいた際に起こりがちな出力電圧制御用コンパレータの出力信号の頻繁的な変動が生じても、発振回路に決められた出力トランジスタのON時間を確保することで、安定なDutyを保証する耐ノイズ性があるスイッチングレギュレータを実現することを可能にした。従来のヒステリシス回路方式により集積回路製造上の難しさを解消し、回路動作が確実である。また、回路規模も小さく、コストの面でも有効である。PFMスイッチングレギュレータ制御回路に対して、上に述べたように、本回路方式は最適である。
【図面の簡単な説明】
【図１】 本発明の実施例１を示すブロック図。
【図２】従来のPFMスイッチングレギュレータ制御回路を示すブロック図。
【図３】従来のPFMスイッチングレギュレータ制御回路一例を示すブロック図。
【図４】 本発明の実施例２を示すブロック図。
【図５】 （ａ）本発明のＰＦＭ制御スイッチングレギュレータ制御回路を適用した昇圧型ＤＣ−ＤＣコンバータの一例を示すブロック図。
（ｂ）昇圧型ＤＣ−ＤＣコンバータの動作波形を示す図。
【符号の説明】
1， 11， 21， 31 基準電圧回路
１０ ＰＦＭ制御スイッチングレギュレータ
２， 3， 12， 13， 22， 23， 32， 33 電圧分割抵抗
４， １４， ２４， ３４ コンパレータ回路
５， １５， ２５， ３５ リングオシレータ発振器回路
６， ３６ 論理OR回路
【発明の属する技術分野】
本発明は、出力電圧が設定電圧に非常に近づいた際に、安定なDutyと耐ノイズ性があるPFM制御スイッチングレギュレータ制御回路に関するものである。
【０００２】
【従来の技術】
スイッチングレギュレータ制御回路では、出力電圧をフィードバックして、出力電圧制御用コンパレータで基準電圧と比較し、出力電圧がある設定電圧より小さくなると、コンパレータが動作して、発振開始信号を発振回路に送り、発振回路のスイッチングパルスを出力させ、出力トランジスタをON_OFFさせることにより出力電圧を調整するものが基本である。
【０００３】
ここで図５に、ＰＦＭ制御スイッチングレギュレータを適用した昇圧型ＤＣ−ＤＣコンバータの一例を示す。
【０００４】
PFM制御スイッチングレギュレータでは出力トランジスタのON時間が常に一定であり、OFF時間を調整することにより出力電圧を一定の値に安定させる。従来のPFMスイッチングレギュレータでは、図２で示している制御回路が多用されており、発振回路から出力されたスイッチングパルスを上記出力電圧制御用コンパレータの出力信号の制御で出力される。
【０００５】
図２では上記コンパレータの出力信号Ｖｏｓｃ_ EN信号が“H”の場合は発振回路が動作しておりEXTにはスイッチングパルスが出力される。一方Ｖｏｓｃ_EN信号が“L”の場合は発振回路は停止しており、EXTは“L”となる。
【０００６】
Ｖｏｓｃ_EN信号が“L”から“H”へ変化すると、直ちにEXTは“L”から“H”となり、以後発振を継続する。 Ｖｏｓｃ_EN信号が“H”から“L”へ変化すると、直ちにEXTは“L”となる。
【０００７】
しかし、出力電圧が設定電圧に非常に近づいた場合、ノイズの影響で、上記コンパレータの出力信号Ｖｏｓｃ_ENが頻繁にチャタリングし、それに従って、通常のスイッチングON時間より短いON時間が連続的に出る異常Duty問題がありえる。
【０００８】
異常Dutyが発生する場合では、出力ON時間が短くなるに従って、OFF時間も短くなるので、スイッチングレギュレータの制御回路における消費電流が大きくなって、軽負荷時の効率に対して、大きな悪影響を与える。
【０００９】
上記のような問題に対して、出力電圧制御用コンパレータの後段にヒステリシスを設けることで、コンパレータの出力信号のチャタリングを抑える手法もあった。しかし、こういった手法では集積回路製造上のバラツキによる歩留まり率の低下等の原因で新たな問題が起った。従って、より簡単、効果的な解決法が必要である。
【００１０】
【発明が解決しようとする課題】
本発明はこのような従来の問題点を解消すべく創案されたロジック上の簡単な論理構成を用いて、従来のヒステリシス回路方式に比較して簡単有効と共に集積回路製造上の難しさをなくす回路構成で、安定なＤｕｔｙと耐ノイズ性があるPFMスイッチングレギュレータ制御回路を提供することを課題とする。
【００１１】
【課題を解決する為の手段】
本発明は、簡単な論理構成を使い、出力をONさせる信号をフィードバックして、出力電圧制御用コンパレータの出力信号との論理信号を発振回路に入力することで、出力電圧が設定電圧に非常に近づいた時に起こりがちなコンパレータの出力信号の頻繁的な変動が生じても、発振回路に決められた出力トランジスタのON時間を確保することで、課題を解決する。
【００１２】
本願発明は、ＤＣ−ＤＣコンバータの出力電圧を制御する為の基準電圧回路と、電圧分割回路と、前記基準回路の出力と前記電圧分割回路の出力を入力とする出力電圧制御用コンパレータと、ＤＣ−ＤＣコンバータの出力電圧を制御するトランジスタを制御する為の信号を出力するリングオシレータ発振回路と、前記リングオシレータ回路の出力と前記出力電圧制御用コンパレータの出力とが入力される論理ＯＲ回路と、を有し、前記論理ＯＲ回路の出力が、前記リングオシレータ回路の入力に接続されていることを特徴とする。
【００１３】
また、前記リングオシレータ回路は、発振回路と、論理ＡＮＤ回路と、を有し、前記発振回路の入力は、前記論理ＡＮＤ回路の出力に接続されており、前記ＡＮＤ回路の入力は、前記発振回路の出力と前記論理ＯＲ回路の出力とが接続されており、前記ＡＮＤ回路の出力が前記リングオシレータ回路の出力であることを特徴とする。
【００１４】
【発明の実施の形態】
図５に、従来のものと同様であるが、本発明のPFM制御スイッチングレギュレータ制御回路が適用される一例として、昇圧型ＤＣ−ＤＣコンバータのブロック図と、動作特性を示す。図５において、入力電圧Ｖｉｎより高い出力電圧Ｖｏｕｔを得るために、ＶｉｎとコイルＬを直列に付加する構成となっている。
【００１５】
具体的な動作について、まず、PFM制御スイッチングレギュレータ制御回路１０によりＴrをＯＮすることで充電電流ｉｏｎを流しコイルＬにエネルギーを蓄積する。次に、PFM制御スイッチングレギュレータ制御回路１０によりＴｒをＯＦＦすると蓄積エネルギーによりコイルＬ起電力が発生し、Ｖｉｎ以上の電圧にて出力に放電電流ｉｏｆｆを流しＶｏｕｔ電圧を上昇させる。又、PFM制御スイッチングレギュレータ制御回路１０によりＴｒのＯＮ時間により蓄積されるエネルギーを調節し、Ｖｏｕｔを安定化するものである。尚、本発明に係るPFM制御スイッチングレギュレータ制御回路は、昇圧型ＤＣ−ＤＣコンバータに限らず、降圧型ＤＣ−ＤＣコンバータや反転型ＤＣ−ＤＣコンバータ等にも適用可能である。
【００１６】
図１に本発明の実施例１として、本発明によるPFMスイッチングレギュレータ制御回路におけるDuty保証回路の基本的な論理構成を示す。この基本論理構成に基づいて、様々な論理回路を組むことによって、本発明で創案したDuty保証発信器回路を実現することが可能である。ここで，本発明の実施例を図面に基づいて説明する。
【００１７】
図１で示したように、出力をONさせるEXT信号をフィードバックし、出力電圧制御用コンパレータの出力信号のＶｏｓｃ_EN信号と論理ORをとって、得た信号New_Ｖｏｓｃ_ENを発振開始制御信号として、発振回路に戻す。
【００１８】
出力トランジスタはONしている時、EXTはHである。EXTがHの期間では、Ｖｏｓｃ_ENの変化が無視される。
【００１９】
出力トランジスタがOFFしている時、EXTはLであるから、New_Ｖｏｓｃ_EN=Ｖｏｓｃ_ENである。その時、もしＶｏｓｃ_ENはHであると、発振開始し、スイッチングパルスを出力させる。パルスのON時間は発振回路の時定数に決められるものである。もしＶｏｓｃ_ENはLであると、発振停止し、引き続き出力トランジスタをOFFする。つまり、発振回路の出力を制御しているＶｏｓｃ_EN信号を出力トランジスタがONしている期間は無視するということである。
【００２０】
図３に、従来に多用されていたPFMスイッチングレギュレータ制御回路の一例を示している。発振回路から出力された矩形波パルスＶｏｓｃ信号を出力電圧制御用コンパレータから出力された発振開始信号Ｖｏｓｃ_ENと論理ANDをとって得た信号を二系を分けて、一つを発振回路に戻し、リングオシレータ発振器回路を構成する。もう一つは出力トランジスタを制御するEXT信号として出力される。論理式は下記である。
【００２１】
ＥＸＴ＝Ｖｏｓｃ＊Ｖｏｓｃ＿ＥＮ 式１
Ｖｏｓｃ＿ＥＮはHの時、EXT=Ｖｏｓｃであるから、発振回路が発振開始し、スイッチングパルスを出力させる。パルスのON時間は発振回路の時定数に決められるものである。
【００２２】
一方、Ｖｏｓｃ_ENはLの時、EXT=Lであるから、発振回路も発振停止する。このような回路では、上述のようなコンパレータの出力信号Ｖｏｓｃ_ENがチャタリングを起こる場合、EXTから出たスイッチングパルスには発振回路で決められたON時間より短いON時間の細いパルスが連続的に出る不具合がある。
【００２３】
図４には本発明の実施例２を示している。出力をONさせるＥＸＴ信号をフィードバックし、出力電圧制御用コンパレータの出力信号のＶｏｓｃ_ENと論理ORをとって得た信号New_Ｖｏｓｃ_ENを発振開始信号として、発振回路から出力された矩形波パルスＶｏｓｃ信号と論理ANDをとって、得た信号を二系に分けて、一つを発振回路に戻し、リングオシレータ発振器回路を構成する。もう一つは出力トランジスタを制御するEXT信号として出力される。論理式は下記である。
ＥＸＴＮＥＸＴ＝Ｖｏｓｃ＊New_Ｖｏｓｃ_EN
＝Ｖosc（Ｖosc_EN+EXT） 式２
式２の中のＥＸＴＮＥＸＴは、EXTの次の状態を表している。つまり、EXTはEXT端子の今の状態であり、ＥＸＴＮＥＸＴはEXT端子の次の状態である。EXT端子の今の状態EXTをフードバックされ、EXT端子の次の状態のＥＸＴＮＥＸＴに影響を与える。出力トランジスタはONしている時、EXTはHであるから、ＥＸＴＮＥＸＴ＝Ｖｏｓｃである。つまりEXTがHの期間では、Ｖｏｓｃ_ENの変化が無視される。
【００２４】
一方、出力トランジスタがOFFしている時、EXTがLであるから、ＥＸＴＮＥＸＴ＝Ｖｏｓｃ＊Ｖｏｓｃ_EN
である（これは式１と等価である）。その時、Ｖｏｓｃ_ENはHであると、ＥＸＴＮＥＸＴ＝Ｖｏｓｃであり、発振開始し、スイッチングパルスを出力させる。パルスのON時間は発振回路の時定数に決められるものである。もし、Ｖｏｓｃ_ENはLであると、ＥＸＴＮＥＸＴ＝Ｌであり、発振停止し、引き続き出力トランジスタをOFFする。つまり、発振回路の出力を制御しているＶｏｓｃ_EN信号を出力トランジスタがONしている期間は無視することを実現している。
【００２５】
発振停止状態から発振開始状態に移る際に、EXTがLであり、Ｖｏｓｃ_ENがHである。式２に従って、ＥＸＴＮＥＸＴ＝Ｖｏｓｃであるから、本発明で創案されたDuty保証回路を加えることによって、元の発振回路の初期化に対する影響は無い。
【００２６】
【発明の効果】
上述のように、本発明ではロジック上の簡単有効な回路で、PFMスイッチングレギュレータにおける軽負荷時に出力電圧が設定電圧に非常に近づいた際に起こりがちな出力電圧制御用コンパレータの出力信号の頻繁的な変動が生じても、発振回路に決められた出力トランジスタのON時間を確保することで、安定なDutyを保証する耐ノイズ性があるスイッチングレギュレータを実現することを可能にした。従来のヒステリシス回路方式により集積回路製造上の難しさを解消し、回路動作が確実である。また、回路規模も小さく、コストの面でも有効である。PFMスイッチングレギュレータ制御回路に対して、上に述べたように、本回路方式は最適である。
【図面の簡単な説明】
【図１】 本発明の実施例１を示すブロック図。
【図２】従来のPFMスイッチングレギュレータ制御回路を示すブロック図。
【図３】従来のPFMスイッチングレギュレータ制御回路一例を示すブロック図。
【図４】 本発明の実施例２を示すブロック図。
【図５】 （ａ）本発明のＰＦＭ制御スイッチングレギュレータ制御回路を適用した昇圧型ＤＣ−ＤＣコンバータの一例を示すブロック図。
（ｂ）昇圧型ＤＣ−ＤＣコンバータの動作波形を示す図。
【符号の説明】
1， 11， 21， 31 基準電圧回路
１０ ＰＦＭ制御スイッチングレギュレータ
２， 3， 12， 13， 22， 23， 32， 33 電圧分割抵抗
４， １４， ２４， ３４ コンパレータ回路
５， １５， ２５， ３５ リングオシレータ発振器回路
６， ３６ 論理OR回路
Claims (2)
- ＤＣ−ＤＣコンバータの出力電圧を制御する為のＰＦＭ制御スイッチングレギュレータ制御回路であって、
基準電圧回路と、
電圧分割回路と、
前記基準回路の出力と前記電圧分割回路の出力を入力とする出力電圧制御用コンパレータと、
前記ＤＣ−ＤＣコンバータの出力電圧を制御するトランジスタを制御する信号を出力するリングオシレータ発振回路と、
前記リングオシレータ回路の出力と前記出力電圧制御用コンパレータの出力とが入力される論理ＯＲ回路と、
を有し、
前記論理ＯＲ回路の出力が、前記リングオシレータ回路の入力に接続されていることを特徴とするＰＦＭ制御スイッチングレギュレータ制御回路。 - 前記リングオシレータ回路は、
発振回路と、
論理ＡＮＤ回路と、を有し、
前記発振回路の入力は、前記論理ＡＮＤ回路の出力に接続されており、
前記ＡＮＤ回路の入力は、前記発振回路の出力と前記論理ＯＲ回路の出力とが接続されており、
前記ＡＮＤ回路の出力が前記リングオシレータ回路の出力であることを特徴とする請求項１に記載のPFM制御スイッチングレギュレータ制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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