KR100718905B1 - Ｄｃ-ｄｃ 컨버터의 제어 회로 및 제어 방법 - Google Patents

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모리히토 하세가와
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 온 듀티가 50% 이상인 경우에도 저조파 발진을 방지할 수 있고, 또한 스위칭 주파수가 입력 전압에 의존하여 변동하는 것을 방지할 수 있는 전류 모드 제어형 DC-DC 컨버터의 제어 회로 및 제어 방법을 제공하는 것을 목적으로 한다.
플립플롭(FF)의 리셋 입력 단자(R)에 하이 레벨의 출력 신호(Vo1)가 입력되면 트랜지스터(FET1)는 턴오프된다. 위상 비교기(FC)는 지연 신호(FP)와 기준 클록 신호(FR)의 위상차에 따라 비교 결과 신호(CONT)를 출력한다. 지연 회로(DLY)는 트랜지스터(FET1)가 오프되고 나서, 비교 결과 신호(CONT)에 따라 조정되는 지연 시간(DT)의 경과 후에 하이 레벨의 지연 신호(FP)를 출력한다. 하이 레벨의 지연 신호(FP)가 입력됨에 따라 트랜지스터(FET1)는 턴온된다.

Description

ＤＣ-ＤＣ 컨버터의 제어 회로 및 제어 방법{CONTROL CIRCUIT AND CONTROL METHOD FOR DC-DC CONVERTER}
도 1은 DC-DC 컨버터(1)의 회로도.
도 2는 위상 비교기(FC)의 회로도.
도 3은 지연 회로(DLY)의 회로도.
도 4는 전류 모드 제어형 DC-DC 컨버터의 타이밍 차트.
도 5는 DC-DC 컨버터(1)의 타이밍 차트(No.1).
도 6은 DC-DC 컨버터(1)의 타이밍 차트(No.2).
도 7은 DC-DC 컨버터(1)의 타이밍 차트(No.3).
도 8은 DC-DC 컨버터(1a)의 회로도.
도 9는 고정 오프 시간 제어의 전류 모드 DC-DC 컨버터(100)의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
3, 3a: 제어부
DLY: 지연 회로
DT: 지연 시간
FC: 위상 비교기
FF: 플립플롭
FP: 지연 신호
FR: 기준 클록 신호
OSC: 발진기
Vc: 오차 증폭 신호
본 발명은 전류 모드 제어형 DC-DC 컨버터의 제어 회로 및 제어 방법에 관한 것으로, 특히 온 듀티가 50%를 넘은 경우에 있어서의 저조파 발진의 방지에 관한 것이다.
도 9는 고정 오프 시간 제어의 전류 모드 DC-DC 컨버터(100)이다. 메인 스위칭 트랜지스터(FET1)가 턴온하면, 초크 코일(L1)에 흐르는 인덕터 전류가 증가한다. 입력 단자(FB1)를 통해 귀환된 인덕터 전류가 오차 증폭 신호(Vc)보다 커지면 트랜지스터(FET1)는 고정 시간 동안에만 턴오프한다. 그리고 고정의 오프 시간 후 트랜지스터(FET1)는 다시 턴온한다.
또한, 상기한 관련 기술로서 특허문헌 1, 2가 개시되어 있다.
[특허문헌 1] 일본 특허 공개 제2002-223562호 공보
[특허문헌 2] 일본 특허 공개 제2005-143197호 공보
그러나 DC-DC 컨버터(100)는 트랜지스터(FET1)의 오프 시간은 고정이지만, 온 시간은 입력 전압(Vin)과 출력 전압(Vout)의 비로 결정된다. 그렇게 하면 트랜지스터(FET1)의 스위칭 주파수가 입력 전압(Vin)에 의존하여 변동하기 때문에 문제로 된다.
또한 DC-DC 컨버터(100)의 트랜지스터(FET1)의 온 사이클의 개시는 고정의 오프 시간의 종료 후에 행해진다. 즉, DC-DC 컨버터(100)의 부하가 급증한 경우에 있어서도 트랜지스터(FET1)의 오프 시간이 종료할 때까지는 트랜지스터(FET1)를 턴온할 수 없다. 그렇게 하면, 부하의 급변화에 대하여 DC-DC 컨버터(100)의 응답 지연이 발생하기 때문에 문제로 된다.
본 발명은 상기 배경 기술의 과제 중 적어도 하나를 해결하기 위해서 이루어진 것으로, 온 듀티가 50%를 넘는 영역에서도 출력 전류의 저하를 방지하는 것 및 코일 전류의 저조파 발진을 방지하는 것이 가능한 DC-DC 컨버터 제어 회로 및 DC-DC 컨버터의 제어 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에서의 전류 모드 제어형 DC-DC 컨버터 제어 회로에서는 클록 신호에 따라 메인 스위칭 트랜지스터를 제어하는 전류 모드 제어형 DC-DC 컨버터 제어 회로에 있어서, 메인 스위칭 트랜지스터가 제2 도통 상태로부터 제1 도통 상태로 이행하는 타이밍을 결정하는 타이밍 신호를 출력하는 타이밍 조정 회로와, 타이밍 신호와 클록 신호의 위상차를 검출하여 그 위상차에 따라 위상차 신호를 타이밍 조정 회로에 출력하는 위상 비교기를 포함하고, 타이밍 조정 회로는 타이밍 신호의 위상이 클록 신호의 위상보다 진행되어 있는 경우에는 메인 스위칭 트랜지스터가 제1 도통 상태로부터 제2 도통 상태로 이행한 시점에서부터 타이밍 조정 회로가 타이밍 신호를 출력하기까지의 지연 시간을 위상의 진행량에 따라 길게 하며, 타이밍 신호의 위상이 클록 신호의 위상보다 지연되어 있는 경우에는 지연 시간을 위상의 지연량에 따라 짧게 하는 것을 특징으로 한다.
제1 도통 상태가 도통 상태이고, 제2 도통 상태가 비도통 상태이며, 메인 스위칭 트랜지스터를, 인덕터 전류가 설정값보다 높아짐에 따라 제1 도통 상태로부터 제2 도통 상태로 이행시키는 경우에는 소위 고정 오프 시간식의 전류 모드 제어 방식 DC-DC 컨버터가 구성된다. 한편, 제1 도통 상태가 비도통 상태이고, 제2 도통 상태가 도통 상태이며, 메인 스위칭 트랜지스터를, 인덕터 전류가 설정값보다 낮아짐에 따라 제1 도통 상태로부터 제2 도통 상태로 이행시키는 경우에는 소위 고정 온 시간식의 전류 모드 제어 방식 DC-DC 컨버터가 구성된다.
타이밍 조정 회로는 메인 스위칭 트랜지스터가 제2 도통 상태로부터 제1 도통 상태로 이행하는 타이밍을 결정하는 타이밍 신호를 출력한다. 위상 비교기는 타이밍 신호와 클록 신호의 위상차를 검출하여 그 위상차에 따라 위상차 신호를 타이밍 조정 회로에 출력한다.
메인 스위칭 트랜지스터가 제1 도통 상태로부터 제2 도통 상태로 이행한 시점에서부터 타이밍 조정 회로가 타이밍 신호를 출력하기까지의 시간을 지연 시간이라고 정의한다. 위상 비교기는 어떤 스위칭 주기에 있어서 타이밍 신호의 위상이 클록 신호의 위상보다 진행되어 있는 것을 검지하면, 타이밍 신호의 주기가 클록 신호의 주기보다 짧다고 판단한다. 그리고 위상 비교기는 위상차 신호에 의해 그 취지를 타이밍 조정 회로에 전달한다. 따라서 타이밍 조정 회로는 다음의 스위칭 주기 이후에 있어서 위상의 진행량에 따라 지연 시간을 길게 함으로써 타이밍 신호의 주기를 길게 한다. 마찬가지로 하여 위상 비교기는 어느 스위칭 주기에 있어서 타이밍 신호의 위상이 클록 신호의 위상보다 지연되어 있는 경우에는 타이밍 신호의 주기가 클록 신호의 주기보다 길다고 판단하여 그 취지를 위상차 신호에 의해 타이밍 조정 회로에 전달한다. 따라서 타이밍 조정 회로는 다음 스위칭 주기 이후에 있어서 위상의 지연량에 따라 지연 시간을 짧게 함으로써 타이밍 신호의 주기를 짧게 한다. 이상과 같이 위상 비교기와 타이밍 조정 회로에 의해 지연 시간의 피드백 제어가 행해진다.
이에 따라 첫째로, 현재의 스위칭 주기에서의 지연 시간은 현재의 스위칭 주기 이전의 주기에서의 타이밍 신호와 클록 신호의 위상차에 따라 정해진다. 따라서 현재의 스위칭 주기에서 발생한 타이밍 신호와 클록 신호의 위상차는 현재의 스위칭 주기에서의 지연 시간에는 영향을 끼치지 않는다. 그렇게 하면, 현재의 스위칭 주기에서의 제2 도통 상태의 종료시의 인덕터 전류값은 그 이전의 스위칭 주기에서의 제2 도통 상태의 종료시의 인덕터 전류값의 평균치와 대략 같아진다. 즉, 현재의 스위칭 주기에서의 부하 변동에 기인하여 발생한 인덕터 전류의 교란이 다음 이후의 스위칭 주기에 전파되는 것을 방지할 수 있다. 이에 따라 고정 주파수에 의해 동작하는 전류 모드 제어형 DC-DC 컨버터 제어 회로에서 온 듀티가 50% 이상인 경우에도 저조파 발진을 방지할 수 있다.
또한 이에 따라 둘째로, 클록 신호의 주기와 타이밍 신호의 주기가 일치하고 또한 클록 신호와 타이밍 신호의 위상차가 제로가 되도록 지연 시간을 조정할 수 있다. 따라서 본 발명에 따른 DC-DC 컨버터 제어 회로를 포함한 DC-DC 컨버터의 스위칭 주기를 클록 신호에 동기시킬 수 있다. 이에 따라 메인 스위칭 트랜지스터의 스위칭 주파수가 입력 전압에 의존하여 변동하는 사태를 방지할 수 있다.
또한 본 발명에서의 전류 모드 제어형 DC-DC 컨버터 제어 방법에서는 클록 신호에 따라 메인 스위칭 트랜지스터를 제어하는 전류 모드 제어형 DC-DC 컨버터 제어 방법에 있어서, 메인 스위칭 트랜지스터가 제2 도통 상태로부터 제1 도통 상태로 이행하는 이행 타이밍과 클록 신호의 위상차를 검출하는 단계와, 메인 스위칭 트랜지스터가 제1 도통 상태로 이행한 후에 인덕터 전류가 설정값을 초과함에 따라 메인 스위칭 트랜지스터를 제1 도통 상태로부터 제2 도통 상태로 이행시키는 단계와, 후속하는 이행 타이밍의 결정시에 있어서 이전의 이행 타이밍의 위상이 클록 신호의 위상보다 진행되어 있는 경우에는 위상의 진행량에 따라 이행 타이밍을 지연시키고, 이전의 이행 타이밍의 위상이 클록 신호의 위상보다 지연되어 있는 경우에는 위상의 진행량에 따라 이행 타이밍을 빠르게 하는 단계를 포함하는 것을 특징으로 한다.
위상차를 검출하는 단계는 메인 스위칭 트랜지스터가 제2 도통 상태로부터 제1 도통 상태로 이행하는 이행 타이밍과 클록 신호의 위상차를 검출한다. 메인 스위칭 트랜지스터를 제1 도통 상태로부터 제2 도통 상태로 이행시키는 단계는 위상차를 검출하는 단계 후에 행해진다. 이행은 인덕터 전류가 설정값을 초과함에 따라 행해진다. 이행 타이밍을 조정하는 단계는 제1 도통 상태로부터 제2 도통 상태로 이행시키는 단계 후에 행해진다. 이전의 이행 타이밍의 위상이 클록 신호의 위상보다 진행되어 있는 경우에는 위상의 진행량에 따라 이행 타이밍이 지연된다. 한편, 이전의 이행 타이밍의 위상이 클록 신호의 위상보다 지연되어 있는 경우에는 위상의 진행량에 따라 이행 타이밍이 빨라진다.
이상의 단계에 의해, 이행 타이밍의 피드백 제어가 행해진다. 그리고 이에 따라 첫째로, 고정 주파수에 의해 동작하는 전류 모드 제어형 DC-DC 컨버터 제어 회로에 있어서 온 듀티가 50% 이상인 경우에도 저조파 발진을 방지할 수 있다. 또한 이에 따라 둘째로, 메인 스위칭 트랜지스터의 스위칭 주파수가 입력 전압에 의존하여 변동하는 사태를 방지할 수 있다.
[실시 형태]
본 발명의 제1 실시 형태에 따른 DC-DC 컨버터(1)를 도 1을 이용하여 설명한다. DC-DC 컨버터(1)는 제어부(3), 초크 코일(L1), 메인 스위칭 트랜지스터(FET1), 동기 정류 트랜지스터(FET2), 평활 컨덴서(C1), 전류 센스 저항(Rs)을 포함한다.
도 1에 있어서, 트랜지스터(FET1)의 입력 단자에 입력 전압(Vin)이 접속되고, 트랜지스터(FET1)의 출력 단자에 초크 코일(L1)의 입력 단자가 접속된다. 초크 코일(L1)의 출력 단자로부터는 출력 전압(Vout)이 출력된다. 또한 트랜지스터(FET1)의 제어 단자에는 제어부(3)의 출력 단자(DH)가 접속된다. 동기 정류 스위치회로인 트랜지스터(FET2)의 입력 단자는 그라운드에 접지되고, 출력 단자는 초크 코일(L1)의 입력 단자에 접속된다. 또한 트랜지스터(FET2)의 제어 단자에는 제어부(3)의 출력 단자(DL)가 접속된다. 초크 코일(L1)의 출력 단자와 그라운드 사이에는 평활 컨덴서(C1)가 접속된다. 또한 초크 코일(L1)의 출력 단자는 제어부(3)의 입력 단자(FB1)에 접속된다.
제어부(3)는 전압 증폭기(AMP1), 오차 증폭기(ERA1), 전압 비교기(COMP1), 플립플롭(FF), 발진기(OSC), 위상 비교기(FC), 지연 회로(DLY)를 포함한다. 제어부(3)의 FB1 단자에 부여된 DC-DC 컨버터의 출력 전압(Vout)은 FB1 단자와 그라운드 사이에 직렬 접속되는 입력 저항(R1)과 접지 저항(R2)의 접속 노드(N2)에서 분압된다. 그리고 노드(N2)에서의 분압 전압은 오차 증폭기(ERA1)의 반전 입력 단자에 입력된다. 오차 증폭기(ERA1)의 비반전 입력 단자에는 그라운드로부터의 기준 전압(e1)이 입력된다. 오차 증폭기(ERA1)로부터 출력되는 오차 증폭 신호(Vc)는 전압 비교기(COMP1)의 반전 입력 단자에 입력된다. 전류 센스 저항(Rs)에 흐르는 전류에 의해 발생하는 전압 강하를 측정하기 위해서, 전압 증폭기(AMP1)의 비반전 입력 단자에는 입력 단자(CS1)가 접속되고 반전 입력 단자에는 입력 단자(FB1)가 접속된다. 전압 증폭기(AMP1)로부터 출력되는 인덕터 전류 신호(VIL)는 전압 비교기(COMP1)의 비반전 입력 단자에 입력된다. 플립플롭(FF)의 리셋 입력 단자(R)에는 전압 비교기(COMP1)로부터 출력되는 출력 신호(Vo1)가 입력된다. 플립플롭(FF)의 비반전 출력 단자(Q)는 제어부(3)의 출력 단자(DH)를 통하여 트랜지스터(FET1)에 접속된다. 플립플롭(FF)의 반전 출력 단자(*Q)는 제어부(3)의 출력 단자(DL)를 통해 트랜지스터(FET2)에 접속된다. 위상 비교기(FC)의 한쪽 입력 단자에는 지연 회로(DLY)의 출력 단자가 접속되어 지연 신호(FP)가 입력된다. 또한 위상 비교기(FC)의 다른 쪽 입력 단자에는 발진기(OSC)의 출력 단자가 접속되어 기준 클록 신호 (FR)가 입력된다. 위상 비교기(FC)의 출력 단자는 지연 회로(DLY)에 접속되어 위상 비교기(FC)로부터 출력되는 비교 결과 신호(CONT)는 지연 회로(DLY)에 입력된다. 그리고 지연 회로(DLY)로부터 출력되는 지연 신호(FP)는 플립플롭(FF)의 세트 입력 단자(S) 및 위상 비교기(FC)에 입력된다.
위상 비교기(FC)의 구성을 도 2에 나타낸다. 위상 비교기(FC)는 위상 검출부(21)와 적분부(22)를 포함한다. 위상 검출부(21)는 플립플롭(FF11 및 FF12), AND 게이트(AND1 및 AND2), 트랜지스터(M1 및 M2)를 포함한다. 플립플롭(FF12)의 리셋 입력 단자(R)에는 기준 클록 신호(FR)가 입력되고 또한 세트 입력 단자(S)에는 AND 게이트(AND2)의 출력 단자가 접속된다. AND 게이트(AND2)에는 플립플롭(FF11)의 출력 단자(*Q)로부터 출력되는 신호(ΦP) 및 지연 신호(FP)가 입력된다. 플립플롭(FF12)의 비반전 출력 단자(Q)로부터는 신호(R)가 출력된다. 전원 전압(Vdd)과 접지 전압(Vss) 사이에 트랜지스터(M1 및 M2)가 접속된다. 트랜지스터(M1)의 게이트에는 신호(ΦP)가 입력된다. 트랜지스터(M2)의 게이트에는 신호(ΦR)가 입력된다. 양 트랜지스터의 드레인은 공통으로 접속된 뒤에 적분부(22)에 접속된다. 적분부(22)는 저항 소자(RI)와 커패시터(CI)를 포함한다. 적분부(22)로부터는 비교 결과 신호(CONT)가 출력된다. 또한, 플립플롭(FF11)에 대한 접속 관계에 대해서는 플립플롭(FF12)과 동일하기 때문에 여기서는 상세한 설명을 생략한다.
지연 회로(DLY)의 구성을 도 3을 이용하여 설명한다. 지연 회로(DLY)는 지연 시간 제어 회로(31)와 지연 시간 발생 회로(32)를 포함한다. 지연 시간 제어 회로(31)는 저항 소자(R11), 트랜지스터(M11 내지 M14)를 포함한다. 트랜지스터(M11, M12) 및 트랜지스터(M13, M14)는 각각 커런트미러 회로를 구성한다. 저항 소자(R11)에는 비교 결과 신호(CONT)가 입력된다. 또한 지연 시간 발생 회로(32)는 정전류 회로(CG), 컨덴서(C11), 전압 비교기(COMP11), 기준 전압(Vref), 트랜지스터(M15)를 포함한다. 전압 비교기(COMP11)의 비반전 입력 단자에는 정전류 회로(CG)의 출력 단자, 트랜지스터(M15)의 드레인 단자 및 컨덴서(C11)의 일단이 접속된다. 트랜지스터(M15)의 소스 단자는 접지된다. 트랜지스터(M15)의 게이트 단자에는 출력 신호(SQ1)가 입력된다. 또한 전압 비교기(COMP11)의 반전 입력 단자에는 기준 전압(Vref)이 입력된다. 전압 비교기(COMP11)로부터는 지연 신호(FP)가 출력된다.
DC-DC 컨버터(1)의 동작을 설명하는데 있어서, 우선 비교로서 스위칭 주기가 완전히 고정되는 전류 모드 제어형 DC-DC 컨버터의 동작을 도 4의 파형도를 이용하여 설명한다. 스위칭 주기 고정의 전류 모드 제어형 DC-DC 컨버터는 도 1에 도시하는 DC-DC 컨버터(1)에서 발진기(OSC)의 출력 신호가 직접 플립플롭(FF)의 세트 입력 단자(S)에 입력되는 구성을 갖는다. 그리고 트랜지스터(FET1)의 온 타이밍이 발진기(OSC)에 의해 제어된다.
스위칭 주기 고정의 전류 모드 제어형 DC-DC 컨버터의 출력 전압이 안정하게 출력되고 있는 정상 상태시에서의 인덕터 전류 신호(VIL100)의 파형을 도 4(점선)에 나타낸다. 스위칭 주기(TT100)는 항상 일정하게 된다. 그리고 트랜지스터(FET1)가 턴온되는 시간인 시간 t100 내지 t103에서의 인덕터 전류 신호(VIL100)의 하한값은 전부 일정한 버텀(bottom) 전압(Von)이 된다.
트랜지스터(FET1)의 온 기간(Ton100)에는 인덕터 전류 신호(VIL100)는 시간 의 경과와 함께 1차 함수의 직선의 기울기(m1)로 증가한다. 이 때 기울기(m1)는 트랜지스터(FET1)의 온 기간(Ton100), 오프 기간(Toff100), 초크 코일(L1)의 인덕턴스(L)를 이용하여 하기 식(1)로 나타낸다.
m1=(Vin-Vout)/L×Ton100 … 식(1)
한편, 트랜지스터(FET1)의 오프 기간(Toff100)에는 인덕터 전류 신호(VIL)는 1차 함수의 직선의 기울기(m2)로 감소한다. 기울기(m2)는 하기 식(2)으로 나타낸다.
m2= Vout/L×Toff100 … 식(2)
여기서, 시간 t100에서 부하가 변동하여 인덕터 전류에 교란이 발생한 경우를 생각한다. 시간 t100에서 인덕터 전류 신호에 버텀 전압(Von)으로부터의 편차량(ΔV0)이 발생했다고 한다. 이 경우의 인덕터 전류 신호(VIL101)(실선)는 온 기간에서 기울기(m1)로 증가하고, 오프 기간에서 기울기(m2)로 감소한다. 그렇게 하면 다음의 시간 t101에서 인덕터 전류 신호(VIL101)에는 버텀 전압(Von)으로부터의 편차량(ΔV1)이 발생한다. 그리고 편차량(ΔV1)은 하기 식(3)으로 나타낼 수 있다.
ΔV1=(m2/m1)×ΔV0 … 식(3)
트랜지스터(FET1)의 온 듀티가 50% 이상일 때에는 기울기(m1)의 절대값은 기울기(m2)의 절대값보다 작다. 따라서 식(3)으로부터 트랜지스터(FET1)의 온 시에서의 인덕터 전류 신호(VIL101)의 버텀 전압(Von)으로부터의 편차량은 트랜지스터(FET1)가 스위치 온할 때마다 커져 수속하지 않는 것을 알 수 있다. 따라서 저조파 발진이 발생한다.
본 발명에 따른 DC-DC 컨버터(1)의 동작을 도 5 내지 도 8을 이용하여 설명한다. DC-DC 컨버터(1)는 정상 상태시에서는 트랜지스터(FET1)의 비고정 오프 시간의 동작을 행하여 스위칭 주파수를 발진기(OSC)의 클록 주파수에 일치시키는 동작을 행한다. 한편, 부하 변동시에는 트랜지스터(FET1)의 고정 오프 시간의 동작을 행하여 저조파 발진을 방지하는 동작을 행한다.
우선 도 5에서 출력 전압(Vout)이 안정하게 출력되고 있는 정상 상태시에서의 DC-DC 컨버터(1)의 동작을 설명한다. 기준 클록 신호(FR)의 클록 주기(TT11)보다 스위칭 주기(TT12) 쪽이 짧은 경우를 설명한다. 설명의 편의를 위해 시간 t10에서는 기준 클록 신호(FR)의 상승 엣지와 지연 신호(FP)의 상승 엣지의 위상은 일치하고, 시간 t12에서는 지연 신호(FP)의 상승 엣지의 위상이 기준 클록 신호(FR)의 상승 엣지의 위상보다 진행되어 있는 경우를 설명한다.
시간 t10에서 스위칭 주기(TT12)가 시작되면, 지연 회로(DLY)는 하이 레벨의 지연 신호(FP)를 출력하여 플립플롭(FF)을 세트한다. 플립플롭(FF)이 세트되면 트랜지스터(FET1)가 온하여 입력 전압(Vin)으로부터 초크 코일(L1)을 통해 부하에 전류가 공급되기 때문에 인덕터 전류 신호(VIL11)가 상승한다(화살표 Y10).
또한 플립플롭(FF)이 세트 상태로 됨에 따라 비반전 출력 단자(Q)로부터 출력되는 출력 신호(SQ1)는 하이 레벨로 천이한다. 로우 레벨로부터 하이 레벨로 천이한 출력 신호(SQ1)가 지연 회로(DLY)에 입력되면, 지연 회로(DLY)는 후술하는 바와 같이 시간 지연하지 않고 지연 신호(FP)를 로우 레벨로 천이시킨다.
시간 t11에서 인덕터 전류 신호(VIL11)의 전압값이 오차 증폭 신호(Vc)에 도 달하면, 전압 비교기(COMP1)의 출력 신호(Vo1)가 로우 레벨로부터 하이 레벨로 천이한다. 하이 레벨로 천이한 출력 신호(Vo1)가 리셋 입력 단자(R)에 입력됨으로써 플립플롭(FF)은 리셋된다. 그리고 출력 신호(SQ1)는 로우 레벨이 되어 메인 트랜지스터(FET1)가 비도통 상태가 된다. 또한 출력 신호(SQB1)는 하이 레벨이 되어 동기 정류 트랜지스터(FET2)가 도통 상태가 된다.
시간 t11에서 로우 레벨의 출력 신호(SQ1)가 지연 회로(DLY)에 입력되면, 지연 회로(DLY)에 의해 결정된 소정의 지연 시간(DT12)이 경과한 후의 시간 t12에서 지연 회로(DLY)로부터는 하이 레벨의 펄스 신호인 지연 신호(FP)가 출력된다(영역 A1).
여기서 시간 t11에서부터 t12에 있어서의 지연 회로(DLY)의 동작을 도 3을 이용하여 설명한다. 지연 회로(DLY)는 출력 신호(SQ1)의 하강 엣지의 입력 시간으로부터 소정의 지연 시간(DT)의 경과 후에 하이 레벨의 펄스 신호인 지연 신호(FP)를 출력하는 회로이다. 그리고 지연 회로(DLY)는 지연 시간(DT)의 값을 비교 결과 신호(CONT)의 값에 따라 조정하는 기능을 더 갖는다.
후술하는 바와 같이 지연 시간(DT12)의 값은 시간 t10에서의 기준 클록 신호(FR)와 지연 신호(FP)의 위상차에 따라 하나 전의 주기에서의 지연 시간(DT11)의 값을 증감함으로써 구할 수 있다. 여기서 시간 t10에서는 기준 클록 신호(FR)와 지연 신호(FP)의 위상이 같기 때문에 증감량은 제로이며 지연 시간(DT12)의 값은 DT11의 값과 동일해진다.
시간 t12에서부터 t13에 있어서의 위상 비교기(FC)의 동작을 도 2를 이용하 여 설명한다. 시간 t12에서 스위칭 주기(TT13)가 시작되면, AND 게이트(AND2)에는 하이 레벨의 지연 신호(FP)와 하이 레벨의 신호(ΦP)가 입력된다. 따라서 AND 게이트(AND2)로부터 출력되는 하이 레벨의 신호가 플립플롭(FF12)의 세트 입력 단자(S)에 입력된다. 그렇게 하면 신호(ΦR)는 하이 레벨로 천이되고(화살표 Y12) 트랜지스터(M2)가 도통한다.
다음에 시간 t13에서 지연 신호(FP)에 대하여 기간(P2)분 지연된 하이 레벨의 기준 클록 신호(FR)가 플립플롭(FF12)의 리셋 입력 단자(R)에 입력된다. 따라서 신호(ΦR)는 로우 레벨로 천이되고(화살표 Y13) 트랜지스터(M2)가 비도통 상태가 된다. 이에 따라 플립플롭(FF12)에 의해 지연 신호(FP)의 상승 엣지로부터 기준 클록 신호(FR)의 상승 엣지까지의 위상 지연량인 기간(P2)과 같은 시간의 플러스의 펄스 신호인 신호(ΦR)가 생성된다. 신호(ΦR)가 하이 레벨인 기간 중에는 위상 검출부(21)로부터 출력되는 PMW 신호(DO)가 로우 레벨이 된다. 이상으로부터 위상 검출부(21)는 지연 신호(FP)의 위상이 기준 클록 신호(FR)보다 진행되어 있을 때, 그 시간차분의 길이의 로우 레벨 신호를 출력하는 PWM 회로의 기능을 행하는 것을 알 수 있다.
적분부(22)의 커패시터(CI)는 기간(P2)에서 로우 레벨의 PMW 신호(DO)가 입력됨에 따라 방전된다. 따라서 적분부(22)의 출력인 비교 결과 신호(CONT)의 전압값은 PMW 신호(DO)에 따라 하강한다.
다음에 시간 t14에서부터 t15에 있어서의 지연 회로(DLY)의 동작을 도 3을 이용하여 설명한다. 지연 회로(DLY)의 지연 시간 제어 회로(31)에는 비교 결과 신 호(CONT)가 입력되고 트랜지스터(M11)에 비교 결과 신호(CONT)에 비례한 전류(i2)가 흐른다. 트랜지스터(M11, M12)는 커런트미러 회로이기 때문에 트랜지스터(M12)에도 전류(i2)가 흐른다. 트랜지스터(M12)의 흐르는 전류와 트랜지스터(M13)에 흐르는 전류는 동일하기 때문에 트랜지스터(M13)에도 전류(i2)가 흐르고, 트랜지스터(M13, M14)는 커런트미러 회로이기 때문에 트랜지스터(M14)에도 전류(i2)가 흐른다. 트랜지스터(M14)는 정전류 회로(CG)에 병렬로 접속되어 있기 때문에, 지연 회로의 컨덴서(C11)를 충전하는 전류는 정전류 회로(CG)의 전류(i1)와 전류(i2)의 합계가 된다.
시간 t14에서 출력 신호(SQ1)가 하이 레벨로부터 로우 레벨로 천이되면, 트랜지스터(M15)가 오프하기 때문에, 정전류 회로(CG)의 전류(i1)와 전류(i2)가 컨덴서(C11)를 충전한다. 컨덴서(C11)의 전압은 유입하는 전류(i1, i2)와 컨덴서(C11)의 시정수로 결정되는 시간에서 상승한다. 그리고 컨덴서(C11)의 전압이 기준 전압(Vref) 이상이 되었을 때에, 전압 비교기(COMP11)는 하이 레벨의 지연 신호(FP)를 출력하고(영역 A2) 지연 시간(DT13)이 종료된다. 이상으로부터 컨덴서(C11)의 충전 시간에 의해 지연 시간(DT)이 정해지는 것을 알 수 있다. 그리고 비교 결과 신호(CONT)의 전압값이 높아지면 전류(i2)가 증가하기 때문에 지연 시간(DT)이 줄어들고, 비교 결과 신호(CONT)의 전압값이 낮아지면 전류(i2)가 감소하기 때문에 지연 시간(DT)이 길어지는 것을 알 수 있다. 여기서 시간 t14에서의 비교 결과 신호(CONT)의 전압값은 시간 t11에서의 비교 결과 신호(CONT)의 전압값에 비해 기간(P2)의 길이에 따라 낮아지고 있다. 따라서 지연 시간(DT13)은 지연 시간(DT12)에 비해 길어진다.
이상으로부터 제어부(3)에서는 현재의 스위칭 주기(TT13) 이전의 스위칭 주기(TT12)에서의 지연 신호(FP)와 기준 클록 신호(FR)의 위상차에 따라 현재의 스위칭 주기(TT13)에서의 지연 시간(DT13)이 조정되는 피드백 제어가 행해진다. 이에 따라 어느 정도의 시간이 경과하면, 시간 t16에서부터 t17에 나타낸 바와 같이 기준 클록 신호(FR)의 클록 주기(TT11)와 지연 신호(FP)의 주기(TT12a)가 일치하고, 또한 기준 클록 신호(FR)와 지연 신호(FP)의 위상차가 제로가 되는 것과 같은 지연 시간(DT14)을 얻을 수 있다.
다음에 출력 전압(Vout)이 안정하게 출력되고 있는 정상 상태시에서 기준 클록 신호(FR)의 클록 주기(TT11)보다 스위칭 주기(TT22) 쪽이 긴 경우의 DC-DC 컨버터(1)의 동작을 도 6을 이용하여 설명한다. 시간 t20에서 지연 회로(DLY)는 하이 레벨의 지연 신호(FP)를 출력하여 플립플롭(FF)을 세트하기 때문에 인덕터 전류 신호(VIL21)가 상승한다(화살표 Y20). 시간 t21에서 플립플롭(FF)은 리셋되고 로우 레벨의 출력 신호(SQ1)가 지연 회로(DLY)에 입력된다. 그렇게 하면 지연 회로(DLY)에 의해 결정된 소정의 지연 시간(DT22)이 경과한 후의 시간 t23에서 지연 회로(DLY)로부터는 하이 레벨의 펄스 신호인 지연 신호(FP)가 출력된다(영역 A21).
후술하는 바와 같이, 지연 시간(DT22)의 값은 하나 전의 스위칭 주기(TT21)에서의 지연 시간(DT21)의 값을 시간 t20에서의 기준 클록 신호(FR)와 지연 신호(FP)의 위상차에 따라 증감함으로써 구할 수 있다. 여기서 시간 t20에서는 기준 클록 신호(FR)와 지연 신호(FP)의 위상이 같기 때문에 증감량은 제로가 된다. 따라서 지연 시간(DT22)의 값은 DT21의 값과 동일해진다.
시간 t22에서부터 t23에 있어서, 위상 비교기(FC)에 의해 지연 신호(FP)의 기준 클록 신호(FR)로부터의 위상 지연량인 기간(P3)과 같은 시간의 플러스의 펄스 신호인 신호(ΦP)를 만드는 것이 가능해진다. 신호(ΦP)가 하이 레벨인 기간 중에는 위상 검출부(21)로부터 출력되는 PMW 신호(DO)가 하이 레벨이 된다. 따라서 적분부(22)의 출력인 비교 결과 신호(CONT)의 전압값은 PMW 신호(DO)에 따라 상승한다. 따라서 시간 t23 이후의 스위칭 주기에서의 지연 시간은 지연 시간(DT22)에 비해 짧아진다. 여기서 시간 t13에서의 비교 결과 신호(CONT)의 전압값은 시간 t10에서의 비교 결과 신호(CONT)의 전압값에 비해 기간(P2)의 길이에 따라 낮아지고 있다. 따라서 지연 시간(DT13)은 지연 시간(DT12)에 비해 길어진다.
이상의 피드백 제어에 의해 위상에 편차가 발생한 시간 t22로부터 어느 정도의 시간이 경과하면, 시간 t26에서부터 t27에 도시한 바와 같이 기준 클록 신호(FR)의 클록 주기(TT11)와 지연 신호(FP)의 주기(TT12a)가 일치하고, 또한 기준 클록 신호(FR)와 지연 신호(FP)의 위상차가 제로가 되는 것과 같은 지연 시간(DT14)을 얻을 수 있다.
다음에 도 7을 이용하여 부하 변동 등에 의해 인덕터 전류에 교란이 발생한 경우에서의 DC-DC 컨버터(1)의 동작을 설명한다. 설명의 편의를 위해 기준 클록 신호(FR)의 상승 엣지와 지연 신호(FP)의 상승 엣지의 위상이 일치하고 있을 때에 부하 변동이 발생한 경우를 설명한다.
시간 t30에서 인덕터 전류 신호가 버텀 전압(Von)으로부터 편차량(ΔV0)분 증가함으로써 정상시의 인덕터 전류 신호(VIL1)(파선)로부터 인덕터 전류 신호(VIL32)(실선)로 변화했다고 한다. 트랜지스터(FET1)의 온 기간(Ton1)에 인덕터 전류 신호(VIL32)는 기울기(m1)로 증가한다. 시간 t31에서 인덕터 전류 신호(VIL32)의 전압값이 오차 증폭 신호(Vc)에 도달하면, 전압 비교기(COMP1)의 출력 신호(Vo1)가 로우 레벨로부터 하이 레벨로 천이되고, 플립플롭(FF)은 리셋되며 출력 신호(SQ1)는 로우 레벨로 반전한다. 출력 신호(SQ1)는 지연 회로(DLY)에 의해 결정된 소정의 지연 시간(DT31) 사이에는 로우 레벨이 되고 트랜지스터(FET1)는 지연 시간(DT31) 사이에는 턴오프된다. 그리고 인덕터 전류 신호(VIL32)는 지연 시간(DT31) 사이에는 기울기(m2)로 감소한다.
스위칭 주기(TT31)에서의 지연 시간(DT31)은 스위칭 주기(TT31) 이전의 주기에서의 타이밍 신호와 클록 신호의 위상차를 피드백함으로써 구해진다. 따라서 스위칭 주기(TT31)에서 부하 변동 등에 의해 지연 신호(FP)와 기준 클록 신호(FR)의 위상차가 발생한 경우에 있어서도, 스위칭 주기(TT31)에서의 지연 시간(DT31)은 변동하지 않고 지연 시간(DT30)과 동일해진다. 그리고 인덕터 전류 신호(VIL32)는 지연 시간(DT31) 사이에서 기울기(m2)로 감소하기 때문에 지연 시간(DT31)의 종료시의 시간 t33에서 인덕터 전류 신호(VIL32)의 값은 버텀 전압(Von)과 동일해진다(영역 A30). 이상으로부터 시간 t30에서 발생한 트랜지스터(FET1)의 온 시에서의 인덕터 전류 신호(VIL32)의 버텀 전압(Von)으로부터의 편차량은 시간 t33에서 수속한다.
이상 상세히 설명한 대로 제1 실시 형태에 따른 DC-DC 컨버터(1)는 현재의 스위칭 주기 이전의 스위칭 주기에서의 지연 신호(FP)와 기준 클록 신호(FR)의 위상차에 따라 현재의 스위칭 주기에서의 지연 시간(DT)이 조정되는 피드백 제어가 행해진다. 이에 따라 첫째로, 현재의 스위칭 주기에서의 부하 변동에 기인하여 발생한 인덕터 전류의 교란이 다음 이후의 스위칭 주기에 전파되는 것이 방지된다. 이에 따라 고정 주파수에서 동작하는 전류 모드 제어형 DC-DC 컨버터 제어 회로에서 온 듀티가 50% 이상인 경우에도 저조파 발진을 방지할 수 있다.
또한 이에 따라 둘째로, 기준 클록 신호(FR)의 클록 주기와 DC-DC 컨버터의 스위칭 주기가 일치하고, 또한 기준 클록 신호(FR)와 스위칭 타이밍의 상승 엣지의 위상차가 같아지도록 트랜지스터(FET1)의 오프 기간(Toff)을 조정할 수 있다. 따라서, 본 발명에 따른 DC-DC 컨버터 제어 회로를 포함한 DC-DC 컨버터의 스위칭 주기를 클록 주기에 동기시킬 수 있다. 따라서 스위칭 주기가 입력 전압(Vin)에 의존하여 변동하는 사태를 방지할 수 있다.
즉 본 발명에서의 전류 모드 제어형 DC-DC 컨버터 제어 회로는, DC-DC 컨버터의 출력 전압이 안정하게 출력되고 있는 정상 상태시에서는 기준 클록 신호(FR)에 따라 메인 스위칭 트랜지스터(FET1)를 제어하기 때문에, 오프 시간은 고정되지 않아 스위칭 주파수를 기준 클록 신호(FR)에 동기시키는 것이 가능해진다. 한편, 부하 변동에 의해 출력 전압이 변화된 경우의 과도 응답시에서는 위상 비교기(FC)와 지연 회로(DLY)의 피드백 제어에 의해 스위칭 주기마다 오프 시간이 고정되어 저조파 발진을 방지하는 것이 가능해진다. 이와 같이 오프 시간이 준고정 상태로 됨으로써 트랜지스터(FET1)의 온 듀티가 50% 이상인 경우에도 저조파 발진을 방지 할 수 있고, 또한 스위칭 주파수가 입력 전압(Vin)에 의존하여 변동하는 사태를 막을 수 있다.
본 발명의 제2 실시 형태에 따른 DC-DC 컨버터(1a)를 도 8을 이용하여 설명한다. DC 컨버터 제어 회로(1a)는 도 1에 나타내는 DC-DC 컨버터(1)의 제어부(3) 대신에 제어부(3a)를 포함한다. 제어부(3a)에는 제어부(3)에 대하여 전압 비교기(COMP2 및 COMP3), AND 게이트(AND3), OR 게이트(OR1)가 추가되어 포함된다.
오차 증폭기(ERA1)의 출력 단자가 전압 비교기(COMP1)의 반전 입력 단자 및 전압 비교기(COMP3)의 비반전 입력 단자에 접속된다. 전압 비교기(COMP3)의 반전 입력 단자에는 기준 전압(e3)이 접속된다. AND 게이트(AND3)의 한쪽 입력 단자에는 전압 비교기(COMP3)의 출력 단자가 접속되고, 다른 쪽 입력 단자에는 지연 회로(DLY)의 출력 단자가 접속된다. 전압 비교기(COMP2)의 반전 입력 단자에는 노드(N2)가 접속되고 비반전 입력 단자에는 기준 전압(e2)이 접속된다. OR 게이트(OR1)의 입력 단자에는 AND 게이트(AND3)의 출력 단자 및 전압 비교기(COMP2)의 출력 단자가 접속된다. OR 게이트(OR1)의 출력 단자는 플립플롭(FF)의 세트 입력 단자(S)에 접속된다. 전압 비교기(COMP2 및 COMP3)로부터는 각각 출력 신호(Vo2, Vo3)가 출력된다. 또한 기준 전압(e2, e3)은 미리 정해지는 소정값이다. 또 그 밖의 구성은 도 1의 제어부(3)와 동일하기 때문에 여기서는 상세한 설명을 생략한다.
우선 전압 비교기(COMP2)에 의한 작용을 설명한다. 전압 비교기(COMP2)는 부하 급변화에 대하여 DC-DC 컨버터(1a)의 고속 응답을 가능하게 하는 것을 목적으로 하는 회로이다. 플립플롭(FF)의 리셋 입력 단자(R)에 하이 레벨의 출력 신호(Vo1) 가 입력되고 나서, 세트 입력 단자(S)에 하이 레벨의 지연 신호(FP)가 입력되기까지의 기간인 오프 기간(Toff) 내에 부하 급변화에 의해 DC-DC 컨버터의 출력 전압(Vout)이 저하되는 경우를 생각한다. 출력 전압(Vout)이 저하됨에 따라 출력 전압(Vout)의 노드(N2)에서의 분압값이 저하된다. 그리고 오프 기간(Toff) 내에 그 분압값이 기준 전압(e2)보다 저하되면, 전압 비교기(COMP2)로부터는 하이 레벨의 출력 신호(Vo2)가 출력된다. 또 기준 전압(e2)은 출력 전압(Vout)의 하한값에 따라 미리 정해지는 전압값이다. 그렇게 하면 세트 입력 단자(S)에는 하이 레벨의 지연 신호(FP)가 입력되는 타이밍보다 전에 하이 레벨의 출력 신호(Vo2)가 입력되게 된다. 이에 따라 플립플롭(FF)은 오프 기간(Toff)의 경과 전에 강제적으로 세트되어 오프 기간(Toff)이 강제 종료된다.
또한, 플립플롭(FF)이 오프 기간(Toff) 내에 강제적으로 세트되면, 출력 신호(SQ1)는 로우 레벨로부터 하이 레벨로 천이되어 하이 레벨의 출력 신호(SQ1)가 지연 회로(DLY)에 입력된다. 하이 레벨의 출력 신호(SQ1)에 따라 트랜지스터(M15)(도 3)가 도통하여 충전 상태로 되어 있던 컨덴서(C11)가 즉시 방전된다. 이에 따라 지연 회로(DLY) 내에서 생성되어 있던 지연 시간은 캔슬되어 지연 신호(FP)는 로우 레벨로 유지된다. 그 후, 하이 레벨의 출력 신호(Vo1)가 리셋 입력 단자(R)에 입력됨으로써 플립플롭(FF)은 리셋된다. 이후, 상기한 동작이 반복된다.
이상으로부터 DC-DC 컨버터(1a)에서는 오프 기간(Toff)의 기간 중에 있어서 부하 급변화에 의해 DC-DC 컨버터의 출력 전압(Vout)이 기준 전압(e2)으로 정해진 소정값보다 저하되면, 강제적으로 트랜지스터(FET1)를 온 상태로 할 수 있다. 이에 따라 부하 급변화에 대한 고속 응답이 가능해진다.
다음에, 전압 비교기(COMP3)와 AND 게이트(AND3)에 의한 작용을 설명한다. 이들 회로는 경부하시에서의 출력 전압(Vout)의 상승을 방지하는 것을 목적으로 하는 회로이다. 오차 증폭기(ERA1)는 출력 전압(Vout)의 노드(N2)에서의 분압값과 기준 전압(e1)의 차를 증폭하여 오차 증폭 신호(Vc)를 출력한다. 또한 전압 비교기(COMP3)는 오차 증폭 신호(Vc)와 기준 전압(e3)을 비교한다. 여기서 기준 전압(e3)은 출력 전압(Vout)의 상한값에 따라 미리 정해지는 전압값이다. 그리고 출력 전압(Vout)이 그 상한값보다 높을 때에는, 오차 증폭 신호(Vc)가 기준 전압(e3)보다 낮아져 전압 비교기(COMP3)는 로우 레벨의 출력 신호(Vo3)를 출력한다. 로우 레벨의 출력 신호(Vo3)가 AND 게이트(AND3)에 입력되면, AND 게이트(AND3)는 지연 신호(FP)를 마스크한다. 그 결과, 트랜지스터(FET1)의 오프 기간(Toff)이 종료되고 하이 레벨의 지연 신호(FP)가 지연 회로(DLY)로부터 출력되더라도 그 지연 신호(FP)는 마스크되기 때문에, 플립플롭(FF)은 리셋 상태가 유지되고 트랜지스터(FET1)는 오프 상태가 유지된다. 따라서 DC-DC 컨버터의 출력 전압(Vout)의 상승을 방지한다.
그리고 DC-DC 컨버터(1a)의 출력 전압(Vout)이 그 상한값보다 낮아지면, 오차 증폭 신호(Vc)가 기준 전압(e3)보다 높아져 전압 비교기(COMP3)는 하이 레벨의 출력 신호(Vo3)를 출력한다. 그렇게 하면 AND 게이트(AND3)는 지연 신호(FP)의 마스크를 중지한다. 따라서 플립플롭(FF)은 하이 레벨의 지연 신호(FP)에 따라 세트 상태가 되어 DC-DC 컨버터의 출력 전압(Vout)이 상승한다.
효과를 설명한다. 도 1의 DC-DC 컨버터(1)에서는 트랜지스터(FET1)의 스위칭 주기와 발진기(OSC)의 기준 클록 신호(FR)의 주기가 일치하도록 제어된다. 따라서 무부하 상태라도 트랜지스터(FET1)는 정기적으로 도통 상태가 된다. 그렇게 하면 초크 코일(L1)에 축적된 에너지는 전부 평활 컨덴서(C1)의 전압을 상승시키는 것에만 사용되기 때문에 출력 전압(Vout)이 설정 전압값보다 상승한다. 한편, 도 8의 DC-DC 컨버터(1a)에서는 전압 비교기(COMP3)와 AND 게이트(AND3)를 포함함으로써, 출력 전압(Vout)이 기준 전압(e3)으로 설정된 설정값을 넘어 상승하는 기간에 있어서는 트랜지스터(FET1)를 강제적으로 오프 상태로 유지할 수 있다. 따라서 출력 전압(Vout)이 설정 전압값보다 상승하는 것을 방지할 수 있다.
이상 상세히 설명한 대로, 제2 실시 형태에 따른 DC-DC 컨버터(1a)에서는 제1에 부하 급변화에 의해 DC-DC 컨버터의 출력 전압(Vout)이 저하되면, 오프 기간(Toff)의 기간 중이라도 강제적으로 트랜지스터(FET1)를 온 상태로 할 수 있다. 따라서 부하 급변화에 대한 고속 응답이 가능해진다. 또한 제2에, 출력 전압(Vout)이 기준 전압(e3)으로 설정된 설정값을 넘어 상승하는 기간에서는 트랜지스터(FET1)를 강제적으로 오프 상태로 유지할 수 있다. 따라서 출력 전압(Vout)이 설정 전압값보다 상승하는 것을 방지할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 것이 아니라 본 발명의 취지를 일탈하지 않는 범위 내에서 여러가지 개량, 변형이 가능한 것은 물론이다. 본 실시 형태에서는 고정 오프 시간식의 전류 모드 제어 방식 DC-DC 컨버터에 대해서 설명했지만 이 형태에 한정되지 않는다. 고정 온 시간식의 전류 모드 제어 방식 DC-DC 컨버터에도 본 발명을 적용할 수 있는 것은 물론이다. 이 경우, 도 1에 나타내는 DC-DC 컨버터(1)에 있어서, 전압 비교기(COMP1)의 비반전 입력 단자에는 오차 증폭기(ERA1)가 접속되고 반전 입력 단자에는 전압 증폭기(AMP1)가 접속된다. 전압 비교기(COMP1)의 출력 단자는 플립플롭(FF1)의 세트 입력 단자(S)에 입력된다. 또한 비반전 출력 단자(Q)는 출력 단자(DH)에 접속되는 동시에 지연 회로(DLY)를 통해 플립플롭(FF1)의 리셋 입력 단자(R)에 접속된다. 또 그 밖의 구성에 대해서는 DC-DC 컨버터(1)와 마찬가지이기 때문에 여기서는 상세한 설명은 생략한다.
인덕터 전류 신호(VIL)가 오차 증폭 신호(Vc)까지 저하되면, 전압 비교기(COMP1)는 하이 레벨의 출력 신호(Vo1)를 출력하여 플립플롭(FF1)을 세트한다. 그리고 지연 회로(DLY)가 지연 시간(DT)의 경과 후에 하이 레벨의 지연 신호(FP)를 출력함에 따라 플립플롭(FF1)이 리셋된다. 이 동작이 반복됨으로써 고정 온 시간식의 DC-DC 컨버터가 구성된다.
또한 본 실시 형태의 지연 회로(DLY)(도 3)에서는 출력단에 전압 비교기(COMP11)를 사용하고 있지만 이 형태에 한정되지 않는다. 전압 비교기(COMP11) 대신에 드라이버 회로를 이용하더라도 좋다. 출력 신호(SQ1)가 하이 레벨 상태일 때, 드라이버 회로에는 그라운드 전위가 입력되기 때문에 드라이버 회로로부터는 로우 레벨의 지연 신호(FP)가 출력된다. 그리고 출력 신호(SQ1)가 로우 레벨로 천이되고 나서, 소정 시간 경과 후에 컨덴서(C11)의 전압이 드라이버 회로의 경계값 전압 이상까지 상승하면, 드라이버 회로로부터는 하이 레벨의 지연 신호(FP)가 출력된다. 이에 따라 회로를 간략화하는 것이 가능해진다.
또한 본 실시 형태에서는 강압형의 DC-DC 컨버터에 대해서 설명했다. 여기서 본 발명의 포인트는 현재의 스위칭 주기 이전의 스위칭 주기에서의 지연 신호(FP)와 기준 클록 신호(FR)의 위상차에 따라 현재의 스위칭 주기에서의 지연 시간(DT)이 조정되는 피드백 제어가 행해지는 점이다. 따라서, 승압형의 DC-DC 컨버터에서도 본 발명을 적용할 수 있는 것은 물론이다.
또, 지연 신호(FP)는 타이밍 신호의 일례, 지연 회로(DLY)는 타이밍 조정 회로의 일례, 기준 클록 신호는 FR 클록 신호의 일례, 비교 결과 신호(CONT)는 위상차 신호의 일례, 트랜지스터(M2)는 제2 스위치의 일례, 트랜지스터(M1)는 제3 스위치의 일례, 기준 전압(Vref)은 제1 설정 전압의 일례, 기준 전압(e2)은 제2 설정 전압의 일례, 전압 비교기(COMP11)는 제1 비교기의 일례, 전압 비교기(COMP2)는 제2 비교기의 일례, 전압 비교기(COMP3)는 감시 회로의 각각 일례이다.
본 발명의 전류 모드 제어형 DC-DC 컨버터의 제어 회로 및 제어 방법에 따르면, 메인 스위칭 트랜지스터의 온 듀티가 50% 이상인 경우에도 저조파 발진을 방지할 수 있고, 또한 스위칭 주파수가 입력 전압에 의존하여 변동하는 사태를 막을 수 있다.

Claims (9)

  1. 클록 신호에 따라 메인 스위칭 트랜지스터를 제어하는 전류 모드 제어형 DC-DC 컨버터 제어 회로에 있어서,
    상기 메인 스위칭 트랜지스터가 제2 도통 상태로부터 제1 도통 상태로 이행하는 타이밍을 결정하는 타이밍 신호를 출력하는 타이밍 조정 회로와,
    상기 타이밍 신호와 상기 클록 신호의 위상차를 검출하여, 그 위상차에 따라 위상차 신호를 상기 타이밍 조정 회로에 출력하는 위상 비교기
    를 포함하고,
    상기 타이밍 조정 회로는 상기 타이밍 신호의 위상이 상기 클록 신호의 위상보다 진행되어 있는 경우에는 상기 메인 스위칭 트랜지스터가 상기 제1 도통 상태로부터 상기 제2 도통 상태로 이행한 시점에서부터 상기 타이밍 조정 회로가 상기 타이밍 신호를 출력하기까지의 지연 시간을 상기 위상의 진행량에 따라 길게 하고, 상기 타이밍 신호의 위상이 상기 클록 신호의 위상보다 지연되어 있는 경우에는 상기 지연 시간을 상기 위상의 지연량에 따라 짧게 하는 것을 특징으로 하는 전류 모드 제어형 DC-DC 컨버터 제어 회로.
  2. 제1항에 있어서, 상기 제1 도통 상태는 도통 상태이고,
    상기 제2 도통 상태는 비도통 상태이며,
    상기 메인 스위칭 트랜지스터는 인덕터 전류가 설정값보다 높아짐에 따라 상 기 제1 도통 상태로부터 상기 제2 도통 상태로 이행하는 것을 특징으로 하는 전류 모드 제어형 DC-DC 컨버터 제어 회로.
  3. 제1항에 있어서, 상기 제1 도통 상태는 비도통 상태이고,
    상기 제2 도통 상태는 도통 상태이며,
    상기 메인 스위칭 트랜지스터는 인덕터 전류가 설정값보다 낮아짐에 따라 상기 제1 도통 상태로부터 상기 제2 도통 상태로 이행하는 것을 특징으로 하는 전류 모드 제어형 DC-DC 컨버터 제어 회로.
  4. 제1항에 있어서, 상기 타이밍 조정 회로는,
    상기 메인 스위칭 트랜지스터의 게이트 단자에 입력되는 게이트 입력 신호가 입력되고,
    상기 게이트 입력 신호의 엣지로서 상기 메인 스위칭 트랜지스터를 상기 제1 도통 상태로부터 상기 제2 도통 상태로 이행시키는 엣지에 대하여 상기 지연 시간을 부여하고, 그 지연 시간의 부여 후의 신호를 상기 타이밍 신호로서 출력하는 것을 특징으로 하는 전류 모드 제어형 DC-DC 컨버터 제어 회로.
  5. 제4항에 있어서, 상기 타이밍 조정 회로는,
    상기 위상차 신호에 따라 전류량을 변화시키는 전류원과,
    상기 전류원과 직렬 접속되고 일단이 접지되는 커패시터와,
    상기 커패시터와 병렬 접속되고 상기 게이트 입력 신호가 입력되며, 상기 메인 스위칭 트랜지스터가 상기 제2 도통 상태로 됨에 따라 비도통 상태가 되고, 상기 메인 스위칭 트랜지스터가 상기 제1 도통 상태로 됨에 따라 도통 상태가 되는 제1 스위치와,
    상기 커패시터의 전압과 제1 설정 전압의 비교 결과를 출력하는 제1 비교기를 포함하는 것을 특징으로 하는 전류 모드 제어형 DC-DC 컨버터 제어 회로.
  6. 제1항에 있어서, 상기 위상 비교기는,
    적분기와,
    상기 적분기와 접지 전압을 접속하는 제2 스위치와,
    상기 적분기와 전원 전압을 접속하는 제3 스위치를 포함하고,
    상기 타이밍 신호의 상승 엣지의 위상이 상기 클록 신호의 상승 엣지의 위상에 비해 진행되어 있는 경우에는 위상의 진행량에 따라 상기 제2 스위치를 도통 상태로 하며, 상기 타이밍 신호의 상승 엣지의 위상이 상기 클록 신호의 상승 엣지의 위상에 비해 지연되어 있는 경우에는 위상의 지연량에 따라 상기 제3 스위치를 도통 상태로 하는 것을 특징으로 하는 전류 모드 제어형 DC-DC 컨버터 제어 회로.
  7. 제1항에 있어서, 상기 메인 스위칭 트랜지스터를 제어하는 플립플롭의 상기 타이밍 신호가 입력되는 입력 단자와 DC-DC 컨버터의 출력 단자 사이에 접속되고, 상기 DC-DC 컨버터의 출력 전압이 제2 설정 전압을 초과함에 따라 상기 타이밍 신 호와 동일한 레벨의 신호를 상기 타이밍 신호가 입력되는 입력 단자로 출력하는 제2 비교기를 더 포함하는 것을 특징으로 하는 전류 모드 제어형 DC-DC 컨버터 제어 회로
  8. 제1항에 있어서, 제3 설정 전압과 DC-DC 컨버터의 출력 전압의 오차 증폭에 의해 얻어지는 오차 증폭 신호와 제4 설정 전압과 상기 타이밍 신호가 입력되고, 상기 오차 증폭 신호가 상기 제4 설정 전압보다 높은 기간에서는 상기 메인 스위칭 트랜지스터를 제어하는 플립플롭의 상기 타이밍 신호가 입력되는 입력 단자로 상기 타이밍 신호를 입력하며, 상기 오차 증폭 신호가 상기 제4 설정 전압보다 낮은 기간에서는 상기 타이밍 신호를 마스크하는 감시 회로를 더 포함하는 것을 특징으로 하는 전류 모드 제어형 DC-DC 컨버터 제어 회로.
  9. 클록 신호에 따라 메인 스위칭 트랜지스터를 제어하는 전류 모드 제어형 DC-DC 컨버터 제어 방법에 있어서,
    상기 메인 스위칭 트랜지스터가 제2 도통 상태로부터 제1 도통 상태로 이행하는 이행 타이밍과 상기 클록 신호의 위상차를 검출하는 단계와,
    상기 메인 스위칭 트랜지스터가 상기 제1 도통 상태로 이행한 후에 인덕터 전류가 설정값을 초과함에 따라 상기 메인 스위칭 트랜지스터를 상기 제1 도통 상태로부터 상기 제2 도통 상태로 이행시키는 단계와,
    후속하는 상기 이행 타이밍의 결정시에 있어서, 이전의 상기 이행 타이밍의 위상이 상기 클록 신호의 위상보다 진행되어 있는 경우에는 상기 위상의 진행량에 따라 상기 이행 타이밍을 지연시키고, 이전의 상기 이행 타이밍의 위상이 상기 클록 신호의 위상보다 지연되어 있는 경우에는 상기 위상의 진행량에 따라 상기 이행 타이밍을 빠르게 하는 단계
    를 포함하는 것을 특징으로 하는 전류 모드 제어형 DC-DC 컨버터 제어 방법.
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