JP2000032744A - Ｄｃ／ｄｃコンバータおよびその制御方法 - Google Patents
Ｄｃ／ｄｃコンバータおよびその制御方法Info
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- JP2000032744A JP2000032744A JP10192200A JP19220098A JP2000032744A JP 2000032744 A JP2000032744 A JP 2000032744A JP 10192200 A JP10192200 A JP 10192200A JP 19220098 A JP19220098 A JP 19220098A JP 2000032744 A JP2000032744 A JP 2000032744A
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- converter
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
- H02M3/1582—Buck-boost converters
Abstract
(57)【要約】
【課題】 リップルが小さく安定した出力電圧が得られ
るＤＣ／ＤＣコンバータを提供する。 【解決手段】 スイッチＳＷは、フリップフロップ１０
１の状態に従って駆動される。エラーアンプ１０２は、
出力電圧Ｖout に従って決まる指令値信号Ｉcntを出力
する。コンパレータ１０３は、インダクタ電流ＩL が指
令値信号Ｉcnt に達したときにリセット信号Ａを出力す
る。発振器１０４は、セットパルスを生成する。ＡＮＤ
ゲート１は、フリップフロップ１０１のＱ出力とリセッ
ト信号Ａとの論理積をリセット信号Ｂとしてフリップフ
ロップ１０１のリセット端子、およびＡＮＤゲート１０
５の負論理入力端子に与える。ＡＮＤゲート１０５は、
リセット信号Ｂに従ってセットパルスをフリップフロッ
プ１０１のセット端子に与える。
るＤＣ／ＤＣコンバータを提供する。 【解決手段】 スイッチＳＷは、フリップフロップ１０
１の状態に従って駆動される。エラーアンプ１０２は、
出力電圧Ｖout に従って決まる指令値信号Ｉcntを出力
する。コンパレータ１０３は、インダクタ電流ＩL が指
令値信号Ｉcnt に達したときにリセット信号Ａを出力す
る。発振器１０４は、セットパルスを生成する。ＡＮＤ
ゲート１は、フリップフロップ１０１のＱ出力とリセッ
ト信号Ａとの論理積をリセット信号Ｂとしてフリップフ
ロップ１０１のリセット端子、およびＡＮＤゲート１０
５の負論理入力端子に与える。ＡＮＤゲート１０５は、
リセット信号Ｂに従ってセットパルスをフリップフロッ
プ１０１のセット端子に与える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ／ＤＣコンバ
ータおよびその制御方法に係わり、特に電流制御方式の
ＤＣ／ＤＣコンバータに係わる。
ータおよびその制御方法に係わり、特に電流制御方式の
ＤＣ／ＤＣコンバータに係わる。
【０００２】
【従来の技術】ＤＣ／ＤＣコンバータは、あるＤＣ電圧
をそれよりも高いＤＣ電圧、或いはそれよりも低いＤＣ
電圧に変換するデバイスであり、様々な分野において使
用されている。
をそれよりも高いＤＣ電圧、或いはそれよりも低いＤＣ
電圧に変換するデバイスであり、様々な分野において使
用されている。
【０００３】図５は、従来のＤＣ／ＤＣコンバータの一
例の回路図である。このＤＣ／ＤＣコンバータは、ＰＷ
Ｍ（パルス幅変調）方式で動作し、スイッチングレギュ
レータと呼ばれることがある。また、このＤＣ／ＤＣコ
ンバータは、インダクタに流れる電流をモニタし、その
電流に基づいて出力ＤＣ電圧を調整する。
例の回路図である。このＤＣ／ＤＣコンバータは、ＰＷ
Ｍ（パルス幅変調）方式で動作し、スイッチングレギュ
レータと呼ばれることがある。また、このＤＣ／ＤＣコ
ンバータは、インダクタに流れる電流をモニタし、その
電流に基づいて出力ＤＣ電圧を調整する。
【０００４】スイッチＳＷは、例えば、ＭＯＳトランジ
スタであり、入力電圧Ｖinが印加されている。また、ス
イッチＳＷは、フリップフロップ１０１の状態に従って
閉状態または開状態となる。スイッチＳＷが閉状態の期
間は、インダクタＬを介して流れるインダクタ電流ＩL
は増加してゆき（ランプアップ）、スイッチＳＷが開状
態の期間は、インダクタ電流ＩL は減少してゆく（ラン
プダウン）。
スタであり、入力電圧Ｖinが印加されている。また、ス
イッチＳＷは、フリップフロップ１０１の状態に従って
閉状態または開状態となる。スイッチＳＷが閉状態の期
間は、インダクタＬを介して流れるインダクタ電流ＩL
は増加してゆき（ランプアップ）、スイッチＳＷが開状
態の期間は、インダクタ電流ＩL は減少してゆく（ラン
プダウン）。
【０００５】ダイオードＤは、スイッチＳＷが開状態の
ときに電流を回生させるために設けられている。なお、
ダイオードＤの代わりに、ＭＯＳトランジスタ等を用い
る構成も知られている。ダイオードＤの代わりにＭＯＳ
トランジスタ等を用いた構成は、「同期整流型」と呼ば
れることがある。出力コンデンサＣout は、出力電圧を
平滑化するために設けられている。
ときに電流を回生させるために設けられている。なお、
ダイオードＤの代わりに、ＭＯＳトランジスタ等を用い
る構成も知られている。ダイオードＤの代わりにＭＯＳ
トランジスタ等を用いた構成は、「同期整流型」と呼ば
れることがある。出力コンデンサＣout は、出力電圧を
平滑化するために設けられている。
【０００６】このＤＣ／ＤＣコンバータでは、出力電圧
Ｖout およびインダクタ電流ＩL がフィードバック信号
として使用される。エラーアンプ１０２は、出力電圧Ｖ
out（正しくは、抵抗Ｒ1 および抵抗Ｒ2 から構成され
る抵抗ネットワークを用いて出力電圧Ｖout を分圧した
電圧）と、予め決められている参照電圧Ｖref との差を
増幅して指令値信号Ｉcnt として出力する。コンパレー
タ１０３は、インダクタ電流ＩL （正しくは、インダク
タ電流ＩL に対応する電圧）と、エラーアンプ１０２か
ら出力される指令値信号Ｉcnt とを比較する。そして、
コンパレータ１０３は、その比較結果をリセット信号と
して出力する。
Ｖout およびインダクタ電流ＩL がフィードバック信号
として使用される。エラーアンプ１０２は、出力電圧Ｖ
out（正しくは、抵抗Ｒ1 および抵抗Ｒ2 から構成され
る抵抗ネットワークを用いて出力電圧Ｖout を分圧した
電圧）と、予め決められている参照電圧Ｖref との差を
増幅して指令値信号Ｉcnt として出力する。コンパレー
タ１０３は、インダクタ電流ＩL （正しくは、インダク
タ電流ＩL に対応する電圧）と、エラーアンプ１０２か
ら出力される指令値信号Ｉcnt とを比較する。そして、
コンパレータ１０３は、その比較結果をリセット信号と
して出力する。
【０００７】発振器１０４は、セット信号を生成する。
このセット信号は、発振器１０４の発信周波数に同期し
たパルス信号である。フリップフロップ１０１のセット
端子には、ＡＮＤゲート（片入力負論理ＡＮＤゲート）
１０５を介してセット信号が入力され、一方、フリップ
フロップ１０１のリセット端子には、コンパレータ１０
３からのリセット信号が入力される。
このセット信号は、発振器１０４の発信周波数に同期し
たパルス信号である。フリップフロップ１０１のセット
端子には、ＡＮＤゲート（片入力負論理ＡＮＤゲート）
１０５を介してセット信号が入力され、一方、フリップ
フロップ１０１のリセット端子には、コンパレータ１０
３からのリセット信号が入力される。
【０００８】上記構成のＤＣ／ＤＣコンバータの動作を
説明する。フリップフロップ１０１は、発振器１０４か
らのセットパルスを受信すると、セット状態になる。フ
リップフロップ１０１がセット状態になると、スイッチ
ＳＷが閉状態になり、インダクタ電流ＩL は増加してゆ
く。そして、このインダクタ電流ＩL がエラーアンプ１
０２の出力である指令値信号Ｉcnt に達すると、コンパ
レータ１０３は、その出力を「Ｌ」から「Ｈ」に切り換
える。コンパレータ１０３の出力は、フリップフロップ
１０１のリセット端子に与えられる。
説明する。フリップフロップ１０１は、発振器１０４か
らのセットパルスを受信すると、セット状態になる。フ
リップフロップ１０１がセット状態になると、スイッチ
ＳＷが閉状態になり、インダクタ電流ＩL は増加してゆ
く。そして、このインダクタ電流ＩL がエラーアンプ１
０２の出力である指令値信号Ｉcnt に達すると、コンパ
レータ１０３は、その出力を「Ｌ」から「Ｈ」に切り換
える。コンパレータ１０３の出力は、フリップフロップ
１０１のリセット端子に与えられる。
【０００９】フリップフロップ１０１は、そのリセット
端子において「Ｈ」を受信すると、リセット状態とな
る。フリップフロップ１０１がリセット状態になると、
スイッチＳＷが開状態になり、インダクタ電流ＩL は減
少してゆく。そして、発振器１０４により次のセットパ
ルスが生成され、そのセットパルスがフリップフロップ
１０１のセット端子に入力されると、上記動作が繰り返
えされる。
端子において「Ｈ」を受信すると、リセット状態とな
る。フリップフロップ１０１がリセット状態になると、
スイッチＳＷが開状態になり、インダクタ電流ＩL は減
少してゆく。そして、発振器１０４により次のセットパ
ルスが生成され、そのセットパルスがフリップフロップ
１０１のセット端子に入力されると、上記動作が繰り返
えされる。
【００１０】このように、図５に示すＤＣ／ＤＣコンバ
ータでは、出力電圧Ｖout に追従して変化する指令値信
号Ｉcnt を用いてインダクタ電流ＩL を制御することに
より出力電圧Ｖout が一定の値に保持される。なお、こ
のＤＣ／ＤＣコンバータが保持すべき出力電圧は、参照
電圧Ｖref によって決められる。
ータでは、出力電圧Ｖout に追従して変化する指令値信
号Ｉcnt を用いてインダクタ電流ＩL を制御することに
より出力電圧Ｖout が一定の値に保持される。なお、こ
のＤＣ／ＤＣコンバータが保持すべき出力電圧は、参照
電圧Ｖref によって決められる。
【００１１】
【発明が解決しようとする課題】上記ＤＣ／ＤＣコンバ
ータにおいて、スイッチＳＷは、上述したように、イン
ダクタ電流ＩL が指令値信号Ｉcnt に達すると閉状態か
ら開状態に切り換わる。ところが、実際には、回路遅延
により、スイッチＳＷは、インダクタ電流ＩL が指令値
信号Ｉcnt に達してから所定の時間が経過した後に閉状
態から開状態に切り換わる。
ータにおいて、スイッチＳＷは、上述したように、イン
ダクタ電流ＩL が指令値信号Ｉcnt に達すると閉状態か
ら開状態に切り換わる。ところが、実際には、回路遅延
により、スイッチＳＷは、インダクタ電流ＩL が指令値
信号Ｉcnt に達してから所定の時間が経過した後に閉状
態から開状態に切り換わる。
【００１２】図６は、図５に示したＤＣ／ＤＣコンバー
タの動作および問題点を説明する図である。
タの動作および問題点を説明する図である。
【００１３】時刻Ｔ1 において、セット信号のセットパ
ルスが出力される。このセットパルスは、フリップフロ
ップ１０１のセット端子に入力される。なお、時刻Ｔ1
において、ＡＮＤゲート１０５は開いていたものとす
る。
ルスが出力される。このセットパルスは、フリップフロ
ップ１０１のセット端子に入力される。なお、時刻Ｔ1
において、ＡＮＤゲート１０５は開いていたものとす
る。
【００１４】フリップフロップ１０１はこのセットパル
スによりセット状態になる。フリップフロップ１０１が
セット状態になると、上述したように、スイッチＳＷが
閉状態となってインダクタ電流ＩL が増加してゆく。そ
して、時刻Ｔ2 において、このインダクタ電流ＩL が指
令値信号Ｉcnt に達すると、コンパレータ１０３の出力
（リセット信号）は、「Ｌ」から「Ｈ」に切り替わる。
スによりセット状態になる。フリップフロップ１０１が
セット状態になると、上述したように、スイッチＳＷが
閉状態となってインダクタ電流ＩL が増加してゆく。そ
して、時刻Ｔ2 において、このインダクタ電流ＩL が指
令値信号Ｉcnt に達すると、コンパレータ１０３の出力
（リセット信号）は、「Ｌ」から「Ｈ」に切り替わる。
【００１５】リセット信号が「Ｈ」になると、フリップ
フロップ１０１がリセット状態となり、このことによっ
てスイッチＳＷが開状態になる。スイッチＳＷが開状態
になると、インダクタ電流ＩL は減少してゆく。
フロップ１０１がリセット状態となり、このことによっ
てスイッチＳＷが開状態になる。スイッチＳＷが開状態
になると、インダクタ電流ＩL は減少してゆく。
【００１６】ところが、上述したように、信号を伝達す
る経路上では、遅延が発生する。この場合、コンパレー
タ１０３及びフリップフロップ１０１が遅延の原因とな
る。このため、スイッチＳＷは、時刻Ｔ2 においてイン
ダクタ電流ＩL が指令値信号Ｉcnt に達してから所定時
間（遅延時間ｔd ）が経過した時点で閉状態から開状態
になる。この結果、インダクタ電流ＩL は、時刻Ｔ2 〜
時刻Ｔ3 において増加し続けることになる。すなわち、
インダクタ電流ＩL は、上記遅延により、必要以上に大
きくなってしまう。
る経路上では、遅延が発生する。この場合、コンパレー
タ１０３及びフリップフロップ１０１が遅延の原因とな
る。このため、スイッチＳＷは、時刻Ｔ2 においてイン
ダクタ電流ＩL が指令値信号Ｉcnt に達してから所定時
間（遅延時間ｔd ）が経過した時点で閉状態から開状態
になる。この結果、インダクタ電流ＩL は、時刻Ｔ2 〜
時刻Ｔ3 において増加し続けることになる。すなわち、
インダクタ電流ＩL は、上記遅延により、必要以上に大
きくなってしまう。
【００１７】ところで、スイッチＳＷが閉状態の期間の
インダクタ電流ＩL の増加速度（di/dt ）は、下式に示
すように、インダクタＬのインダクタンス、入力電圧Ｖ
in、および出力電圧Ｖout に依存する。
インダクタ電流ＩL の増加速度（di/dt ）は、下式に示
すように、インダクタＬのインダクタンス、入力電圧Ｖ
in、および出力電圧Ｖout に依存する。
【００１８】 di/dt ∝ （Ｖin−Ｖout ）／Ｌ ・・・(1) ところが、近年、スイッチＳＷが閉状態の期間のインダ
クタ電流ＩL の増加速度が速くなる傾向にある。すなわ
ち、近年では、負荷（例えば、パーソナルコンピュータ
等に使用されるＣＰＵ）が要求する電圧が年々低下して
きている。そして、これに伴って、ＤＣ／ＤＣコンバー
タの出力電圧Ｖout が低く設定されることが増えてきて
いる。この場合、上記(1) 式から明らかなように、イン
ダクタ電流ＩL の増加速度は速くなる。また、負荷が要
求する電流が大きくなると、それに伴ってインダクタＬ
のインダクタンスを小さくする必要がある。この場合
も、上記(1) 式から明らかなように、インダクタ電流Ｉ
L の増加速度は速くなる。
クタ電流ＩL の増加速度が速くなる傾向にある。すなわ
ち、近年では、負荷（例えば、パーソナルコンピュータ
等に使用されるＣＰＵ）が要求する電圧が年々低下して
きている。そして、これに伴って、ＤＣ／ＤＣコンバー
タの出力電圧Ｖout が低く設定されることが増えてきて
いる。この場合、上記(1) 式から明らかなように、イン
ダクタ電流ＩL の増加速度は速くなる。また、負荷が要
求する電流が大きくなると、それに伴ってインダクタＬ
のインダクタンスを小さくする必要がある。この場合
も、上記(1) 式から明らかなように、インダクタ電流Ｉ
L の増加速度は速くなる。
【００１９】インダクタ電流ＩL の増加速度が速いと、
時刻Ｔ2 〜時刻Ｔ3 においてインダクタ電流ＩL が大き
く増加し、その結果、スイッチＳＷが開状態になるタイ
ミング（時刻Ｔ3 ）では、インダクタ電流ＩL は指令値
Ｉcnt を大きく上回っていることになる。
時刻Ｔ2 〜時刻Ｔ3 においてインダクタ電流ＩL が大き
く増加し、その結果、スイッチＳＷが開状態になるタイ
ミング（時刻Ｔ3 ）では、インダクタ電流ＩL は指令値
Ｉcnt を大きく上回っていることになる。
【００２０】時刻Ｔ3 において、スイッチＳＷが開状態
なると、以降、インダクタ電流ＩLは減少していく。と
ころが、インダクタ電流ＩL の減少速度（di/dt ）は、
下記(2) 式に示す通りであり、特にＤＣ／ＤＣコンバー
タの出力電圧Ｖout が低く設定されているときには、そ
の減少速度は遅くなる。
なると、以降、インダクタ電流ＩLは減少していく。と
ころが、インダクタ電流ＩL の減少速度（di/dt ）は、
下記(2) 式に示す通りであり、特にＤＣ／ＤＣコンバー
タの出力電圧Ｖout が低く設定されているときには、そ
の減少速度は遅くなる。
【００２１】 di/dt ∝ −Ｖout ／Ｌ ・・・(2) 発振器１０４は、時刻Ｔ4 において次のセットパルスを
生成する。ところが、インダクタ電流ＩL は、時刻Ｔ3
において指令値Ｉcnt を大きく上回っていた。そして、
時刻Ｔ3 以降では、インダクタ電流ＩL の減少速度は遅
い。このため、時刻Ｔ4 において、インダクタ電流ＩL
は、指令値Ｉcnt よりも大きいままであることがある。
生成する。ところが、インダクタ電流ＩL は、時刻Ｔ3
において指令値Ｉcnt を大きく上回っていた。そして、
時刻Ｔ3 以降では、インダクタ電流ＩL の減少速度は遅
い。このため、時刻Ｔ4 において、インダクタ電流ＩL
は、指令値Ｉcnt よりも大きいままであることがある。
【００２２】インダクタ電流ＩL が指令値Ｉcnt よりも
大きいと、コンパレータ１０３の出力（リセット信号）
は、「Ｈ」である。この結果、ＡＮＤゲート１０５は、
時刻Ｔ4 において、このリセット信号に従って閉状態を
維持する。
大きいと、コンパレータ１０３の出力（リセット信号）
は、「Ｈ」である。この結果、ＡＮＤゲート１０５は、
時刻Ｔ4 において、このリセット信号に従って閉状態を
維持する。
【００２３】ＡＮＤゲート１０５が閉状態のときは、発
振器１０４により生成されたセットパルスは、そのＡＮ
Ｄゲート１０５により阻止される。すなわち、フリップ
フロップ１０１は、時刻Ｔ4 において本来受信するはず
であったセットパルスを受信できない。このため、イン
ダクタ電流ＩL は、時刻Ｔ4 以降も減少し続ける。時刻
Ｔ5 において、発振器１０４は更に次のセットパルスを
生成する。このとき、インダクタ電流ＩL は、指令値Ｉ
cnt よりも小さくなっている。インダクタ電流ＩL が指
令値Ｉcnt よりも小さければ、コンパレータ１０３の出
力（リセット信号）は「Ｌ」となり、ＡＮＤゲート１０
５は開状態となる。したがって、フリップフロップ１０
１は、時刻Ｔ5 におけるセットパルスによりセット状態
となり、スイッチＳＷが閉状となり、以降、インダクタ
電流ＩL は、フリップフロップ１０１がリセットされる
まで増加していく。
振器１０４により生成されたセットパルスは、そのＡＮ
Ｄゲート１０５により阻止される。すなわち、フリップ
フロップ１０１は、時刻Ｔ4 において本来受信するはず
であったセットパルスを受信できない。このため、イン
ダクタ電流ＩL は、時刻Ｔ4 以降も減少し続ける。時刻
Ｔ5 において、発振器１０４は更に次のセットパルスを
生成する。このとき、インダクタ電流ＩL は、指令値Ｉ
cnt よりも小さくなっている。インダクタ電流ＩL が指
令値Ｉcnt よりも小さければ、コンパレータ１０３の出
力（リセット信号）は「Ｌ」となり、ＡＮＤゲート１０
５は開状態となる。したがって、フリップフロップ１０
１は、時刻Ｔ5 におけるセットパルスによりセット状態
となり、スイッチＳＷが閉状となり、以降、インダクタ
電流ＩL は、フリップフロップ１０１がリセットされる
まで増加していく。
【００２４】なお、上記ＤＣ／ＤＣコンバータは、フリ
ップフロップ１０１の入力信号として、セット信号より
もリセット信号を優先させている。
ップフロップ１０１の入力信号として、セット信号より
もリセット信号を優先させている。
【００２５】このように、従来のＤＣ／ＤＣコンバータ
では、回路遅延の影響により、スイッチＳＷを閉状態に
するためのセットパルスが阻止されてしまうことがあっ
た。図６に示す例では、スイッチＳＷは、本来であれ
ば、時刻Ｔ1 、時刻Ｔ4 、時刻Ｔ5 、．．．において閉
じられるべきであったが、実際には、時刻Ｔ4 において
は閉じられていない。
では、回路遅延の影響により、スイッチＳＷを閉状態に
するためのセットパルスが阻止されてしまうことがあっ
た。図６に示す例では、スイッチＳＷは、本来であれ
ば、時刻Ｔ1 、時刻Ｔ4 、時刻Ｔ5 、．．．において閉
じられるべきであったが、実際には、時刻Ｔ4 において
は閉じられていない。
【００２６】このように、スイッチング間隔が長くなる
と、出力電圧Ｖout のリップルが必然的に大きくなって
しまう。近年では、負荷が要求するリップルの許容値が
厳しくなってきているので、ＤＣ／ＤＣコンバータの出
力電圧のリップルを小さくすることは非常に重要であ
る。
と、出力電圧Ｖout のリップルが必然的に大きくなって
しまう。近年では、負荷が要求するリップルの許容値が
厳しくなってきているので、ＤＣ／ＤＣコンバータの出
力電圧のリップルを小さくすることは非常に重要であ
る。
【００２７】また、スイッチＳＷのスイッチング周波数
（或いは、スイッチング間隔）が変化すると、それに伴
って発生するノイズの周波数も変化する。この場合、Ｄ
Ｃ／ＤＣコンバータから輻射されるノイズを抑えるため
には、ノイズ除去用のフィルタの阻止帯域を広くしなけ
ればならない。ところが、このようなフィルタは、高価
であるか、或いはそのサイズが大きくなり、望ましくな
い。
（或いは、スイッチング間隔）が変化すると、それに伴
って発生するノイズの周波数も変化する。この場合、Ｄ
Ｃ／ＤＣコンバータから輻射されるノイズを抑えるため
には、ノイズ除去用のフィルタの阻止帯域を広くしなけ
ればならない。ところが、このようなフィルタは、高価
であるか、或いはそのサイズが大きくなり、望ましくな
い。
【００２８】本発明の課題は、上記問題を解決すること
であり、リップルが小さく安定した出力電圧が得られる
ＤＣ／ＤＣコンバータを提供することである。
であり、リップルが小さく安定した出力電圧が得られる
ＤＣ／ＤＣコンバータを提供することである。
【００２９】
【課題を解決するための手段】本発明のＤＣ／ＤＣコン
バータは、電流供給用のスイッチ、及びそのスイッチと
出力端子との間に設けられるインダクタを含むＤＣ／Ｄ
Ｃコンバータであり、以下の各回路を備える。上記スイ
ッチを閉状態にさせるための第１の状態、または上記ス
イッチを開状態にさせるための第２の状態のうちのいず
れか一方の状態を保持するラッチ回路。上記ラッチ回路
を上記第１の状態にするためのセット信号を所定間隔毎
に生成するセット信号生成回路。上記インダクタを介し
て流れる電流が出力電圧に基づいて決まる指令値よりも
大きくなったときに、上記ラッチ回路を上記第２の状態
にするためのリセット信号を生成するリセット信号生成
回路。上記ラッチ回路が上記第１の状態から上記第２の
状態に切り替わった直後に、上記リセット信号を消滅さ
せる消滅回路。
バータは、電流供給用のスイッチ、及びそのスイッチと
出力端子との間に設けられるインダクタを含むＤＣ／Ｄ
Ｃコンバータであり、以下の各回路を備える。上記スイ
ッチを閉状態にさせるための第１の状態、または上記ス
イッチを開状態にさせるための第２の状態のうちのいず
れか一方の状態を保持するラッチ回路。上記ラッチ回路
を上記第１の状態にするためのセット信号を所定間隔毎
に生成するセット信号生成回路。上記インダクタを介し
て流れる電流が出力電圧に基づいて決まる指令値よりも
大きくなったときに、上記ラッチ回路を上記第２の状態
にするためのリセット信号を生成するリセット信号生成
回路。上記ラッチ回路が上記第１の状態から上記第２の
状態に切り替わった直後に、上記リセット信号を消滅さ
せる消滅回路。
【００３０】上記構成において、ラッチ回路が第１の状
態から第２の状態に切り替わると、それに伴ってスイッ
チが開状態になると共に、リセット信号が消滅するの
で、以降、ラッチ回路は、セット信号を受信できる状態
になる。したがって、この状態においてセット信号が生
成されると、ラッチ回路は第２の状態から第１の状態に
戻り、スイッチは閉状態になる。よって、スイッチは、
セット信号生成回路により生成されるセット信号に同期
してスイッチングする。
態から第２の状態に切り替わると、それに伴ってスイッ
チが開状態になると共に、リセット信号が消滅するの
で、以降、ラッチ回路は、セット信号を受信できる状態
になる。したがって、この状態においてセット信号が生
成されると、ラッチ回路は第２の状態から第１の状態に
戻り、スイッチは閉状態になる。よって、スイッチは、
セット信号生成回路により生成されるセット信号に同期
してスイッチングする。
【００３１】
【発明の実施の形態】図１は、本発明の一実施形態のＤ
Ｃ／ＤＣコンバータの回路図である。図１において、図
５で使用した符号は、同じものを表す。
Ｃ／ＤＣコンバータの回路図である。図１において、図
５で使用した符号は、同じものを表す。
【００３２】本実施形態のＤＣ／ＤＣコンバータは、図
５に示したＤＣ／ＤＣコンバータに対して、ＡＮＤゲー
ト１を追加することにより実現される。このＡＮＤゲー
ト１の一方の入力端子はコンパレータ１０３の出力に接
続され、他方の入力端子はフリップフロップ１０１のＱ
出力に接続されている。また、ＡＮＤゲート１の出力
は、フリップフロップ１０１のリセット端子、およびＡ
ＮＤゲート１０５の負論理入力端子に接続されている。
すなわち、ＡＮＤゲート１は、コンパレータ１０３によ
り生成されるリセット信号と、フリップフロップ１０１
のＱ出力であるスイッチＳＷを駆動するための制御信号
との論理積を演算し、その結果をフリップフロップ１０
１のリセット端子、及びＡＮＤゲート１０５の負論理入
力ゲートに与える。なお、以下では、コンパレータ１０
３の出力を「リセット信号Ａ」と呼び、ＡＮＤゲート１
の出力を「リセット信号Ｂ」と呼ぶことにする。
５に示したＤＣ／ＤＣコンバータに対して、ＡＮＤゲー
ト１を追加することにより実現される。このＡＮＤゲー
ト１の一方の入力端子はコンパレータ１０３の出力に接
続され、他方の入力端子はフリップフロップ１０１のＱ
出力に接続されている。また、ＡＮＤゲート１の出力
は、フリップフロップ１０１のリセット端子、およびＡ
ＮＤゲート１０５の負論理入力端子に接続されている。
すなわち、ＡＮＤゲート１は、コンパレータ１０３によ
り生成されるリセット信号と、フリップフロップ１０１
のＱ出力であるスイッチＳＷを駆動するための制御信号
との論理積を演算し、その結果をフリップフロップ１０
１のリセット端子、及びＡＮＤゲート１０５の負論理入
力ゲートに与える。なお、以下では、コンパレータ１０
３の出力を「リセット信号Ａ」と呼び、ＡＮＤゲート１
の出力を「リセット信号Ｂ」と呼ぶことにする。
【００３３】次に、図２を参照しながら、本実施形態の
ＤＣ／ＤＣコンバータの動作を説明する。なお、本実施
形態のＤＣ／ＤＣコンバータにおいて、負荷に電流を供
給するためのスイッチ（スイッチＳＷ）を閉状態にする
ための信号を生成する構成、およびインダクタ電流ＩL
が出力電圧Ｖout に基づいて決まる指令値信号Ｉcntよ
りも大きくなったときに上記スイッチを開状態にするた
めの信号を生成する構成は、図５に示した従来のＤＣ／
ＤＣコンバータと同じである。
ＤＣ／ＤＣコンバータの動作を説明する。なお、本実施
形態のＤＣ／ＤＣコンバータにおいて、負荷に電流を供
給するためのスイッチ（スイッチＳＷ）を閉状態にする
ための信号を生成する構成、およびインダクタ電流ＩL
が出力電圧Ｖout に基づいて決まる指令値信号Ｉcntよ
りも大きくなったときに上記スイッチを開状態にするた
めの信号を生成する構成は、図５に示した従来のＤＣ／
ＤＣコンバータと同じである。
【００３４】時刻Ｔ1 において、発振器１０４によりセ
ット信号のセットパルス（この「セットパルス」が、請
求項１〜５における「セット信号」に対応する）が出力
される。このセットパルスは、フリップフロップ１０１
のセット端子に入力される。なお、ＡＮＤゲート１０５
は、時刻Ｔ1 において開いているものとする。
ット信号のセットパルス（この「セットパルス」が、請
求項１〜５における「セット信号」に対応する）が出力
される。このセットパルスは、フリップフロップ１０１
のセット端子に入力される。なお、ＡＮＤゲート１０５
は、時刻Ｔ1 において開いているものとする。
【００３５】フリップフロップ１０１は、このセットパ
ルスによりセット状態になり、そのＱ出力が「Ｈ」にな
る。フリップフロップ１０１のＱ出力が「Ｈ」になる
と、スイッチＳＷが閉状態となりインダクタ電流ＩL が
増加してゆく。
ルスによりセット状態になり、そのＱ出力が「Ｈ」にな
る。フリップフロップ１０１のＱ出力が「Ｈ」になる
と、スイッチＳＷが閉状態となりインダクタ電流ＩL が
増加してゆく。
【００３６】時刻Ｔ2 において、このインダクタ電流Ｉ
L が指令値信号Ｉcnt に達すると、コンパレータ１０３
の出力（リセット信号Ａ）は、「Ｌ」から「Ｈ」に切り
替わる。このとき、フリップフロップ１０１のＱ出力は
「Ｈ」なので、ＡＮＤゲート１の出力（リセット信号
Ｂ）も、「Ｌ」から「Ｈ」に切り替わる。
L が指令値信号Ｉcnt に達すると、コンパレータ１０３
の出力（リセット信号Ａ）は、「Ｌ」から「Ｈ」に切り
替わる。このとき、フリップフロップ１０１のＱ出力は
「Ｈ」なので、ＡＮＤゲート１の出力（リセット信号
Ｂ）も、「Ｌ」から「Ｈ」に切り替わる。
【００３７】リセット信号Ｂが「Ｈ」になると、ＡＮＤ
ゲート１０５が閉じられると共に、フリップフロップ１
０１がリセット状態となる。ＡＮＤゲート１０５が閉じ
られると、セット信号がフリップフロップ１０１に入力
されることが阻止される。また、フリップフロップ１０
１がリセット状態になると、そのＱ出力が「Ｌ」とな
り、スイッチＳＷが開状態になる。スイッチＳＷが開状
態になると、以降、インダクタ電流ＩL は減少してゆ
く。
ゲート１０５が閉じられると共に、フリップフロップ１
０１がリセット状態となる。ＡＮＤゲート１０５が閉じ
られると、セット信号がフリップフロップ１０１に入力
されることが阻止される。また、フリップフロップ１０
１がリセット状態になると、そのＱ出力が「Ｌ」とな
り、スイッチＳＷが開状態になる。スイッチＳＷが開状
態になると、以降、インダクタ電流ＩL は減少してゆ
く。
【００３８】ただし、上述したように、信号を伝達する
経路上には遅延が存在する。このため、スイッチＳＷ
は、時刻Ｔ2 においてインダクタ電流ＩL が指令値信号
Ｉcntに達してから所定時間が経過した後に、時刻Ｔ3
において閉状態から開状態になる。この結果、インダク
タ電流ＩL は、時刻Ｔ3 において、指令値信号Ｉcnt よ
りも大きな値になっている。
経路上には遅延が存在する。このため、スイッチＳＷ
は、時刻Ｔ2 においてインダクタ電流ＩL が指令値信号
Ｉcntに達してから所定時間が経過した後に、時刻Ｔ3
において閉状態から開状態になる。この結果、インダク
タ電流ＩL は、時刻Ｔ3 において、指令値信号Ｉcnt よ
りも大きな値になっている。
【００３９】時刻Ｔ3 において、フリップフロップ１０
１のＱ出力が「Ｌ」になると、スイッチＳＷが開状態に
なると共に、ＡＮＤゲート１は閉じられる。この結果、
コンパレータ１０３から出力されたリセット信号Ａは、
ＡＮＤゲート１を通過できなくなり、ＡＮＤゲート１の
出力であるリセット信号Ｂは「Ｌ」になる。即ち、リセ
ット信号Ａは、実質的に、ＡＮＤゲート１により消滅さ
せられる。
１のＱ出力が「Ｌ」になると、スイッチＳＷが開状態に
なると共に、ＡＮＤゲート１は閉じられる。この結果、
コンパレータ１０３から出力されたリセット信号Ａは、
ＡＮＤゲート１を通過できなくなり、ＡＮＤゲート１の
出力であるリセット信号Ｂは「Ｌ」になる。即ち、リセ
ット信号Ａは、実質的に、ＡＮＤゲート１により消滅さ
せられる。
【００４０】リセット信号Ｂが「Ｌ」になると、フリッ
プフロップ１０１のリセット端子に「Ｌ」が入力される
ので、フリップフロップ１０１は、時刻Ｔ3 以降、セッ
ト端子に「Ｈ」が入力されるのを待つ状態になる。ま
た、リセット信号Ｂが「Ｌ」になると、ＡＮＤゲート１
０５が開かれる。したがって、時刻Ｔ3 以降、セット信
号のセットパルスがＡＮＤゲート１０５を通過できるよ
うになる。
プフロップ１０１のリセット端子に「Ｌ」が入力される
ので、フリップフロップ１０１は、時刻Ｔ3 以降、セッ
ト端子に「Ｈ」が入力されるのを待つ状態になる。ま
た、リセット信号Ｂが「Ｌ」になると、ＡＮＤゲート１
０５が開かれる。したがって、時刻Ｔ3 以降、セット信
号のセットパルスがＡＮＤゲート１０５を通過できるよ
うになる。
【００４１】インダクタ電流ＩL は、時刻Ｔ3 以降はス
イッチＳＷが開いているので、減少していく。なお、イ
ンダクタ電流ＩL の減少速度（di/dt ）は、たとえば、
ＤＣ／ＤＣコンバータの出力電圧Ｖout が低く設定され
ているときにはかなり遅くなる。このことは、式(2) を
用いて上述した通りである。発振器１０４は、時刻Ｔ4
において、次のセットパルスを生成する。時刻Ｔ4にお
いては、インダクタ電流ＩL は、指令値Ｉcnt よりも大
きいままである。このため、コンパレータ１０３の出力
（リセット信号Ａ）は、「Ｈ」である。
イッチＳＷが開いているので、減少していく。なお、イ
ンダクタ電流ＩL の減少速度（di/dt ）は、たとえば、
ＤＣ／ＤＣコンバータの出力電圧Ｖout が低く設定され
ているときにはかなり遅くなる。このことは、式(2) を
用いて上述した通りである。発振器１０４は、時刻Ｔ4
において、次のセットパルスを生成する。時刻Ｔ4にお
いては、インダクタ電流ＩL は、指令値Ｉcnt よりも大
きいままである。このため、コンパレータ１０３の出力
（リセット信号Ａ）は、「Ｈ」である。
【００４２】ところが、時刻Ｔ4 においては、フリップ
フロップ１０１のＱ出力が「Ｌ」になっているので、Ａ
ＮＤゲート１は閉じており、このリセット信号ＡはＡＮ
Ｄゲート１を通過することができない。すなわち、コン
パレータ１０３により生成されたリセット信号Ａは、こ
のＡＮＤゲート１により消滅させられている。また、上
述したように、時刻Ｔ4 においては、ＡＮＤゲート１０
５は開いており、且つフリップフロップ１０１は、セッ
ト端子に「Ｈ」が入力されるのを待つ状態になってい
る。したがって、時刻Ｔ4 において生成されたセット信
号のセットパルスは、フリップフロップ１０１のセット
端子に与えられる。
フロップ１０１のＱ出力が「Ｌ」になっているので、Ａ
ＮＤゲート１は閉じており、このリセット信号ＡはＡＮ
Ｄゲート１を通過することができない。すなわち、コン
パレータ１０３により生成されたリセット信号Ａは、こ
のＡＮＤゲート１により消滅させられている。また、上
述したように、時刻Ｔ4 においては、ＡＮＤゲート１０
５は開いており、且つフリップフロップ１０１は、セッ
ト端子に「Ｈ」が入力されるのを待つ状態になってい
る。したがって、時刻Ｔ4 において生成されたセット信
号のセットパルスは、フリップフロップ１０１のセット
端子に与えられる。
【００４３】時刻Ｔ4 においてセット信号のセットパル
スがフリップフロップ１０１に与えられると、フリップ
フロップ１０１のＱ出力は「Ｈ」となり、スイッチＳＷ
は再び閉状態になる。このことにより、以降、インダク
タ電流ＩL は増加していくことになる。また、フリップ
フロップ１０１のＱ出力が「Ｈ」となることにより、Ａ
ＮＤゲート１は開かれる。このとき、もしインダクタ電
流ＩL が指令値Ｉcntよりも小さければ、以降の動作
は、時刻Ｔ1 〜時刻Ｔ4 の動作と同じになる。ただし、
図２に示す動作例のように、時刻Ｔ4 においてフリップ
フロップ１０１のＱ出力が「Ｈ」となったときに、イン
ダクタ電流ＩL が指令値Ｉcnt よりも大きかった場合に
は、ＡＮＤゲート１の出力（リセット信号Ｂ）は即座に
「Ｌ」から「Ｈ」に切り替わる。そして、このリセット
信号Ｂにより、フリップフロップ１０１はリセットさ
れ、そのＱ出力が「Ｌ」になる。なお、フリップフロッ
プ１０１のＱ出力は、時刻Ｔ4 から所定の遅延時間が経
過した時刻Ｔ5 において「Ｈ」から「Ｌ」に切り替わ
る。
スがフリップフロップ１０１に与えられると、フリップ
フロップ１０１のＱ出力は「Ｈ」となり、スイッチＳＷ
は再び閉状態になる。このことにより、以降、インダク
タ電流ＩL は増加していくことになる。また、フリップ
フロップ１０１のＱ出力が「Ｈ」となることにより、Ａ
ＮＤゲート１は開かれる。このとき、もしインダクタ電
流ＩL が指令値Ｉcntよりも小さければ、以降の動作
は、時刻Ｔ1 〜時刻Ｔ4 の動作と同じになる。ただし、
図２に示す動作例のように、時刻Ｔ4 においてフリップ
フロップ１０１のＱ出力が「Ｈ」となったときに、イン
ダクタ電流ＩL が指令値Ｉcnt よりも大きかった場合に
は、ＡＮＤゲート１の出力（リセット信号Ｂ）は即座に
「Ｌ」から「Ｈ」に切り替わる。そして、このリセット
信号Ｂにより、フリップフロップ１０１はリセットさ
れ、そのＱ出力が「Ｌ」になる。なお、フリップフロッ
プ１０１のＱ出力は、時刻Ｔ4 から所定の遅延時間が経
過した時刻Ｔ5 において「Ｈ」から「Ｌ」に切り替わ
る。
【００４４】時刻Ｔ5 以降の動作は、前述した時刻Ｔ3
〜時刻Ｔ4 の動作と同じである。すなわち、まず、フリ
ップフロップ１０１のＱ出力が「Ｌ」となることによ
り、ＡＮＤゲート１は閉じられる。そして、ＡＮＤゲー
ト１の出力（リセット信号Ｂ）が「Ｌ」となることによ
り、フリップフロップ１０１はそのセット端子に「Ｈ」
が入力されるのを待つ状態となり、ＡＮＤゲート１０５
が開状態となる。
〜時刻Ｔ4 の動作と同じである。すなわち、まず、フリ
ップフロップ１０１のＱ出力が「Ｌ」となることによ
り、ＡＮＤゲート１は閉じられる。そして、ＡＮＤゲー
ト１の出力（リセット信号Ｂ）が「Ｌ」となることによ
り、フリップフロップ１０１はそのセット端子に「Ｈ」
が入力されるのを待つ状態となり、ＡＮＤゲート１０５
が開状態となる。
【００４５】このように、本実施形態のＤＣ／ＤＣコン
バータでは、図５に示した従来のＤＣ／ＤＣコンバータ
と異なり、インダクタ電流ＩL が指令値Ｉcnt よりも大
きい状態であっても、セットパルスが生成されたときに
は、そのセットパルスはフリップフロップ１０１のセッ
ト端子に確実に入力され、そのことによりスイッチＳＷ
が開状態から閉状態に切り替わる。この結果、スイッチ
ＳＷは、発振器１０４の発信周波数に同期した一定のス
イッチング周波数で動作する。
バータでは、図５に示した従来のＤＣ／ＤＣコンバータ
と異なり、インダクタ電流ＩL が指令値Ｉcnt よりも大
きい状態であっても、セットパルスが生成されたときに
は、そのセットパルスはフリップフロップ１０１のセッ
ト端子に確実に入力され、そのことによりスイッチＳＷ
が開状態から閉状態に切り替わる。この結果、スイッチ
ＳＷは、発振器１０４の発信周波数に同期した一定のス
イッチング周波数で動作する。
【００４６】スイッチＳＷのスイッチング動作が安定す
ると、出力電圧Ｖout のリップルも小さく、且つ一定に
なる。また、スイッチＳＷのスイッチングに伴って発生
するノイズの周波数も一定となり、その除去が容易にな
る。
ると、出力電圧Ｖout のリップルも小さく、且つ一定に
なる。また、スイッチＳＷのスイッチングに伴って発生
するノイズの周波数も一定となり、その除去が容易にな
る。
【００４７】ところで、ＤＣ／ＤＣコンバータに接続さ
れる負荷の消費電流が大きく変化するような状況はしば
しば起こる。たとえば、パーソナルコンピュータのＣＰ
Ｕの動作モードが通常動作モードからサスペンドモード
に切り替わると、消費電流は大幅に減少する。このよう
な場合、ＤＣ／ＤＣコンバータの出力電圧は、過渡的に
上昇する。以下では、過渡的に上昇した出力電圧を短時
間で保持すべき電圧に戻す機能を持たせたＤＣ／ＤＣコ
ンバータについて説明する。
れる負荷の消費電流が大きく変化するような状況はしば
しば起こる。たとえば、パーソナルコンピュータのＣＰ
Ｕの動作モードが通常動作モードからサスペンドモード
に切り替わると、消費電流は大幅に減少する。このよう
な場合、ＤＣ／ＤＣコンバータの出力電圧は、過渡的に
上昇する。以下では、過渡的に上昇した出力電圧を短時
間で保持すべき電圧に戻す機能を持たせたＤＣ／ＤＣコ
ンバータについて説明する。
【００４８】図３は、本発明の他の形態のＤＣ／ＤＣコ
ンバータの回路図である。このＤＣ／ＤＣコンバータ
は、図１に示したＤＣ／ＤＣコンバータに対してコンパ
レータ１１を設けることにより実現される。コンパレー
タ１１は、エラーアンプ１０２の出力である指令値信号
Ｉcnt と、予め決められたレベルの出力電圧監視信号Ｉ
ref とを比較し、その結果をＡＮＤゲート１０５に与え
る。
ンバータの回路図である。このＤＣ／ＤＣコンバータ
は、図１に示したＤＣ／ＤＣコンバータに対してコンパ
レータ１１を設けることにより実現される。コンパレー
タ１１は、エラーアンプ１０２の出力である指令値信号
Ｉcnt と、予め決められたレベルの出力電圧監視信号Ｉ
ref とを比較し、その結果をＡＮＤゲート１０５に与え
る。
【００４９】上記構成において、出力電圧Ｖout が上昇
すると、指令値信号Ｉcnt が低下する。そして、指令値
信号Ｉcnt が出力電圧監視信号Ｉref よりも低くなる
と、コンパレータ１１の出力は「Ｌ」となり、ＡＮＤゲ
ート１０５は閉じられる。ＡＮＤゲートが閉じられる
と、発振器１０４により生成されるセットパルスは、フ
リップフロップ１０１には供給されない。すなわち、出
力電圧Ｖout が所定値以上に上昇すると、スイッチＳＷ
を閉じるためのセットパルスが阻止される。この結果、
負荷には電流が供給されなくなり、出力電圧Ｖout は短
時間で保持すべき電圧に戻ることになる。
すると、指令値信号Ｉcnt が低下する。そして、指令値
信号Ｉcnt が出力電圧監視信号Ｉref よりも低くなる
と、コンパレータ１１の出力は「Ｌ」となり、ＡＮＤゲ
ート１０５は閉じられる。ＡＮＤゲートが閉じられる
と、発振器１０４により生成されるセットパルスは、フ
リップフロップ１０１には供給されない。すなわち、出
力電圧Ｖout が所定値以上に上昇すると、スイッチＳＷ
を閉じるためのセットパルスが阻止される。この結果、
負荷には電流が供給されなくなり、出力電圧Ｖout は短
時間で保持すべき電圧に戻ることになる。
【００５０】この後、出力電圧Ｖout が所定値以下に低
下すると、コンパレータ１１の出力は「Ｈ」となり、以
降、セットパルスを強制的に消滅させる状態は終了す
る。
下すると、コンパレータ１１の出力は「Ｈ」となり、以
降、セットパルスを強制的に消滅させる状態は終了す
る。
【００５１】図４は、図３に示すＤＣ／ＤＣコンバータ
の動作を説明する図である。ここでは、コンパレータ１
１を設けなかった場合と、それを設けた場合とを比較し
ながら説明する。
の動作を説明する図である。ここでは、コンパレータ１
１を設けなかった場合と、それを設けた場合とを比較し
ながら説明する。
【００５２】時刻Ｔ11以前は、図２を参照しながら説明
した動作に従う。時刻Ｔ11において負荷電流が急激に低
下すると、出力電圧Ｖout は上昇する。このとき、コン
パレータ１１を設けない構成では、時刻Ｔ12においてセ
ットパルスが生成されると、そのセットパルスによりス
イッチＳＷが閉じられて負荷に電流が供給される。そし
て、この電流により、出力電圧Ｖout は上昇する。した
がって、この場合、出力電圧Ｖout が保持すべき電圧に
戻るまでの時間が長くなる。
した動作に従う。時刻Ｔ11において負荷電流が急激に低
下すると、出力電圧Ｖout は上昇する。このとき、コン
パレータ１１を設けない構成では、時刻Ｔ12においてセ
ットパルスが生成されると、そのセットパルスによりス
イッチＳＷが閉じられて負荷に電流が供給される。そし
て、この電流により、出力電圧Ｖout は上昇する。した
がって、この場合、出力電圧Ｖout が保持すべき電圧に
戻るまでの時間が長くなる。
【００５３】一方、コンパレータ１１を設けると、時刻
Ｔ12において、出力電圧Ｖout が出力電圧監視信号Ｉre
f によって規定される閾値よりも高ければ、セットパル
スはフリップフロップ１０１には与えられない。従っ
て、スイッチＳＷは閉じらることはなく、負荷に新たな
電流は供給されない。この結果、出力電圧Ｖout の上昇
が抑えられ、出力電圧Ｖout が保持すべき電圧に戻るま
での時間が短くなる。
Ｔ12において、出力電圧Ｖout が出力電圧監視信号Ｉre
f によって規定される閾値よりも高ければ、セットパル
スはフリップフロップ１０１には与えられない。従っ
て、スイッチＳＷは閉じらることはなく、負荷に新たな
電流は供給されない。この結果、出力電圧Ｖout の上昇
が抑えられ、出力電圧Ｖout が保持すべき電圧に戻るま
での時間が短くなる。
【００５４】なお、上記実施例では、特に図示しなかっ
たが、本実施形態のＤＣ／ＤＣコンバータに、負荷電流
の異常（過電流）を検出したときにフリップフロップ１
０１を強制的にリセットする回路を設けるようにしても
よい。
たが、本実施形態のＤＣ／ＤＣコンバータに、負荷電流
の異常（過電流）を検出したときにフリップフロップ１
０１を強制的にリセットする回路を設けるようにしても
よい。
【００５５】また、本発明は、電流回生用のダイオード
をＭＯＳトランジスタ等に置き換えることによって得ら
れる同期整流型のＤＣ／ＤＣコンバータにも適用でき
る。
をＭＯＳトランジスタ等に置き換えることによって得ら
れる同期整流型のＤＣ／ＤＣコンバータにも適用でき
る。
【００５６】
【発明の効果】電流供給用のスイッチおよびそのスイッ
チと出力端子との間に設けられるインダクタを含むＤＣ
／ＤＣコンバータにおいて、上記インダクタを介して流
れる電流に係わらず上記スイッチのスイッチング間隔が
一定となるようにしたので、出力電圧のリップルが小さ
くなり、また、ノイズの除去が容易になる。
チと出力端子との間に設けられるインダクタを含むＤＣ
／ＤＣコンバータにおいて、上記インダクタを介して流
れる電流に係わらず上記スイッチのスイッチング間隔が
一定となるようにしたので、出力電圧のリップルが小さ
くなり、また、ノイズの除去が容易になる。
【００５７】出力電圧が過渡的に上昇した時には上記ス
イッチが閉じないようにしたので、出力電圧は短時間で
保持すべき電圧に戻る。
イッチが閉じないようにしたので、出力電圧は短時間で
保持すべき電圧に戻る。
【図１】本発明の一実施形態のＤＣ／ＤＣコンバータの
回路図である。
回路図である。
【図２】本実施形態のＤＣ／ＤＣコンバータの動作を説
明する図である。
明する図である。
【図３】本発明の他の形態のＤＣ／ＤＣコンバータの回
路図である。
路図である。
【図４】図３に示すＤＣ／ＤＣコンバータの動作を説明
する図である。
する図である。
【図５】従来のＤＣ／ＤＣコンバータの一例の回路図で
ある。
ある。
【図６】図５に示したＤＣ／ＤＣコンバータの動作及び
問題点を説明する図である。
問題点を説明する図である。
１ ＡＮＤゲート １１ コンパレータ １０１ フリップフロップ １０２ エラーアンプ １０３ コンパレータ １０４ 発振器 １０５ ＡＮＤゲート（片入力負論理ＡＮＤゲート）
Claims (5)
- 【請求項１】 電流供給用のスイッチ、およびそのスイ
ッチと出力端子との間に設けられるインダクタを含むＤ
Ｃ／ＤＣコンバータであって、 上記スイッチを閉状態にさせるための第１の状態、また
は上記スイッチを開状態にさせるための第２の状態のう
ちのいずれか一方の状態を保持するラッチ回路と、 上記ラッチ回路を上記第１の状態にするためのセット信
号を所定間隔毎に生成するセット信号生成回路と、 上記インダクタを介して流れる電流が出力電圧に基づい
て決まる指令値よりも大きくなったときに、上記ラッチ
回路を上記第２の状態にするためのリセット信号を生成
するリセット信号生成回路と、 上記ラッチ回路が上記第１の状態から上記第２の状態に
切り替わった直後に、上記リセット信号を消滅させる消
滅回路と、 を有するＤＣ／ＤＣコンバータ。 - 【請求項２】 上記リセット信号が存在する期間には上
記セット信号が上記ラッチ回路に入力されることを阻止
する阻止回路をさらに有する請求項１に記載のＤＣ／Ｄ
Ｃコンバータ。 - 【請求項３】 出力電圧が予め決められている所定値よ
りも大きい期間には上記セット信号が上記ラッチ回路に
入力されることを阻止する阻止回路をさらに有する請求
項１に記載のＤＣ／ＤＣコンバータ。 - 【請求項４】 電流供給用のスイッチ、およびそのスイ
ッチと出力端子との間に設けられるインダクタを含むＤ
Ｃ／ＤＣコンバータの出力電圧を制御する制御回路であ
って、 上記スイッチを閉状態にさせるための第１の状態、また
は上記スイッチを開状態にさせるための第２の状態のう
ちのいずれか一方の状態を保持するラッチ回路と、 上記ラッチ回路を上記第１の状態にするためのセット信
号を所定間隔毎に生成するセット信号生成回路と、 上記インダクタを介して流れる電流が出力電圧に基づい
て決まる指令値よりも大きくなったときに、上記ラッチ
回路を上記第２の状態にするためのリセット信号を生成
するリセット信号生成回路と、 上記セット信号およびリセット信号が同時に存在すると
きには上記リセット信号を優先して上記ラッチ回路に与
える優先回路と、 上記ラッチ回路が上記第１の状態から上記第２の状態に
切り替わった直後に、上記リセット信号を消滅させる消
滅回路と、 を有するＤＣ／ＤＣコンバータの制御回路。 - 【請求項５】 電流供給用のスイッチ、そのスイッチと
出力端子との間に設けられるインダクタ、上記スイッチ
を閉状態にさせるための第１の状態または上記スイッチ
を開状態にさせるための第２の状態のうちのいずれか一
方の状態を保持するラッチ回路を含むＤＣ／ＤＣコンバ
ータの出力電圧を制御する制御方法であって、 上記ラッチ回路を上記第１の状態にするためのセット信
号を所定間隔毎に生成するステップと、 上記インダクタを介して流れる電流が出力電圧に基づい
て決まる指令値よりも大きくなったときに、上記ラッチ
回路を上記第２の状態にするためのリセット信号を生成
するステップ、 上記セット信号およびリセット信号が同時に存在すると
きには上記リセット信号を優先するステップと、 上記ラッチ回路が上記第１の状態から上記第２の状態に
切り替わった直後に、上記リセット信号を消滅させるス
テップと、 を有するＤＣ／ＤＣコンバータの制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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