JP4191090B2 - スイッチングレギュレータ - Google Patents

Description

この発明は、半導体集積回路装置において短絡保護回路を有するスイッチングレギュレータに関するものである。

スイッチングレギュレータを電源とする電子システムは、多種多様に使われている。このシステムにおいて、何らかの原因で、スイッチングレギュレータの出力に過大負荷が接続されたショートもしくはそれに近い状態（以下、これを短絡状態と称する。）になると、スイッチングレギュレータに過大電流が流れ、スイッチングレギュレータは短絡破壊してしまう。それ故、スイッチングレギュレータの短絡破壊を防止するために、短絡保護回路を有するスイッチングレギュレータが従来から使われている。

スイッチングレギュレータの前記短絡保護回路からは、スイッチングレギュレータの短絡状態が所定時間継続後に短絡信号が出力される。これは、短期間の短絡状態により前記短絡信号が発せられ、システムが停止するなどの誤動作を防止するために必要な遅延時間である。

従来から図２に示すような短絡保護回路が、スイッチングレギュレータに利用されている。（例えば、特許文献１参照。）前記短絡保護回路は、定電流回路１０１、コンデンサ１０２、ＮＭＯＳトランジスタ１０３、コンパレータ１０４、短絡状態検出回路１０７、ラッチ回路１０８、基準電圧１０９により構成されている。

スイッチングレギュレータの負荷が正常で非短絡状態である場合は、検出信号である出力がＨＩＧＨであるように短絡状態検出回路１０７は設計されている。この時、ＮＭＯＳトランジスタ１０３はＯＮ状態を保持し、コンパレータ１０４の＋入力はゼロであるために、コンパレータ１０４の出力はＬＯＷを保持し、ラッチ回路１０８はＬＯＷにリセットされている。

スイッチングレギュレータが短絡状態になると、出力がＬｏｗであるように短絡状態検出回路１０７は設計されている。この時、ＮＭＯＳトランジスタ１０３はＯＦＦ状態となり、コンパレータ１０４の＋入力は、ゼロから立ち上がり定電流回路１０１とコンデンサ１０２で決定される遅延時間経過後に、コンパレータ１０４の＋入力が基準電圧１０９を超えるとコンパレータ１０４の出力がＬＯＷからＨＩＧＨとなる反転信号が現れラッチ回路１０８はＨＩＧＨにセットされ短絡信号を発する。この短絡信号により、スイッチングレギュレータの図示されていない出力電流制限回路が作動し、短絡破壊が防止される。なお、短絡状態が終了すると、図示されていないリセット信号によりラッチ回路１０８はＬＯＷにリセットされ短絡信号は消滅する。
特開２００１−９４４０７号公報

しかし、従来のスイッチングレギュレータの短絡保護回路において、コンデンサ１０２に充電した後のコンパレータ１０４の反転信号を短絡信号の発生時刻としていたため、長い遅延時間を得るためにはコンデンサ１０２の容量を大きくする必要がある。大容量のコンデンサを半導体集積回路に内蔵することが困難でるために、所定の前記遅延時間を得るには、外付けコンデンサを必要とし、前記システムの小型化の障害になっていた。

上記課題を解決するために、コンデンサ１０２に充電した後の前記反転信号をトリガー信号とするパルス発生回路と前記パルス回路のパスルをカウントするカウンタ回路をコンパレータとラッチ回路の間に挿入した。
より具体的には、遅延回路、ラッチ回路、短絡状態検出回路により構成した短絡保護回路を含むスイッチングレギュレータにおいて、前記短絡保護回路は更にパルス発生回路及びカウンタ回路を有し、前記短絡状態検出回路からの信号に基づいて前記遅延回路が起動し、所定時間後に前記遅延回路が前記パルス発生回路を起動して前記カウンタ回路にパルス信号を出力し、前記カウンタ回路が所定計数に達したときに前記ラッチ回路に信号を出力し、前記ラッチ回路が短絡信号を出力するようにした。

また、前記遅延回路は、定電流回路、前記定電流回路に接続したコンデンサ、基準電圧と前記コンデンサの電圧を入力して比較するコンパレータにより構成され、前記コンデンサは前記短絡保護回路からの信号により放電し、次に、前記定電流回路から前記コンデンサに電流を流し、前記コンパレータは、前記コンデンサの電圧が前記基準電圧に達したことを検出して前記パルス発生回路を起動させるようにした。

コンデンサに充電した後の反転信号をトリガ信号として１パルスを発生するパルス発生回路を付加し、さらに前記パルス信号をカウントするカウンタ回路をコンパレータとラッチ回路の間に挿入することにより、小容量のコンデンサを利用した短い周期の前記パルス信号をカウントすることにより、所望の長い遅延時間を作り出すことができ、スイッチングレギュレータ制御用ＩＣのワンチップ小型化が可能となり、システムの小型化が実現する。

以下に本発明の実施例を図を用いて説明する。
図１に示す、本発明実施例であるスイッチングレギュレータの短絡保護回路は、遅延回路を構成する定電流回路１０１、コンデンサ１０２、ＮＭＯＳトランジスタ１０３、コンパレータ１０４、基準電圧１０９、及び、ＯＲゲート１０５、短絡状態検出回路１０７、ラッチ回路１０８、パルス発生回路１１０、カウンタ回路１１１により構成されている。

本実施例のＯＲゲート１０５は、短絡状態検出回路１０７とパルス発生回路１１０の出力を入力とする。パルス発生回路１１０は、ＬＯＷにリセットされ、コンパレータ１０４の反転信号にトリガされた時のみパルス幅Ｔｐの正パルスを出力する。カウンタ回路１１１は、ＬＯＷにリセットされ、前記正パルス数を計数し、所定のパルス数に達した時に、ＨＩＧＨを出力する。他の構成要素は、図２の従来のスイッチングレギュレータの保護回路の構成要素と同じ機能を有する。

スイッチングレギュレータの負荷が正常で非短絡状態である時は、短絡状態検出回路１０７の出力V107とパルス発生回路１１０の出力V110を入力とするＯＲゲート１０５の出力V105がｈｉｇｈを出力しＮＭＯＳトランジスタ１０３はＯＮ状態を保持し、コンパレータ１０４の＋入力はゼロであるために反転信号が現れず、パルス発生回路１１０出力V110はＬＯＷを出力し、カウンタ回路１１１の出力V111はＬＯＷを出力するので、ラッチ回路の出力V108はＬＯＷにリセットされている。

スイッチングレギュレータが短絡状態になると、短絡状態検出回路１０７の出力V107がＬＯＷとなり検出信号が現れ、ＯＲゲート１０５の出力V105がＬＯＷとなるので、ＮＭＯＳトランジスタ１０３はＯＦＦ状態となり、コンパレータ１０４の＋入力は、ゼロから立ち上がり定電流回路１０１とコンデンサ１０２で決定される遅延時間経過後に、コンパレータ１０４の＋入力が基準電圧１０９を超えるとコンパレータ１０４の出力V104がＬＯＷからＨＩＧＨとなる出力が現れ、パルス回路１１０をトリガする。これを第１トリガと称する。カウンタ回路１１１はパルス回路１１０の正パルスを１パルスと計数する。この時、パスル回路１１０の正パルスはＯＲゲートを介して、ＮＭＯＳトランジスタ１０３をＯＮ状態にするので、コンデンサ１０２の電荷は失われ、コンパレータ１０４の出力V104はＬＯＷとなる。これを第１復帰と称する。検出信号が現れた後、第１復帰までの時間がパルス発生回路１１０のパルス周期Ｔである。また、前記正パルスのパルス幅Ｔｐは、コンパレータ１０４の出力V104がＬＯＷに復帰するまでの時間Ｔｒ以上に設定する。前記コンパレータ１０４の出力がＬＯＷに第１復帰後も、スイッチングレギュレータが短絡状態が継続すると、短絡状態検出回路１０７の出力V107がＬＯＷとなり第２トリガを経て第２復帰となり、この繰返回数Ｎが、カウンタ回路に定められた係数値に達すると、ラッチ回路１０８はＨＩＧＨにセットされ短絡信号を発する。この短絡信号により、スイッチングレギュレータの図示されていない出力電流制限回路が作動し、短絡破壊が防止される。なお、短絡状態が終了すると、図示されていないリセット信号によりラッチ回路１０８はＬＯＷにリセットされ短絡信号は消滅する。なお、所望の遅延時間は、パルス発生回路１１０のパルス周期Ｔとカウンタ回路１１１の計数Ｎを定めることで実現できる。

図３は、本発明のスイッチングレギュレータの実施例である短絡保護回路図の構成要素である短絡状態検出回路１０７の詳細回路である。次に、短絡状態検出回路１０７の詳細回路を図を用いて説明する。短絡状態検出回路１０７は、分圧比設定抵抗３０１と３０２、コンパレータ３０３、及び基準電圧回路３０４により構成されている。短絡状態検出回路１０７は、レギュレータの出力電圧が抵抗３０１，３０２で分圧された分圧電圧Ｖｂと基準電圧回路３０４の基準電圧Ｖｒを比較するコンパレータ３０３により比較され、分圧電圧が基準電圧Ｖｒよりも低下すると短絡状態と認識され、短絡状態検出回路１０７から短絡信号が出力される。

図４は、本発明の他の実施例であるスイッチングレギュレータの短絡保護回路図である。
これを、図を用いて説明する。図４の実施例は図１の実施例の構成要素の短絡状態検出回路１０７が、最大デューティ検出回路４０１により構成される。

例えばパルスデューティ制御されるスイッチングレギュレータは、図示されていないコイルの図示されていない駆動パルスのデューティを負荷変動の際これに応じて増減することで、所定の定電圧出力を出力している。一般に、軽負荷に変化するとデューティを小さく、重負荷に変化するとデューティを大きくすることで、所望の定電圧出力を供給している。前記パルスデューティ制御されるスイッチングレギュレータでは、短絡状態になると出力電圧が低下するので、所定の出力電圧を出力しようと最大デューティの駆動パルスとなる。前記スイッチングレギュレータに本発明実施例の短絡保護回路を用いることで、最大デューティ検出回路４０１が最大デューティで一定時間動作し続けている状態を検出すると短絡状態と認識し、短絡信号を発する。

以上、スイッチングレギュレータに用いられる本発明の短絡保護回路を説明してきたが、本発明短絡保護回路は、スイッチングレギュレータに限定されるものではなく、シリーズレギュレータなどを含むレギュレータに用いても、その効果を十分に享受することができる。

本発明のスイッチングレギュレータの短絡保護回路図である。 従来のスイッチングレギュレータの短絡保護回路図である。 本発明の短絡状態検出回路である。 本発明のスイッチングレギュレータの短絡保護回路図である。

符号の説明

１０１ 定電流回路
１０２ コンデンサ
１０３ ＮＭＯＳトランジスタ
１０４、３０３ コンパレータ
１０５ ｏｒゲート
１０７ 短絡状態検出回路
１０８ ラッチ回路
１０９，３０４ 基準電圧回路
１１０ パルス発生回路
１１１ カウンタ回路
３０１、３０２ 抵抗素子
３０５ 出力電圧検出回路
４０１ 最大デューティ検出回路

Claims (5)

1. 短絡状態検出回路と、
   前記短絡状態検出回路の信号を受けて、前記信号を遅延時間後に出力する遅延回路と、
   前記遅延回路の信号を受けて、パルス信号を出力するパルス発生回路と、
   前記パルス信号を受けて、前記パルス信号を計数し、所定計数に達したときに短絡信号を出力するカウンタ回路と、を有する短絡保護回路を備えたスイッチングレギュレータであって、
   前記遅延回路は、遅延時間を計数するためにコンデンサを備えており、前記コンデンサは前記パルス信号によって放電され、前記短絡状態検出回路の前記信号を受信し続ける間は、前記信号を前記コンデンサが放電されてから遅延時間後に再び出力する、
   ことを特徴とするスイッチングレギュレータ。
2. 前記遅延回路は、定電流回路、前記定電流回路に接続した前記コンデンサ、基準電圧と前記コンデンサの電圧を入力して比較するコンパレータを備え、
   前記遅延回路は前記短絡保護回路からの信号を受けて、
   前記定電流回路の電流によって前記コンデンサが充電され、
   前記コンパレータは、前記コンデンサの電圧が前記基準電圧に達したことを検出して前記パルス発生回路を起動させることを特徴とする請求項１に記載のスイッチングレギュレータ。
3. 前記短絡状態検出回路は、出力電圧が所定の電圧よりも低下したときに信号を出力することを特徴とする請求項１又は２に記載のスイッチングレギュレータ。
4. 前記短絡保護回路は更にＯＲゲートとＭＯＳトランジスタとを有し、前記ＭＯＳトランジスタが前記コンデンサと並列接続し、前記ＯＲゲートが前記パルス発生回路からの信号と前記短絡状態検出回路からの信号とを入力し、そのＯＲ出力を前記ＭＯＳトランジスタのゲートに与えることを特徴とする請求項１から３のいずれかに記載のスイッチングレギュレータ。
5. 前記短絡状態検出回路が最大ディユーティ状態を検出する構成であることを特徴とする請求項１から４のいずれかに記載のスイッチングレギュレータ。

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