JP4348216B2 - ボルテージディテクタ - Google Patents

Description

本発明は、抵抗を介してキャパシタを充電しそのキャパシタの充電電圧が所定の電圧に達したことを検出するボルテージディテクタに関する。

例えば回路に電源を投入した後、その投入された電源の電圧が安定したタイミングまで待ってその回路をリセットする場合等に上記のボルテージディテクタが採用されている。

図４は、従来のボルテージディテクタの回路構成図である。

ここには、電源とグランドとの間に抵抗１１とキャパシタ１２が直列に配置された時定数回路が備えられており、またキャパシタ１２と並列にＮチャンネルトランジスタ１３が配置されている。このＮチャンネルトランジスタ１３のゲートには、以下に説明するセンサ１５の出力信号ｖｄｏがインバータ１４を介して入力される。また、抵抗１１とキャパシタ１２とが接続されたノードａはバッファ１６の入力に接続されている。このバッファ１６は、そのノードａの電圧ｖａが所定の電圧にまで上昇したときに出力が“Ｈ”レベル、その所定の電圧未満のときに出力が“Ｌ”レベルとなる。

またセンサ１５は、図示しない内部回路に電源が投入されたこと、および電源が遮断されたことを検出して電源が投入された場合に“Ｈ”レベル、電源が遮断された場合に“Ｌ”レベルの信号を出力するセンサである。

内部回路に電源が投入されたことがセンサ１５で検出されると、その出力信号ｖｄｏが“Ｌ”レベルから“Ｈ”レベルに変化し、インバータ１４の出力が“Ｈ”レベルから“Ｌ”レベルに変化し、これによりそれまで導通状態にあったＮチャンネルトランジスタ１３が遮断状態となり、そのタイミング以降、抵抗１１を通って流れ込んだ電流によりキャパシタ１２が充電される。この充電が進んでノードａの電圧ｖａが所定の電圧に達したタイミングで、それまで“Ｌ”レベルにあったバッファ１６の出力であるリセット信号ｒｓｔが、“Ｈ”レベルに変化する。図示しない内部回路はこの“Ｈ”レベルのリセット信号の入力を受けて、初期状態にリセットされる。

図５は、図４に示すボルテージディテクタの、ノイズに起因する振る舞いを示す電圧波形図である。

ここでは、図４のキャパシタ１２が既に電源電圧ｖｄｄにまで充電が完了している段階で、電源電圧ｖｄｄに図５（Ａ）に示すようなノイズが混入したものとする。すると、その電源ノイズによりセンサ１５の出力信号ｖｄｏも図５（Ｂ）のように変化し、その出力信号ｖｄｏが所定電圧以下になったタイミングではＮチャンネルトランジスタ１３が導通状態となり、キャパシタ１２の充電電荷がそのＮチャンネルトランジスタ１３を経由して流出してしまい、このノイズが激しい場合は抵抗１１を経由してキャパシタ１２に流入する電流ではその流出した電荷の補充が間に合わず、図４のノードａの電圧ｖａが図５（Ｃ）に示すように徐々に低下してしまう結果となる。このような現象が生じると、図５（Ｄ）に示すようにリセット信号ｒｓｔが“Ｌ”レベルに変化する。すると、今回のノイズの混入が無くなってキャパシタ１２が再び充電されるとリセット信号ｒｓｔが再び“Ｈ”レベルに変化し、内部回路はこのリセット信号ｒｓｔが“Ｈ”レベルに変化したことを受けて再び初期状態にリセットされてしまうという不都合を生じる。

これを解決する技術として、特許文献１〜３には、図４のバッファ１６に相当する部分にシュミットトリガ回路等のヒステリシス回路を用いることにより、多少のノイズがあってもリセット信号ｒｓｔが影響を受けないようにする技術が開示されている。
特開２００１−２５１１７４号公報 特開２００１−６７１３３号公報 特開平７−２４９９７１号公報

しかしながら、上述の特許文献１〜３において提案されたシュミットトリガ回路等のヒステリシス回路を用いる技術の場合、ノイズの混入に対し誤動作しにくい方向には改善されるものの、本質的な解決にはなっておらず、図４のノードａの電圧ｖａが図５に示すような、そのヒステリシスを越えたレベルにまで低下すると、やはり図５を参照して説明したことと同じこと（予期しないリセット）が発生してしまうことになる。

本発明は、上記事情に鑑み、従来と比べノイズに対する誤動作が生じる可能性を格段に低減させたボルテージディテクタを提供することを目的とする。

上記目的を達成する本発明のボルテージディテクタは、電源とグランドとの間に直列接続された抵抗とキャパシタとからなり、その抵抗を介してキャパシタを充電する時定数回路と、キャパシタ両端を短絡するとともに所定の計時開始制御信号の入力を受けてそのキャパシタを開放することにより上記時定数回路による時間計測の開始時点を定めるスイッチ回路と、上記キャパシタへの充電により抵抗とキャパシタとの接続点の電位が所定の電位にまで変化した時点でタイミング信号を発生するタイミング信号発生回路と、上記計時開始制御信号と上記タイミング信号との双方が生成されていることを受けて、キャパシタを、抵抗を介する経路とは別の経路で充電する充電回路とを備えたことを特徴とする。

ここで本発明のボルテージディテクタは、電源が投入されたことを受けて計時開始制御信号を出力するセンサ回路を備えたものであってもよい。

本発明のボルテージディテクタは、上記計時開始制御信号と上記タイミング信号との双方が生成されていることを受けて、キャパシタを、抵抗を介する経路とは別の経路で充電する充電回路を備えたため、ノイズの影響でキャパシタの電荷が放電されてもその充電回路により直ちに充電が回復し、したがってノイズに対する耐性が大幅に向上する。

ここで、本発明のボルテージディテクタは、その用途を問うものではないが、電源が投入されたことを受けて計時開始制御信号を出力するセンサ回路を備えると、図４を参照して説明したようなパワーオンリセット回路として用いることができる。

以下、本発明の実施形態について説明する。

図１は、本発明のボルテージディテクタの一実施形態を示す回路構成図である。ここでは、図４に示すボルテージディテクタの構成要素に対応する構成要素には図４に付した符号と同一の符号を付して示し相違点について説明する。

図１に示すボルテージディテクタは、図４に示す従来のボルテージディテクタと比べ、電源とノードａとの間にＰチャンネルトランジスタ２１が追加されていることと、そのＰチャンネルトランジスタ２１のゲートに充電制御信号を送るゲート回路２２が追加されていることとの２点のみ異なる。

このゲート回路２２は、センサ１５の出力信号ｖｄｏが“Ｈ”レベルにあり、かつリセット信号ｒｓｔが“Ｈ”レベルにある間はＰチャンネルトランジスタ２１のゲートに“Ｌ”レベルの充電制御信号を送り、Ｐチャンネルトランジスタ２１はこの“Ｌ”レベルの充電制御信号を受けて導通状態にあり、抵抗１１とは別の経路（Ｐチャンネルトランジスタ２１を経由する経路）でキャパシタ１２を充電する。

ただし、通常は、キャパシタ１２は既に満杯にまで充電されているため、それ以上の充電は行なわれない。

ここで、ノイズを受けて前述の図５（Ａ）のように電源電圧ｖｄｄが変動しそれに応じてセンサ１５の出力信号ｖｄｏも図５（Ｂ）のように変動したとする。センサ１５の出力信号が“Ｌ”レベルの状態にまで低下したタイミングでは、Ｎチャンネルトランジスタ１３が導電状態となりキャパシタ１２の電荷が一部放電されるが、一回のノイズが通り過ぎてセンサ１５の出力信号ｖｄｏが再び“Ｈ”レベルに戻ると、その瞬間にＰチャンネルトランジスタ２１を経由してキャパシタ１２に電流が流れ込み、キャパシタ１２はその瞬間に元の充電レベルにまで回復する。

図２は、図５（Ａ），（Ｂ）に示すノイズがあった場合のノードａの電圧ｖａの変化を示す図である。この図２は、従来例の場合の図５（Ｃ）の一部を時間軸（横軸）および電圧軸（縦軸）の双方について拡大して示した図に相当する。

改善前、すなわち図４に示すボルテージディテクタの場合は、ノードａの電圧ｖａは図５（Ｃ）に示すようにバッファ１６の出力が反転するレベルにまで（図５（Ｄ）参照）徐々に低下するが、改善後、すなわち図１に示すボルテージディテクタの場合は、ノードａの電圧ｖａはインパルス状のノイズ１回ごとに僅かに低下するもののそのインパルス状の１回のノイズが終了するたびにキャパシタ１２にＰチャンネルトランジスタ２１を経由して十分な電流が流れ込み直ちに元の充電電圧にまで回復する。したがって図５（Ａ），（Ｂ）に示すようなノイズが長く続いてもバッファ１６の出力であるリセット信号ｒｓｔは“Ｈ”レベルにとどまり内部回路がノイズにより初期状態にリセットされてしまうような事態は生じない。

ここで、図１に示す実施形態の場合、抵抗１１とキャパシタ１２が本発明にいう時定数回路に相当し、Ｎチャンネルトランジスタ１３とインバータ１４が本発明にいうスイッチ回路に相当し、バッファ１６が本発明にいうタイミング回路に相当し、Ｐチャンネルトランジスタ２１とゲート回路２２との組み合わせが本発明にいう充電回路に相当し、センサ１５が本発明にいうセンサ回路に相当する。

図３は電源が一旦遮断されて再び電源が投入されるときの各部の電圧変化を示した図である。この図３では図５あるいは図２のノイズによる変動と比べ、時間的にずっとゆるやかな電圧変化を示している。

それまで投入されていた内部回路への電源が遮断されると、図３（Ａ）に示すように電源電圧ｖｄｄが徐々に低下し、センサ１５でその電源電圧の低下が検出されてそのセンサ１５の出力信号ｖｄｏが“Ｌ”レベルに変化する（図３（Ｂ）参照）。すると、図３には図示省略しているが、ゲート回路２２の出力が“Ｈ”レベルに変化してＰチャンネルトランジスタ２１が遮断状態に遷移するとともに、センサ１５の出力信号ｖｄｏが“Ｌ”レベルに変化したことを受けてＮチャンネルトランジスタ１３が導通状態に遷移し、それまで蓄積されていたキャパシタ１２の電荷はＮチャンネルトランジスタ１３を経由して一斉に放電されノードａの電圧ｖａがグランド電位に近い電圧にまで低下し、これを受けてバッファ１６の出力であるリセット信号ｒｓｔも“Ｌ”レベルに遷移する。

その後、電源が再び投入されると電源電圧ｖｄｄが上昇し、所定の電圧にまで上昇したことがセンサ１５で検出されるとそのセンサ１５の出力信号ｖｄｏが“Ｈ”レベルに変化する。すると、Ｎチャンネルトランジスタ１３が遮断状態となる。一方、この段階ではバッファ１６の出力であるリセット信号ｒｓｔはまだ“Ｌ”レベルにとどまっているためゲート回路２２の出力は“Ｈ”レベルのままであってＰチャンネルトランジスタ２１は遮断状態が維持されており、Ｎチャンネルトランジスタ１３が遮断状態に遷移したタイミング以降、抵抗１１を経由してキャパシタ１２に流入する電流によりキャパシタ１２が充電される。この充電によりノードａの電圧ｖａが所定の電圧にまで上昇すると、バッファ１６の出力であるリセット信号ｒｓｔが“Ｈ”レベルに変化して内部回路が初期状態にリセットされる。またこのタイミングでゲート回路２２の出力が“Ｌ”レベルに変化してＰチャンネルトランジスタ２１を導通状態に遷移させるため、キャパシタ１２にはＰチャンネルトランジスタ２１を経由して一斉に電流が流れ込み、ノードａの電圧ｖａが一斉に満充電の電圧にまで引き上げられる。

このように、図１のボルテージディテクタは、電源が実際に遮断、再投入されたときは正しく動作して内部回路が正常に初期状態にリセットされる。また、リセット信号ｒｓｔが“Ｈ”レベルに変化したタイミングでノードａの電圧ｖａが一気に引き上げられるため、バッファ１６としてシュミット回路等を使わなくてもリセット信号ｒｓｔが“Ｈ”レベルに変化するタイミングでの僅かなノイズ等によるチャタリングが生じることも防止される。

尚、ここでは、本発明のボルテージディテクタをパワーオンリセット回路として利用した例を示したが、本発明のボルテージディテクタはその用途を問うものではなく、パワーオンリセット回路以外の用途に利用してもよい。

本発明のボルテージディテクタの一実施形態を示す回路構成図である。 図５（Ａ），（Ｂ）に示すノイズがあった場合のノードａの電圧の変化を示す図である。 電源が一旦遮断されて再び電源が投入されるときの各部の電圧変化を示した図である。 従来のボルテージディテクタの回路構成図である。 図４に示すボルテージディテクタのノイズに起因する振る舞いを示す電圧波形図である。

符号の説明

１１ 抵抗
１２ キャパシタ
１３ Ｎチャンネルトランジスタ
１４ インバータ
１５ センサ
１６ バッファ
２１ Ｐチャンネルトランジスタ
２２ ゲート回路
ａ ノード

Claims (2)

1. 電源とグランドとの間に直列接続された抵抗とキャパシタとからなり、該抵抗を介して該キャパシタを充電する時定数回路と、
   前記キャパシタ両端を短絡するとともに所定の計時開始制御信号の入力を受けて該キャパシタを開放することにより前記時定数回路による時間計測の開始時点を定めるスイッチ回路と、
   前記キャパシタへの充電により前記抵抗と前記キャパシタとの接続点の電位が所定の電位にまで変化した時点でタイミング信号を発生するタイミング信号発生回路と、
   前記計時開始制御信号と前記タイミング信号との双方が生成されていることを受けて、前記キャパシタを、前記抵抗を介する経路とは別の経路で充電する充電回路とを備えたことを特徴とするボルテージディテクタ。
2. 電源が投入されたことを受けて前記計時開始制御信号を出力するセンサ回路を備えたことを特徴とする請求項１記載のボルテージディテクタ。

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