JP3757518B2 - パワーオン・リセット回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、リセット付きラッチ回路等を備える半導体装置に係り、特にラッチの初期値を設定するために電源投入時にリセット信号を発生するパワーオンリセット回路に関する。
パワーオンリセット回路は、電源投入後における電源電圧の立ち上がりの緩急に依存することのない安定したリセット信号の発生を行うことにより、コンデンサ等を小型化して半導体装置への内蔵を可能にすること、また電源電流を抑えることによる低消費電力化を実現することが望まれている。
【０００２】
【従来の技術】
図６に従来のパワーオンリセット回路を示す。
従来のパワーオンリセット回路は、直列に接続される抵抗Ｒ１１及びコンデンサＣ１１からなる充電回路３１と、充電回路３１のコンデンサＣ１１と抵抗Ｒ１１との間の信号をそれぞれゲートに入力するＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１からなり、リセット信号を発生するＣ−ＭＯＳインバータ３２とから構成されている。
【０００３】
図６のパワーオンリセット回路において、電源Ｖccが投入されると、コンデンサＣ１１への充電が開始されるが、電源Ｖcc投入直後は、コンデンサＣ１１の充電電圧が低く、充電回路３１の出力点は、“Ｌ”（ロー）レベルであるため、Ｃ−ＭＯＳインバータ３２のＰＭＯＳトランジスタＰ１１がオン、ＮＭＯＳトランジスタＮ１１がオフとなり、Ｃ−ＭＯＳインバータ３２の出力信号は“Ｈ”（ハイ）レベルとなる。この“Ｈ”レベルがリセット信号となる。
【０００４】
尚、実際に出力信号が発生するのは、電源ＶccがＰＭＯＳトランジスタＰ１１のしきい値を越えた後である。
そして、電源Ｖccの立ち上がりに対応してコンデンサＣ１１の充電電圧が増加して、この充電電圧が電源Ｖccの２分の１を越えた時にＣ−ＭＯＳインバータ３２の入力信号が“Ｈ”レベルとなり、ＰＭＯＳインバータＰ１１がオフ状態、ＮＭＯＳトランジスタＮ１１がオン状態となり、Ｃ−ＭＯＳインバータ３２からの出力信号が“Ｌ”レベルに反転し、電源遮断時まで継続して“Ｌ”レベルを出力する。
【０００５】
以上説明したパワーオンリセット回路では、電源Ｖccの立ち上がりが遅くなると、その分抵抗Ｒ１１とコンデンサＣ１１の値を大きくすることが必要となり、これら各素子が大型化することになるため、本回路を半導体装置に内蔵することが困難となる。
そこで、図７に示すような充電を開始する電源電圧を設定する機能を有する回路が考えられる。
【０００６】
図７に示すパワ−オンリセット回路は、２段のＮＭＯＳトランジスタＮ１２，Ｎ１３とこれらＮＭＯＳトランジスタに直列に接続されるコンデンサＣ１２からなる充電回路４１と、充電回路４１のコンデンサＣ１２とＮＭＯＳトランジスタＮ１３との間の信号をそれぞれゲートに入力するＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１からなり、リセット信号を発生するＣＭＯＳインバータ４２、及び低いしきい値で且つ高抵抗のＮＭＯＳトランジスタＮ１４からなる放電回路４３とから構成されている。
【０００７】
本回路によれば、コンデンサＣ１２への充電が終了した後、電源Ｖccを遮断すると、低いしきい値電圧を有する放電回路４３がやや遅れてオフ状態となるため、コンデンサＣ１２に充電された電荷は、この間に放電回路４３によって放電される。
従って、再度電源Ｖccを立ち上げた時のコンデンサＣ１２の電荷は低く抑えられることになり、誤動作を防止できる。
【０００８】
また、２段のＮＭＯＳトランジスタＮ１２，Ｎ１３を有する充電回路４１は、高いしきい値電圧（２Ｖth）を有しており、電源Ｖccが十分立ち上がるまではオンしないため、コンデンサＣ１２への充電開始は、確実にリセット信号が発生されるまで遅らされる。
【０００９】
【発明が解決しようとする課題】
図６に示す従来のパワーオンリセット回路は、上述したように、電源Ｖccの立ち上がりが遅い場合に、安定した動作が妨げられる可能性があるため、これを回避するには、充電回路３１における抵抗Ｒ１１とコンデンサＣ１１による時定数を大きくする等の対応策が必要となる。この場合、高抵抗及び大容量の各素子を必要とするため、半導体装置への内蔵が困難となり大型化することになる。
【００１０】
また、図７に示すパワーオンリセット回路は、コンデンサＣ１２への充電が完了した時のコンデンサＣ１２に蓄積される電位が電源Ｖccの電圧よりも、２段のＮＭＯＳトランジスタＮ１２，Ｎ１３のしきい値の和（２Ｖth）の分だけ低くなるため、ＰＭＯＳトランジスタＰ１１のゲート−ソース間に動作に必要な電位差が生じて、ＰＭＯＳトランジスタＰ１１がオンになる事態が発生する。
【００１１】
このため、電源ＶccよりＣ−ＭＯＳインバータ４２のＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１に貫通電流が流れる。
更に、本回路の場合、放電回路４３を構成するＮＭＯＳトランジスタＮ１４にも定常的に電流が流れるため、電源電流が増加して消費電力の増大を招いてしまう。
【００１２】
本発明は、上記課題を解決して、電源の立ち上がりの緩急に関係なく、安定した動作を行えると共に、低消費電力の回路を実現することを目的としている。
【００１３】
【課題を解決するための手段】
上記課題を解決するための本発明は、電源投入時にリセット信号を発生させることで、回路の初期設定を行うパワーオンリセット回路において、抵抗及びコンデンサとからなる充電回路と、該充電回路におけるコンデンサの充電電圧が所定値を越えるまでの間、リセット信号を発生するＣ−ＭＯＳインバータと、
前記充電回路と電源との間に位置して、該充電回路への電源供給を制御するスイッチと、該スイッチを動作させる電圧を設定する動作電圧設定回路と、
電源の遮断後に前記充電回路の放電を行う放電回路と、充電完了後に前記スイッチをオン状態に維持するクランプ回路とを備え、前記動作電圧回路は、
ゲート及びドレインが接地され、ソースが前記スイッチに接続される第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインと接地との間に直列接続されて、電源から該第１ＰＭＯＳトランジスタに流れる定常電流を防止するコンデンサを有することを特徴としている。
【００１４】
上記本発明のパワーオンリセット回路によれば、スイッチ３及びスイッチ３の動作電圧設定回路４の動作により、電源Ｖcc投入後に所定の電圧に立ち上がってから充電回路１への充電が開始されるため、電源Ｖccの立ち上がりの緩急に関係なく、確実にリセット信号を発生させることができる。
また、クランプ回路６がスイッチ３を制御することによって、充電完了後に流れるＣ−ＭＯＳインバータ２の貫通電流を防止することができるため、消費電力を抑えることができる。
【００１５】
【実施の形態】
以下、本発明の実施例を図面を参照しながら詳細に説明する。
図１は、第１の発明のパワーオンリセット回路の原理図であり、抵抗Ｒ１とコンデンサＣ１とからなる充電回路１と、充電回路１の出力信号を入力して動作するＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなるＣ−ＭＯＳインバータ２と、充電回路１と電源Ｖccとの間に位置するＰＭＯＳトランジスタＰ２からなるスイッチ３と、ＰＭＯＳトランジスタＰ３からなりスイッチ３の動作電圧を設定する動作電圧設定回路４と、ＰＭＯＳトランジスタＰ４からなり電源遮断後の放電を行う放電回路５と、２段のＮＭＯＳトランジスタＮ２，Ｎ３からなりＣ−ＭＯＳインバータ２の電源Ｖccからの貫通電流を防止するためにスイッチ３を確実にオン状態にするクランプ回路６とで構成されている。
【００１６】
本回路では、スイッチ３の動作開始によって充電回路１のコンデンサＣ１に電荷が充電されるようになっており、スイッチ３は動作電圧設定回路４におけるＰＭＯＳトランジスタＰ３によって、その動作電圧が決められている。
即ち、電源Ｖccの電圧が、動作電圧設定回路４におけるＰＭＯＳトランジスタＰ３のしきい値電圧Ｖthと、スイッチ３を構成するＰＭＯＳトランジスタＰ２のしきい値電圧Ｖthの和よりも高くなった場合にスイッチ３が動作する。
【００１７】
従って、例えばＰＭＯＳトランジスタＰ３，Ｐ４のしきい値電圧Ｖthがそれぞれ０．６〔Ｖ〕で、コンデンサＣ１の寄生容量が０．４〔Ｖ〕の場合、電源Ｖccの投入後、その電圧が１．６〔Ｖ〕に立ち上がった時点から、充電回路１のコンデンサＣ１への充電が開始される。
尚、一般的には、ＭＯＳトランジスタのしきい値は、０．８〔Ｖ〕程度であるが、０．６〔Ｖ〕付近より少しずつ電流は流れ始めることから、ここでは、しきい値を０．６〔Ｖ〕として説明した。
【００１８】
一方、Ｃ−ＭＯＳインバータ２のしきい値電圧は、例えば電源電圧の２分の１程度であり、その入力部、即ち充電回路１の充電電圧が電源電圧の半分以下の場合は、“Ｌ”レベルでＰＭＯＳトランジスタＰ１がオン、ＮＭＯＳトランジスタＮ１がオフになっているため、Ｃ−ＭＯＳインバータ２の出力信号は“Ｈ”レベルで、これがリセット信号となる。
【００１９】
そして、時間経過に伴い充電電圧が上昇して、この電圧が電源電圧の２分の１以上になった時点で、入力信号が“Ｈ”レベルとなり、ＰＭＯＳトランジスタＰ１がオフ、ＮＭＯＳトランジスタＮ１がオンになるため、Ｃ−ＭＯＳインバータ２の出力信号は“Ｌ”レベルに反転して、電源遮断時まで継続される。
以上のように、Ｃ−ＭＯＳインバータ２の出力信号が“Ｌ”レベルに反転した後、本回路によれば２段のＮＭＯＳトランジスタＮ２，Ｎ３にてなるクランプ回路６がスイッチ３の入力電圧を低く抑えることによって、スイッチ３を確実にオン状態に維持して、充電回路１の出力電圧を電源Ｖccと同レベルに保っている。
【００２０】
従って、ＰＭＯＳトランジスタＰ１がオンすることがないため、電源Ｖccから流れるＣ−ＭＯＳインバータ２の貫通電流を防止することができる。
即ち、電源Ｖccの電圧が高くなると、クランプ回路６における２段のＮＭＯＳトランジスタＮ２，Ｎ３がオンすることにより、スイッチ３の入力点のレベルをＮＭＯＳトランジスタＮ２，Ｎ３のしきい値電圧Ｖthの和の分だけ電源電圧よりも低くする。
【００２１】
スイッチ３のＰＭＯＳトランジスタＰ２は、そのゲート電圧が電源電圧よりもしきい値電圧Ｖth分だけ低い場合に動作するため、前述した如く２段のＮＭＯＳトランジスタＮ２，Ｎ３により、ＰＭＯＳトランジスタＰ２のゲートのレベルを十分低くして、確実にオン状態としている。
このため、スイッチ３と充電回路１との間のレベルが電源電圧と同レベルとなり、充電完了時の充電回路１の出力点のレベルも同等になる。そのため、充電回路１の出力、即ちＣ−ＭＯＳインバータ２の入力が“Ｈ”レベルの時、Ｃ−ＭＯＳインバータ２のＰＭＯＳトランジスタＰ１がオンすることはなく、貫通電流が生じることがない。
【００２２】
最後に、電源Ｖccの遮断を行った場合、放電回路５が動作して、充電回路１におけるコンデンサＣ１に充電された電荷を放電する。このことによって、充電回路１の出力点の電圧レベルが十分に下がるため、再度電源Ｖccを投入した際の誤動作を防止することが可能となっている。
以上のように、本発明によれば、電源の立ち上がりの緩急に関係なく、確実にリセット信号を発生させることができると共に、充電後における貫通電流の防止も実現することができる。
【００２３】
次に本発明の実施例を説明する。
図２は、本発明の１実施例を説明するための回路図であり、充電回路１１、Ｃ−ＭＯＳインバータ１２、スイッチ１３、動作電圧設定回路１４、放電回路１５、１７、及びクランプ回路１６とから構成されている。
本実施例における充電回路１１、Ｃ−ＭＯＳインバータ１２及びクランプ回路１６は、図１にて説明した回路と同様であるため、その構成の説明は省略する。
【００２４】
スイッチ１３は、電源Ｖccと充電回路１１との間に接続されるＰＭＯＳトランジスタＰ２と、そのゲートに接続される抵抗Ｒ２とから構成されており、このスイッチ１３の動作電圧を制御している動作電圧設定回路１４は、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ３のゲートと接地との間に位置される抵抗Ｒ２、及びＰＭＯＳトランジスタＰ３に直列に接続される抵抗Ｒ４、コンデンサＣ２とから構成されている。
【００２５】
また、放電回路１５は、充電回路１１の入力点と接地点との間に接続されるＰＭＯＳトランジスタＰ４と、そのゲートと電源Ｖccとの間に接続される抵抗Ｒ５とから構成されている。
更に、本実施例においては、クランプ回路１６に蓄積される電荷を放電するために、ＮＭＯＳトランジスタＮ３のゲートと接地点との間に接続されるＰＭＯＳトランジスタＰ５と、ＰＭＯＳトランジスタＰ５のゲートと電源Ｖccとの間に接続される抵抗Ｒ６とからなる放電回路１７を備えている。
【００２６】
本回路の動作を図３の電圧グラフを参照しながら説明する。
図３は、図２の回路における電源Ｖcc及び主要点の電圧レベルを時間経過に従って示したグラフであり、実線で電源Ｖcc、破線で充電回路１１の出力点Ａ、一点鎖線でＣ−ＭＯＳインバータ１２の出力点Ｂ、及び二線鎖線でスイッチ１３の入力点Ｃの変化を示している。
【００２７】
本実施例の回路において、まず電源Ｖccを投入すると、図３に示すように、所定の勾配で電圧が上昇していく。本実施例では２．５〔Ｖ〕の電源を使用しており、２．５〔Ｖ〕になった後は安定した状態となる。
充電回路１１への電源Ｖccの供給は、前述した図１の回路と同様に、スイッチ１３、更にスイッチ１３の動作電圧を設定する動作電圧設定回路１４によって制御されており、電源Ｖccの電圧がＰＭＯＳトランジスタＰ２，Ｐ３のしきい値電圧Ｖthの和に寄生容量を加えた値、例えば１．６〔Ｖ〕になった時点で開始される。
【００２８】
従って、図３に示すように充電回路１１の出力点Ａの電圧レベルは、電源Ｖccが１．６〔Ｖ〕になった後、抵抗Ｒ１とコンデンサＣ１の時定数に応じて上昇していき、後で説明するが、クランプ回路１６及びスイッチ１３の動作によって所定時間後に電源Ｖccと同レベルになって安定する。
一方、Ｃ−ＭＯＳインバータ１２は、その入力信号が“Ｌ”レベルの時、ＰＭＯＳトランジスタＰ１がオン、ＮＭＯＳトランジスタＮ１がオフになるが、ＰＭＯＳトランジスタＰ１は、そのゲート電圧に対してソース電圧がしきい値Ｖthだけ高くなった場合に動作するため、ゲート電圧となる充電回路１１に対してソース電圧となる電源Ｖccの電圧が例えば０．８〔Ｖ〕高くなったところで出力電圧を発生する。
【００２９】
即ち、図３に示すように、充電回路１１の出力電圧Ａは、当初０．４〔Ｖ〕であるため、これよりも電源Ｖccがしきい値電圧Ｖthの分だけ高い１．２〔Ｖ〕になった時点で、Ｃ−ＭＯＳインバータ１２の出力点Ｂの電圧が上昇し始める。
このＣ−ＭＯＳインバータ１２の出力電圧Ｂは、図３に示すように上昇を続け所定時間後に電源Ｖccと同レベルになり、これが“Ｈ”レベル、即ち本回路のリセット信号の出力となる。
【００３０】
その後、Ｃ−ＭＯＳインバータ１２の出力電圧Ｂは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のオンオフが反転するまで電源Ｖccと共に上昇を続けた後下降する。
Ｃ−ＭＯＳインバータ１２の出力信号は、その入力信号が“Ｌ”レベルから“Ｈ”レベルになったところで反転するが、電源Ｖccの２分の１を越えた時に“Ｈ”レベルとなる。
【００３１】
本実施例の場合、図３に示すように、電源Ｖccが２．０〔Ｖ〕の時に、充電回路１１の出力電圧Ａが１．０〔Ｖ〕を越えており、この時点でＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のオンオフが切り替わり、Ｃ−ＭＯＳインバータ１２の出力電圧Ｂが下降を始め、所定時間後に０〔Ｖ〕になる。
また、２段のＮＭＯＳトランジスタＮ２，Ｎ３とによって構成されるクランプ回路１６は、スイッチ１３の入力点Ｃのレベルを両トランジスタＮ１，Ｎ２のしきい値電圧Ｖthの和、例えば１．６〔Ｖ〕だけ電源Ｖccより低く抑える働きを有しており、充電回路１２への充電が完了した後、スイッチ１３の入力点Ｃの電圧レベルを十分に低い値、即ち０．９〔Ｖ〕になるようクランプしている。
【００３２】
従って、スイッチ１３を構成するＰＭＯＳトランジスタＰ２は、確実にオン状態を維持することになり、図３に示すように、充電回路１１の出力点Ａのレベルを電源Ｖccのレベルと同等に維持する。
そのため、Ｃ−ＭＯＳインバータ１２のＰＭＯＳトランジスタＰ１のゲート−ソース間の電位差がなく、これがオン状態になることはないため、Ｃ−ＭＯＳインバータ１２の電源Ｖccからの貫通電流を確実に防止することができる。
【００３３】
また、電源Ｖccの遮断を行った場合、放電回路１５、１７が動作することにより、充電回路１１におけるコンデンサＣ１に充電された電荷、及びクランプ回路１６のＮＭＯＳトランジスタＮ３のゲートに蓄積された電荷をそれぞれ放電することができる。
このことによって、再度電源Ｖccを投入した際に各点の電圧レベルが十分低くなっているため、誤動作を防止することが可能となっている。
【００３４】
尚、図３からも明らかなように、充電回路１１の出力点Ａのレベル及びスイッチ１３の入力点Ｃのレベルは、放電回路１５、１７におけるＰＭＯＳトランジスタＰ４、Ｐ５に所定の動作電圧が必要なことから一定の電位が残るが、正確な動作を行うための電位まで十分に放電されているため、何ら問題はない。
また、動作電圧設定回路１４には、ＰＭＯＳトランジスタＰ３のドレインと接地点との間に抵抗Ｒ４及びコンデンサＣ２とが直列接続されているが、これはクランプ回路１６の出力点ＣからＰＭＯＳトランジスタＰ３を抜ける定常電流を防止するために備えたものである。
【００３５】
以上説明したとおり、本実施例のパワーオンリセット回路によれば、充電回路１１の抵抗Ｒ１及びコンデンサＣ１の値を大きくしなくとも、充電回路１１の充電が開始される前にＣ−ＭＯＳインバータ１２が動作するため、この動作開始時に確実に“Ｈ”レベル（リセット信号）を出力することができる。
そのため、抵抗Ｒ１及びコンデンサＣ１に小型のものを使用することが可能になるため、本回路の半導体装置への内蔵が実現する。
【００３６】
また、電源Ｖccから流れるＣ−ＭＯＳインバータ１２の貫通電流も確実に防止できるため、消費電力を抑制でき、携帯電話等の低消費電力化が要求される用途に好適である。
本実施例では、動作電圧設定回路１４のＰＭＯＳトランジスタＰ３及びスイッチ１３のＰＭＯＳトランジスタＰ２にて充電回路１１の充電開始電圧を制御しているが、動作電圧設定回路１４に例えばＮＭＯＳトランジスタを追加することにより、充電開始電圧をそのしきい値電圧Ｖthの分、更に高めることができる。
【００３７】
この場合、ＮＭＯＳトランジスタは、ドレインとゲートをクランプ回路１６の出力点Ｃに、ソースをＰＭＯＳトランジスタＰ３のソースに接続する。
また、スイッチ１３や動作電圧設定回路１４、及び放電回路１５，１７を構成するＰＭＯＳトランジスタＰ２〜Ｐ５は、ＰＮＰ型のパイポーラトランジスタに置き換えることも可能であり、同様な作用が期待できる。
【００３８】
更に、クランプ回路１６では２段のＮＭＯＳトランジスタＮ２，Ｎ３を使用しているが、２段のＰＭＯＳトランジスタを使用しても同様な効果を得られる。
この場合、１段目のＰＭＯＳトランジスタのソースを電源Ｖccに接続して、ゲートとドレインを短絡させ２段目のＰＭＯＳトランジスタのソースに接続すると共に、ゲートは放電回路１７のＰＭＯＳトランジスタＰ５のソースに接続し、２段目のＰＭＯＳトランジスタのゲートとドレインを短絡して、これをスイッチ１３及び電圧設定回路１４に接続して構成する。
【００３９】
図４は、比較的電圧の高い電源Ｖccを用いる場合に好適な第２の発明の実施例を説明するための回路図である。
本実施例のパワーオンリセット回路は、充電回路２１と、充電回路２１の出力信号を反転するＣ−ＭＯＳインバータ２２と、Ｃ−ＭＯＳインバータ２２の出力信号の電圧レベルを変換するレべルシフト回路２４と、充電回路２１に蓄積された電荷を、電源Ｖccの遮断後に、放電させるための放電回路２５とから構成されている。
【００４０】
また、特に図示していないが、論理整合をとるため、或いはバッファとして、更にＣ−ＭＯＳインバータやスルー回路を設けることがある。
充電回路２１は、電源Ｖcc側に接続される２段のＮＭＯＳトランジスタＮ７，Ｎ８と、抵抗Ｒ６及びコンデンサＣ３の直列回路により構成され、電源Ｖccが、その投入後に所定の電圧に達した時点で、コンデンサＣ３での充電が開始されるものである。
【００４１】
Ｃ−ＭＯＳインバータ２２は、ＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ６から構成され、ＰＭＯＳトランジスタＰ８のソース電極が、充電回路２１のＮＭＯＳトランジスタＮ６と抵抗Ｒ６との間に接続されることで、高電位電源を低くしている。
レベルシフト回路２４は、Ｃ−ＭＯＳインバータ２２の出力信号が入力されるＮＭＯＳトランジスタＮ５及び充電回路２１の出力信号が入力されるＮＭＯＳトランジスタＮ４、ＮＭＯＳトランジスタＮ５と電源Ｖccとの間に接続されるＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ４と電源Ｖccとの間に接続されるＰＭＯＳトランジスタＰ６とからなり、ＰＭＯＳトランジスタＰ７のゲート電極がＰＭＯＳトランジスタＰ６のドレイン電極に、ＰＭＯＳトランジスタＰ６のゲート電極がＰＭＯＳトランジスタＰ７のドレイン電極にそれぞれ接続され、ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ４との間の点を出力信号としている。
【００４２】
また、放電回路２５は、ソース電極が充電回路２１の出力点に接続されるＰＭＯＳトランジスタＰ９と、ＰＭＯＳトランジスタＰ９のゲート電極と電源Ｖccとの間に接続される抵抗Ｒ７とから構成されている。
以上のような構成のパワーオンリセット回路の動作を図５の電圧グラフを参照しながら説明する。
【００４３】
図５は、図４の回路における電源Ｖcc及び主要点の電圧レベルを時間経過に従って示したグラフであり、太実線で電源Ｖcc、破線で充電回路２１の出力点Ａ、実線で充電回路２１のＮＭＯＳトランジスタＮ８と抵抗Ｒ６の間のレベルＢ，点線でＣ−ＭＯＳインバータ２２の出力点Ｃ，一点鎖線でレベルシフト回路２４、即ち本パワーオンリセット回路の出力点Ｄの変化を示している。
【００４４】
尚、図５において、実際には各点の電圧レベルに重なる部分が存在するが、理解を容易にするために、僅かにずらして示している。
本実施例の回路において、まず電源Ｖccを投入すると、図５に示すように、所定の勾配で電圧が上昇していく。本実施例では５．０〔Ｖ〕の電源を使用しており、５．０〔Ｖ〕になった後は安定した状態となる。
【００４５】
充電回路２１への電源Ｖccの供給開始は、２段のＮＭＯＳトランジスタＮ７，Ｎ８により規定されており、これらのしきい値電圧Ｖthの和、例えば１．２［Ｖ］にコンデンサＣ３の寄生容量、例えば０．４［Ｖ］を加えた電圧に電源Ｖccが上昇した時点で開始される。
従って、図５に示すように充電回路２１の出力点Ａの電圧レベルは、電源Ｖccが１．６〔Ｖ〕になった後、抵抗Ｒ６とコンデンサＣ３の時定数に応じて上昇していき、電源Ｖccの電圧レベルに対して、１．２［Ｖ］低い値で安定する。
【００４６】
また、次段のＣ−ＭＯＳインバータ２２の高電位電源となるＮＭＯＳトランジスタＮ８と抵抗Ｒ６の間Ｂのレベルは、出力点Ａと同様、１．６［Ｖ］付近から電源Ｖccの電圧上昇に比例して上昇を始め、電源Ｖccの電圧レベルに対して、１．２［Ｖ］低い値で安定する。
次に、Ｃ−ＭＯＳインバータ２２は、充電回路２１から信号が出力された時点（当初“Ｌ”レベル）では、ＰＭＯＳトランジスタＰ８がオン、ＮＭＯＳトランジスタＮ６がオフになるため、出力点Ｃは、“Ｈ”レベル、即ち高電位電源となるＢ点と同じ電圧に急上昇する。
【００４７】
その後、Ｃ−ＭＯＳインバータ２２を構成するＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ６のオンオフ状態が反転するまでＢ点レベルと共に上昇を続けた後下降する。
Ｃ−ＭＯＳインバータ２２の出力信号は、その入力信号が“Ｌ”レベルから“Ｈ”レベルになったところで反転するが、Ｂ点の電圧の２分の１を越えた時に“Ｈ”レベルとなる。
【００４８】
本実施例の場合、図５に示すように、Ｂ点の電圧が３．８〔Ｖ〕の時に、充電回路２１の出力電圧Ａが１．９〔Ｖ〕を越えており、この時点でＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ６のオンオフが切り替わり、Ｃ−ＭＯＳインバータ２２の出力電圧Ｃが下降を始め、所定時間後に０〔Ｖ〕になる。
最後に、レベルシフト回路２４は、接地電位から３．８［Ｖ］までの振幅であるＣ−ＭＯＳインバータ２２の出力Ｃのレベルを電源電圧Ｖccまでの振幅にレベルシフトするもので、動作は次の通りである。
【００４９】
まず、充電回路２１における充電の開始前、即ち電源Ｖccが１．６［Ｖ］付近までは、出力点Ｃと同様、レベルシフト回路２４の出力点Ｄは、０［Ｖ］で、電源Ｖccが１．６［Ｖ］を越えたところから電圧の上昇が始まり、電源Ｖccのレベルまで急峻に立ち上がる。
その後、電源Ｖccに対応して上昇を続け、Ｃ−ＭＯＳインバータ２２の出力点Ｃの信号が反転すると同時に下降する。
【００５０】
即ち、レベルシフト回路２４の出力点Ｄの電圧上昇開始直後は、レベルシフト回路２４のＮＭＯＳトランジスタＮ５のゲート電極へ入力される信号は“Ｈ”レベルでオン状態、ＮＭＯＳトランジスタＮ４のゲート電極に入力される信号は“Ｌ”レベルでオフ状態となっている。
従って、ＰＭＯＳトランジスタＰ６のゲート電極の電位は、０［Ｖ］となり、ＰＭＯＳトランジスタＰ６は、オン状態になって出力信号Ｄは“Ｈ”レベルとなる。この信号Ｄの“Ｈ”レベル出力が図５に示すようにリセット信号となる。
【００５１】
この時、ＰＭＯＳトランジスタＰ７のゲート電極には“Ｈ”レベルが入力され、ＰＭＯＳトランジスタＰ７はオフ状態になっている。
この状態は、Ｃ−ＭＯＳインバータ２２へ入力される信号Ａの論理が反転するまで継続する。
即ち、充電電圧の増加に伴い、信号Ａが“Ｌ”レベルから“Ｈ”レベルに変わると、その出力信号Ｃは、“Ｈ”レベルから“Ｌ”レベルに変わって、レベルシフト回路２４のＮＭＯＳトランジスタＮ５はオフ、ＮＭＯＳトランジスタＮ４はオン状態となり、出力信号Ｄは“Ｌ”レベルとなり、リセット信号の出力は、解除される。
【００５２】
因みにこの時、ＰＭＯＳトランジスタＰ７のゲート電極への入力信号は、“Ｌ”レベルで、オン、ＰＭＯＳトランジスタＰ６のゲート電極への入力信号は、“Ｈ”レベルで、オフ状態になっている。
最後に、電源Ｖccの遮断を行った場合、放電回路２５が動作して、充電回路２１におけるコンデンサＣ３に充電された電荷を放電する。このことによって、充電回路２１の出力点の電圧レベルが十分に下がるため、再度電源Ｖccを投入した際の誤動作を防止することが可能となっている。
【００５３】
本実施例によれば、充電回路２１の出力信号によって、制御されるＣ−ＭＯＳインバータ２２のＰＭＯＳトランジスタＰ８のソース電極がＢ点に接続されて、高電位電源のレベルを落としているため、充電完了後において、ＰＭＯＳトランジスタＰ８がオンすることによる貫通電流の発生を防止することができる。
つまり、充電回路２１のコンデンサＣ３への充電が完了した時、Ｃ−ＭＯＳインバータ２２に入力される信号Ａと、その高電位電源Ｂの電位は、同じとなっており、ＰＭＯＳトランジスタＰ８のゲート電極とソース電極との間に電位差を生じることはないため、ＰＭＯＳトランジスタＰ８がオンすることはない。
【００５４】
しかしながら、Ｃ−ＭＯＳインバータ２２の出力信号Ｃは、高電位電源が低いことから電圧振幅が小さくなる。そのため、例えば次段に更にインバータを有するような回路の場合、インバータへ入力される“Ｈ”レベルの電圧が低くなり、インバータを構成するトランジスタの誤動作により不要な電流が流れることが発生する。
【００５５】
以上のような電圧振幅が低いことによる誤動作の発生を防止するために、電圧の振幅を大きくするレベルシフト回路２４を備えている。
【００５６】
【発明の効果】
以上説明した本発明のパワーオンリセット回路によれば、電源電圧が所定の値に立ち上がった後、充電回路への充電が開始されるため、電源Ｖccの立ち上がりの緩急に関係なく、確実にリセット信号を発生させることができる。そのため、充電回路を構成する抵抗及びコンデンサの値を特に大きくする必要がなく、半導体装置への内蔵が可能になる。
【００５７】
また、クランプ回路がスイッチを制御することによって、充電完了後に電源から流れるＣ−ＭＯＳインバータの貫通電流を防止することができるため、消費電力を抑えることができる。
【図面の簡単な説明】
【図１】第１の発明の原理を説明するための回路図である。
【図２】第１の発明の実施例を説明するための回路図である。
【図３】第１の発明の実施例における電圧レベルの変化を示すグラフである。
【図４】第２の発明の実施例を説明するための回路図である。
【図５】第２の発明の実施例における電圧レベルの変化を示すグラフである。
【図６】従来のパワーオンリセット回路（１）を説明するための図である。
【図７】従来のパワーオンリセット回路（２）を説明するための図である。
【発明の属する技術分野】
本発明は、リセット付きラッチ回路等を備える半導体装置に係り、特にラッチの初期値を設定するために電源投入時にリセット信号を発生するパワーオンリセット回路に関する。
パワーオンリセット回路は、電源投入後における電源電圧の立ち上がりの緩急に依存することのない安定したリセット信号の発生を行うことにより、コンデンサ等を小型化して半導体装置への内蔵を可能にすること、また電源電流を抑えることによる低消費電力化を実現することが望まれている。
【０００２】
【従来の技術】
図６に従来のパワーオンリセット回路を示す。
従来のパワーオンリセット回路は、直列に接続される抵抗Ｒ１１及びコンデンサＣ１１からなる充電回路３１と、充電回路３１のコンデンサＣ１１と抵抗Ｒ１１との間の信号をそれぞれゲートに入力するＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１からなり、リセット信号を発生するＣ−ＭＯＳインバータ３２とから構成されている。
【０００３】
図６のパワーオンリセット回路において、電源Ｖccが投入されると、コンデンサＣ１１への充電が開始されるが、電源Ｖcc投入直後は、コンデンサＣ１１の充電電圧が低く、充電回路３１の出力点は、“Ｌ”（ロー）レベルであるため、Ｃ−ＭＯＳインバータ３２のＰＭＯＳトランジスタＰ１１がオン、ＮＭＯＳトランジスタＮ１１がオフとなり、Ｃ−ＭＯＳインバータ３２の出力信号は“Ｈ”（ハイ）レベルとなる。この“Ｈ”レベルがリセット信号となる。
【０００４】
尚、実際に出力信号が発生するのは、電源ＶccがＰＭＯＳトランジスタＰ１１のしきい値を越えた後である。
そして、電源Ｖccの立ち上がりに対応してコンデンサＣ１１の充電電圧が増加して、この充電電圧が電源Ｖccの２分の１を越えた時にＣ−ＭＯＳインバータ３２の入力信号が“Ｈ”レベルとなり、ＰＭＯＳインバータＰ１１がオフ状態、ＮＭＯＳトランジスタＮ１１がオン状態となり、Ｃ−ＭＯＳインバータ３２からの出力信号が“Ｌ”レベルに反転し、電源遮断時まで継続して“Ｌ”レベルを出力する。
【０００５】
以上説明したパワーオンリセット回路では、電源Ｖccの立ち上がりが遅くなると、その分抵抗Ｒ１１とコンデンサＣ１１の値を大きくすることが必要となり、これら各素子が大型化することになるため、本回路を半導体装置に内蔵することが困難となる。
そこで、図７に示すような充電を開始する電源電圧を設定する機能を有する回路が考えられる。
【０００６】
図７に示すパワ−オンリセット回路は、２段のＮＭＯＳトランジスタＮ１２，Ｎ１３とこれらＮＭＯＳトランジスタに直列に接続されるコンデンサＣ１２からなる充電回路４１と、充電回路４１のコンデンサＣ１２とＮＭＯＳトランジスタＮ１３との間の信号をそれぞれゲートに入力するＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１からなり、リセット信号を発生するＣＭＯＳインバータ４２、及び低いしきい値で且つ高抵抗のＮＭＯＳトランジスタＮ１４からなる放電回路４３とから構成されている。
【０００７】
本回路によれば、コンデンサＣ１２への充電が終了した後、電源Ｖccを遮断すると、低いしきい値電圧を有する放電回路４３がやや遅れてオフ状態となるため、コンデンサＣ１２に充電された電荷は、この間に放電回路４３によって放電される。
従って、再度電源Ｖccを立ち上げた時のコンデンサＣ１２の電荷は低く抑えられることになり、誤動作を防止できる。
【０００８】
また、２段のＮＭＯＳトランジスタＮ１２，Ｎ１３を有する充電回路４１は、高いしきい値電圧（２Ｖth）を有しており、電源Ｖccが十分立ち上がるまではオンしないため、コンデンサＣ１２への充電開始は、確実にリセット信号が発生されるまで遅らされる。
【０００９】
【発明が解決しようとする課題】
図６に示す従来のパワーオンリセット回路は、上述したように、電源Ｖccの立ち上がりが遅い場合に、安定した動作が妨げられる可能性があるため、これを回避するには、充電回路３１における抵抗Ｒ１１とコンデンサＣ１１による時定数を大きくする等の対応策が必要となる。この場合、高抵抗及び大容量の各素子を必要とするため、半導体装置への内蔵が困難となり大型化することになる。
【００１０】
また、図７に示すパワーオンリセット回路は、コンデンサＣ１２への充電が完了した時のコンデンサＣ１２に蓄積される電位が電源Ｖccの電圧よりも、２段のＮＭＯＳトランジスタＮ１２，Ｎ１３のしきい値の和（２Ｖth）の分だけ低くなるため、ＰＭＯＳトランジスタＰ１１のゲート−ソース間に動作に必要な電位差が生じて、ＰＭＯＳトランジスタＰ１１がオンになる事態が発生する。
【００１１】
このため、電源ＶccよりＣ−ＭＯＳインバータ４２のＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１に貫通電流が流れる。
更に、本回路の場合、放電回路４３を構成するＮＭＯＳトランジスタＮ１４にも定常的に電流が流れるため、電源電流が増加して消費電力の増大を招いてしまう。
【００１２】
本発明は、上記課題を解決して、電源の立ち上がりの緩急に関係なく、安定した動作を行えると共に、低消費電力の回路を実現することを目的としている。
【００１３】
【課題を解決するための手段】
上記課題を解決するための本発明は、電源投入時にリセット信号を発生させることで、回路の初期設定を行うパワーオンリセット回路において、抵抗及びコンデンサとからなる充電回路と、該充電回路におけるコンデンサの充電電圧が所定値を越えるまでの間、リセット信号を発生するＣ−ＭＯＳインバータと、
前記充電回路と電源との間に位置して、該充電回路への電源供給を制御するスイッチと、該スイッチを動作させる電圧を設定する動作電圧設定回路と、
電源の遮断後に前記充電回路の放電を行う放電回路と、充電完了後に前記スイッチをオン状態に維持するクランプ回路とを備え、前記動作電圧回路は、
ゲート及びドレインが接地され、ソースが前記スイッチに接続される第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインと接地との間に直列接続されて、電源から該第１ＰＭＯＳトランジスタに流れる定常電流を防止するコンデンサを有することを特徴としている。
【００１４】
上記本発明のパワーオンリセット回路によれば、スイッチ３及びスイッチ３の動作電圧設定回路４の動作により、電源Ｖcc投入後に所定の電圧に立ち上がってから充電回路１への充電が開始されるため、電源Ｖccの立ち上がりの緩急に関係なく、確実にリセット信号を発生させることができる。
また、クランプ回路６がスイッチ３を制御することによって、充電完了後に流れるＣ−ＭＯＳインバータ２の貫通電流を防止することができるため、消費電力を抑えることができる。
【００１５】
【実施の形態】
以下、本発明の実施例を図面を参照しながら詳細に説明する。
図１は、第１の発明のパワーオンリセット回路の原理図であり、抵抗Ｒ１とコンデンサＣ１とからなる充電回路１と、充電回路１の出力信号を入力して動作するＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなるＣ−ＭＯＳインバータ２と、充電回路１と電源Ｖccとの間に位置するＰＭＯＳトランジスタＰ２からなるスイッチ３と、ＰＭＯＳトランジスタＰ３からなりスイッチ３の動作電圧を設定する動作電圧設定回路４と、ＰＭＯＳトランジスタＰ４からなり電源遮断後の放電を行う放電回路５と、２段のＮＭＯＳトランジスタＮ２，Ｎ３からなりＣ−ＭＯＳインバータ２の電源Ｖccからの貫通電流を防止するためにスイッチ３を確実にオン状態にするクランプ回路６とで構成されている。
【００１６】
本回路では、スイッチ３の動作開始によって充電回路１のコンデンサＣ１に電荷が充電されるようになっており、スイッチ３は動作電圧設定回路４におけるＰＭＯＳトランジスタＰ３によって、その動作電圧が決められている。
即ち、電源Ｖccの電圧が、動作電圧設定回路４におけるＰＭＯＳトランジスタＰ３のしきい値電圧Ｖthと、スイッチ３を構成するＰＭＯＳトランジスタＰ２のしきい値電圧Ｖthの和よりも高くなった場合にスイッチ３が動作する。
【００１７】
従って、例えばＰＭＯＳトランジスタＰ３，Ｐ４のしきい値電圧Ｖthがそれぞれ０．６〔Ｖ〕で、コンデンサＣ１の寄生容量が０．４〔Ｖ〕の場合、電源Ｖccの投入後、その電圧が１．６〔Ｖ〕に立ち上がった時点から、充電回路１のコンデンサＣ１への充電が開始される。
尚、一般的には、ＭＯＳトランジスタのしきい値は、０．８〔Ｖ〕程度であるが、０．６〔Ｖ〕付近より少しずつ電流は流れ始めることから、ここでは、しきい値を０．６〔Ｖ〕として説明した。
【００１８】
一方、Ｃ−ＭＯＳインバータ２のしきい値電圧は、例えば電源電圧の２分の１程度であり、その入力部、即ち充電回路１の充電電圧が電源電圧の半分以下の場合は、“Ｌ”レベルでＰＭＯＳトランジスタＰ１がオン、ＮＭＯＳトランジスタＮ１がオフになっているため、Ｃ−ＭＯＳインバータ２の出力信号は“Ｈ”レベルで、これがリセット信号となる。
【００１９】
そして、時間経過に伴い充電電圧が上昇して、この電圧が電源電圧の２分の１以上になった時点で、入力信号が“Ｈ”レベルとなり、ＰＭＯＳトランジスタＰ１がオフ、ＮＭＯＳトランジスタＮ１がオンになるため、Ｃ−ＭＯＳインバータ２の出力信号は“Ｌ”レベルに反転して、電源遮断時まで継続される。
以上のように、Ｃ−ＭＯＳインバータ２の出力信号が“Ｌ”レベルに反転した後、本回路によれば２段のＮＭＯＳトランジスタＮ２，Ｎ３にてなるクランプ回路６がスイッチ３の入力電圧を低く抑えることによって、スイッチ３を確実にオン状態に維持して、充電回路１の出力電圧を電源Ｖccと同レベルに保っている。
【００２０】
従って、ＰＭＯＳトランジスタＰ１がオンすることがないため、電源Ｖccから流れるＣ−ＭＯＳインバータ２の貫通電流を防止することができる。
即ち、電源Ｖccの電圧が高くなると、クランプ回路６における２段のＮＭＯＳトランジスタＮ２，Ｎ３がオンすることにより、スイッチ３の入力点のレベルをＮＭＯＳトランジスタＮ２，Ｎ３のしきい値電圧Ｖthの和の分だけ電源電圧よりも低くする。
【００２１】
スイッチ３のＰＭＯＳトランジスタＰ２は、そのゲート電圧が電源電圧よりもしきい値電圧Ｖth分だけ低い場合に動作するため、前述した如く２段のＮＭＯＳトランジスタＮ２，Ｎ３により、ＰＭＯＳトランジスタＰ２のゲートのレベルを十分低くして、確実にオン状態としている。
このため、スイッチ３と充電回路１との間のレベルが電源電圧と同レベルとなり、充電完了時の充電回路１の出力点のレベルも同等になる。そのため、充電回路１の出力、即ちＣ−ＭＯＳインバータ２の入力が“Ｈ”レベルの時、Ｃ−ＭＯＳインバータ２のＰＭＯＳトランジスタＰ１がオンすることはなく、貫通電流が生じることがない。
【００２２】
最後に、電源Ｖccの遮断を行った場合、放電回路５が動作して、充電回路１におけるコンデンサＣ１に充電された電荷を放電する。このことによって、充電回路１の出力点の電圧レベルが十分に下がるため、再度電源Ｖccを投入した際の誤動作を防止することが可能となっている。
以上のように、本発明によれば、電源の立ち上がりの緩急に関係なく、確実にリセット信号を発生させることができると共に、充電後における貫通電流の防止も実現することができる。
【００２３】
次に本発明の実施例を説明する。
図２は、本発明の１実施例を説明するための回路図であり、充電回路１１、Ｃ−ＭＯＳインバータ１２、スイッチ１３、動作電圧設定回路１４、放電回路１５、１７、及びクランプ回路１６とから構成されている。
本実施例における充電回路１１、Ｃ−ＭＯＳインバータ１２及びクランプ回路１６は、図１にて説明した回路と同様であるため、その構成の説明は省略する。
【００２４】
スイッチ１３は、電源Ｖccと充電回路１１との間に接続されるＰＭＯＳトランジスタＰ２と、そのゲートに接続される抵抗Ｒ２とから構成されており、このスイッチ１３の動作電圧を制御している動作電圧設定回路１４は、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ３のゲートと接地との間に位置される抵抗Ｒ２、及びＰＭＯＳトランジスタＰ３に直列に接続される抵抗Ｒ４、コンデンサＣ２とから構成されている。
【００２５】
また、放電回路１５は、充電回路１１の入力点と接地点との間に接続されるＰＭＯＳトランジスタＰ４と、そのゲートと電源Ｖccとの間に接続される抵抗Ｒ５とから構成されている。
更に、本実施例においては、クランプ回路１６に蓄積される電荷を放電するために、ＮＭＯＳトランジスタＮ３のゲートと接地点との間に接続されるＰＭＯＳトランジスタＰ５と、ＰＭＯＳトランジスタＰ５のゲートと電源Ｖccとの間に接続される抵抗Ｒ６とからなる放電回路１７を備えている。
【００２６】
本回路の動作を図３の電圧グラフを参照しながら説明する。
図３は、図２の回路における電源Ｖcc及び主要点の電圧レベルを時間経過に従って示したグラフであり、実線で電源Ｖcc、破線で充電回路１１の出力点Ａ、一点鎖線でＣ−ＭＯＳインバータ１２の出力点Ｂ、及び二線鎖線でスイッチ１３の入力点Ｃの変化を示している。
【００２７】
本実施例の回路において、まず電源Ｖccを投入すると、図３に示すように、所定の勾配で電圧が上昇していく。本実施例では２．５〔Ｖ〕の電源を使用しており、２．５〔Ｖ〕になった後は安定した状態となる。
充電回路１１への電源Ｖccの供給は、前述した図１の回路と同様に、スイッチ１３、更にスイッチ１３の動作電圧を設定する動作電圧設定回路１４によって制御されており、電源Ｖccの電圧がＰＭＯＳトランジスタＰ２，Ｐ３のしきい値電圧Ｖthの和に寄生容量を加えた値、例えば１．６〔Ｖ〕になった時点で開始される。
【００２８】
従って、図３に示すように充電回路１１の出力点Ａの電圧レベルは、電源Ｖccが１．６〔Ｖ〕になった後、抵抗Ｒ１とコンデンサＣ１の時定数に応じて上昇していき、後で説明するが、クランプ回路１６及びスイッチ１３の動作によって所定時間後に電源Ｖccと同レベルになって安定する。
一方、Ｃ−ＭＯＳインバータ１２は、その入力信号が“Ｌ”レベルの時、ＰＭＯＳトランジスタＰ１がオン、ＮＭＯＳトランジスタＮ１がオフになるが、ＰＭＯＳトランジスタＰ１は、そのゲート電圧に対してソース電圧がしきい値Ｖthだけ高くなった場合に動作するため、ゲート電圧となる充電回路１１に対してソース電圧となる電源Ｖccの電圧が例えば０．８〔Ｖ〕高くなったところで出力電圧を発生する。
【００２９】
即ち、図３に示すように、充電回路１１の出力電圧Ａは、当初０．４〔Ｖ〕であるため、これよりも電源Ｖccがしきい値電圧Ｖthの分だけ高い１．２〔Ｖ〕になった時点で、Ｃ−ＭＯＳインバータ１２の出力点Ｂの電圧が上昇し始める。
このＣ−ＭＯＳインバータ１２の出力電圧Ｂは、図３に示すように上昇を続け所定時間後に電源Ｖccと同レベルになり、これが“Ｈ”レベル、即ち本回路のリセット信号の出力となる。
【００３０】
その後、Ｃ−ＭＯＳインバータ１２の出力電圧Ｂは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のオンオフが反転するまで電源Ｖccと共に上昇を続けた後下降する。
Ｃ−ＭＯＳインバータ１２の出力信号は、その入力信号が“Ｌ”レベルから“Ｈ”レベルになったところで反転するが、電源Ｖccの２分の１を越えた時に“Ｈ”レベルとなる。
【００３１】
本実施例の場合、図３に示すように、電源Ｖccが２．０〔Ｖ〕の時に、充電回路１１の出力電圧Ａが１．０〔Ｖ〕を越えており、この時点でＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のオンオフが切り替わり、Ｃ−ＭＯＳインバータ１２の出力電圧Ｂが下降を始め、所定時間後に０〔Ｖ〕になる。
また、２段のＮＭＯＳトランジスタＮ２，Ｎ３とによって構成されるクランプ回路１６は、スイッチ１３の入力点Ｃのレベルを両トランジスタＮ１，Ｎ２のしきい値電圧Ｖthの和、例えば１．６〔Ｖ〕だけ電源Ｖccより低く抑える働きを有しており、充電回路１２への充電が完了した後、スイッチ１３の入力点Ｃの電圧レベルを十分に低い値、即ち０．９〔Ｖ〕になるようクランプしている。
【００３２】
従って、スイッチ１３を構成するＰＭＯＳトランジスタＰ２は、確実にオン状態を維持することになり、図３に示すように、充電回路１１の出力点Ａのレベルを電源Ｖccのレベルと同等に維持する。
そのため、Ｃ−ＭＯＳインバータ１２のＰＭＯＳトランジスタＰ１のゲート−ソース間の電位差がなく、これがオン状態になることはないため、Ｃ−ＭＯＳインバータ１２の電源Ｖccからの貫通電流を確実に防止することができる。
【００３３】
また、電源Ｖccの遮断を行った場合、放電回路１５、１７が動作することにより、充電回路１１におけるコンデンサＣ１に充電された電荷、及びクランプ回路１６のＮＭＯＳトランジスタＮ３のゲートに蓄積された電荷をそれぞれ放電することができる。
このことによって、再度電源Ｖccを投入した際に各点の電圧レベルが十分低くなっているため、誤動作を防止することが可能となっている。
【００３４】
尚、図３からも明らかなように、充電回路１１の出力点Ａのレベル及びスイッチ１３の入力点Ｃのレベルは、放電回路１５、１７におけるＰＭＯＳトランジスタＰ４、Ｐ５に所定の動作電圧が必要なことから一定の電位が残るが、正確な動作を行うための電位まで十分に放電されているため、何ら問題はない。
また、動作電圧設定回路１４には、ＰＭＯＳトランジスタＰ３のドレインと接地点との間に抵抗Ｒ４及びコンデンサＣ２とが直列接続されているが、これはクランプ回路１６の出力点ＣからＰＭＯＳトランジスタＰ３を抜ける定常電流を防止するために備えたものである。
【００３５】
以上説明したとおり、本実施例のパワーオンリセット回路によれば、充電回路１１の抵抗Ｒ１及びコンデンサＣ１の値を大きくしなくとも、充電回路１１の充電が開始される前にＣ−ＭＯＳインバータ１２が動作するため、この動作開始時に確実に“Ｈ”レベル（リセット信号）を出力することができる。
そのため、抵抗Ｒ１及びコンデンサＣ１に小型のものを使用することが可能になるため、本回路の半導体装置への内蔵が実現する。
【００３６】
また、電源Ｖccから流れるＣ−ＭＯＳインバータ１２の貫通電流も確実に防止できるため、消費電力を抑制でき、携帯電話等の低消費電力化が要求される用途に好適である。
本実施例では、動作電圧設定回路１４のＰＭＯＳトランジスタＰ３及びスイッチ１３のＰＭＯＳトランジスタＰ２にて充電回路１１の充電開始電圧を制御しているが、動作電圧設定回路１４に例えばＮＭＯＳトランジスタを追加することにより、充電開始電圧をそのしきい値電圧Ｖthの分、更に高めることができる。
【００３７】
この場合、ＮＭＯＳトランジスタは、ドレインとゲートをクランプ回路１６の出力点Ｃに、ソースをＰＭＯＳトランジスタＰ３のソースに接続する。
また、スイッチ１３や動作電圧設定回路１４、及び放電回路１５，１７を構成するＰＭＯＳトランジスタＰ２〜Ｐ５は、ＰＮＰ型のパイポーラトランジスタに置き換えることも可能であり、同様な作用が期待できる。
【００３８】
更に、クランプ回路１６では２段のＮＭＯＳトランジスタＮ２，Ｎ３を使用しているが、２段のＰＭＯＳトランジスタを使用しても同様な効果を得られる。
この場合、１段目のＰＭＯＳトランジスタのソースを電源Ｖccに接続して、ゲートとドレインを短絡させ２段目のＰＭＯＳトランジスタのソースに接続すると共に、ゲートは放電回路１７のＰＭＯＳトランジスタＰ５のソースに接続し、２段目のＰＭＯＳトランジスタのゲートとドレインを短絡して、これをスイッチ１３及び電圧設定回路１４に接続して構成する。
【００３９】
図４は、比較的電圧の高い電源Ｖccを用いる場合に好適な第２の発明の実施例を説明するための回路図である。
本実施例のパワーオンリセット回路は、充電回路２１と、充電回路２１の出力信号を反転するＣ−ＭＯＳインバータ２２と、Ｃ−ＭＯＳインバータ２２の出力信号の電圧レベルを変換するレべルシフト回路２４と、充電回路２１に蓄積された電荷を、電源Ｖccの遮断後に、放電させるための放電回路２５とから構成されている。
【００４０】
また、特に図示していないが、論理整合をとるため、或いはバッファとして、更にＣ−ＭＯＳインバータやスルー回路を設けることがある。
充電回路２１は、電源Ｖcc側に接続される２段のＮＭＯＳトランジスタＮ７，Ｎ８と、抵抗Ｒ６及びコンデンサＣ３の直列回路により構成され、電源Ｖccが、その投入後に所定の電圧に達した時点で、コンデンサＣ３での充電が開始されるものである。
【００４１】
Ｃ−ＭＯＳインバータ２２は、ＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ６から構成され、ＰＭＯＳトランジスタＰ８のソース電極が、充電回路２１のＮＭＯＳトランジスタＮ６と抵抗Ｒ６との間に接続されることで、高電位電源を低くしている。
レベルシフト回路２４は、Ｃ−ＭＯＳインバータ２２の出力信号が入力されるＮＭＯＳトランジスタＮ５及び充電回路２１の出力信号が入力されるＮＭＯＳトランジスタＮ４、ＮＭＯＳトランジスタＮ５と電源Ｖccとの間に接続されるＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ４と電源Ｖccとの間に接続されるＰＭＯＳトランジスタＰ６とからなり、ＰＭＯＳトランジスタＰ７のゲート電極がＰＭＯＳトランジスタＰ６のドレイン電極に、ＰＭＯＳトランジスタＰ６のゲート電極がＰＭＯＳトランジスタＰ７のドレイン電極にそれぞれ接続され、ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ４との間の点を出力信号としている。
【００４２】
また、放電回路２５は、ソース電極が充電回路２１の出力点に接続されるＰＭＯＳトランジスタＰ９と、ＰＭＯＳトランジスタＰ９のゲート電極と電源Ｖccとの間に接続される抵抗Ｒ７とから構成されている。
以上のような構成のパワーオンリセット回路の動作を図５の電圧グラフを参照しながら説明する。
【００４３】
図５は、図４の回路における電源Ｖcc及び主要点の電圧レベルを時間経過に従って示したグラフであり、太実線で電源Ｖcc、破線で充電回路２１の出力点Ａ、実線で充電回路２１のＮＭＯＳトランジスタＮ８と抵抗Ｒ６の間のレベルＢ，点線でＣ−ＭＯＳインバータ２２の出力点Ｃ，一点鎖線でレベルシフト回路２４、即ち本パワーオンリセット回路の出力点Ｄの変化を示している。
【００４４】
尚、図５において、実際には各点の電圧レベルに重なる部分が存在するが、理解を容易にするために、僅かにずらして示している。
本実施例の回路において、まず電源Ｖccを投入すると、図５に示すように、所定の勾配で電圧が上昇していく。本実施例では５．０〔Ｖ〕の電源を使用しており、５．０〔Ｖ〕になった後は安定した状態となる。
【００４５】
充電回路２１への電源Ｖccの供給開始は、２段のＮＭＯＳトランジスタＮ７，Ｎ８により規定されており、これらのしきい値電圧Ｖthの和、例えば１．２［Ｖ］にコンデンサＣ３の寄生容量、例えば０．４［Ｖ］を加えた電圧に電源Ｖccが上昇した時点で開始される。
従って、図５に示すように充電回路２１の出力点Ａの電圧レベルは、電源Ｖccが１．６〔Ｖ〕になった後、抵抗Ｒ６とコンデンサＣ３の時定数に応じて上昇していき、電源Ｖccの電圧レベルに対して、１．２［Ｖ］低い値で安定する。
【００４６】
また、次段のＣ−ＭＯＳインバータ２２の高電位電源となるＮＭＯＳトランジスタＮ８と抵抗Ｒ６の間Ｂのレベルは、出力点Ａと同様、１．６［Ｖ］付近から電源Ｖccの電圧上昇に比例して上昇を始め、電源Ｖccの電圧レベルに対して、１．２［Ｖ］低い値で安定する。
次に、Ｃ−ＭＯＳインバータ２２は、充電回路２１から信号が出力された時点（当初“Ｌ”レベル）では、ＰＭＯＳトランジスタＰ８がオン、ＮＭＯＳトランジスタＮ６がオフになるため、出力点Ｃは、“Ｈ”レベル、即ち高電位電源となるＢ点と同じ電圧に急上昇する。
【００４７】
その後、Ｃ−ＭＯＳインバータ２２を構成するＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ６のオンオフ状態が反転するまでＢ点レベルと共に上昇を続けた後下降する。
Ｃ−ＭＯＳインバータ２２の出力信号は、その入力信号が“Ｌ”レベルから“Ｈ”レベルになったところで反転するが、Ｂ点の電圧の２分の１を越えた時に“Ｈ”レベルとなる。
【００４８】
本実施例の場合、図５に示すように、Ｂ点の電圧が３．８〔Ｖ〕の時に、充電回路２１の出力電圧Ａが１．９〔Ｖ〕を越えており、この時点でＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ６のオンオフが切り替わり、Ｃ−ＭＯＳインバータ２２の出力電圧Ｃが下降を始め、所定時間後に０〔Ｖ〕になる。
最後に、レベルシフト回路２４は、接地電位から３．８［Ｖ］までの振幅であるＣ−ＭＯＳインバータ２２の出力Ｃのレベルを電源電圧Ｖccまでの振幅にレベルシフトするもので、動作は次の通りである。
【００４９】
まず、充電回路２１における充電の開始前、即ち電源Ｖccが１．６［Ｖ］付近までは、出力点Ｃと同様、レベルシフト回路２４の出力点Ｄは、０［Ｖ］で、電源Ｖccが１．６［Ｖ］を越えたところから電圧の上昇が始まり、電源Ｖccのレベルまで急峻に立ち上がる。
その後、電源Ｖccに対応して上昇を続け、Ｃ−ＭＯＳインバータ２２の出力点Ｃの信号が反転すると同時に下降する。
【００５０】
即ち、レベルシフト回路２４の出力点Ｄの電圧上昇開始直後は、レベルシフト回路２４のＮＭＯＳトランジスタＮ５のゲート電極へ入力される信号は“Ｈ”レベルでオン状態、ＮＭＯＳトランジスタＮ４のゲート電極に入力される信号は“Ｌ”レベルでオフ状態となっている。
従って、ＰＭＯＳトランジスタＰ６のゲート電極の電位は、０［Ｖ］となり、ＰＭＯＳトランジスタＰ６は、オン状態になって出力信号Ｄは“Ｈ”レベルとなる。この信号Ｄの“Ｈ”レベル出力が図５に示すようにリセット信号となる。
【００５１】
この時、ＰＭＯＳトランジスタＰ７のゲート電極には“Ｈ”レベルが入力され、ＰＭＯＳトランジスタＰ７はオフ状態になっている。
この状態は、Ｃ−ＭＯＳインバータ２２へ入力される信号Ａの論理が反転するまで継続する。
即ち、充電電圧の増加に伴い、信号Ａが“Ｌ”レベルから“Ｈ”レベルに変わると、その出力信号Ｃは、“Ｈ”レベルから“Ｌ”レベルに変わって、レベルシフト回路２４のＮＭＯＳトランジスタＮ５はオフ、ＮＭＯＳトランジスタＮ４はオン状態となり、出力信号Ｄは“Ｌ”レベルとなり、リセット信号の出力は、解除される。
【００５２】
因みにこの時、ＰＭＯＳトランジスタＰ７のゲート電極への入力信号は、“Ｌ”レベルで、オン、ＰＭＯＳトランジスタＰ６のゲート電極への入力信号は、“Ｈ”レベルで、オフ状態になっている。
最後に、電源Ｖccの遮断を行った場合、放電回路２５が動作して、充電回路２１におけるコンデンサＣ３に充電された電荷を放電する。このことによって、充電回路２１の出力点の電圧レベルが十分に下がるため、再度電源Ｖccを投入した際の誤動作を防止することが可能となっている。
【００５３】
本実施例によれば、充電回路２１の出力信号によって、制御されるＣ−ＭＯＳインバータ２２のＰＭＯＳトランジスタＰ８のソース電極がＢ点に接続されて、高電位電源のレベルを落としているため、充電完了後において、ＰＭＯＳトランジスタＰ８がオンすることによる貫通電流の発生を防止することができる。
つまり、充電回路２１のコンデンサＣ３への充電が完了した時、Ｃ−ＭＯＳインバータ２２に入力される信号Ａと、その高電位電源Ｂの電位は、同じとなっており、ＰＭＯＳトランジスタＰ８のゲート電極とソース電極との間に電位差を生じることはないため、ＰＭＯＳトランジスタＰ８がオンすることはない。
【００５４】
しかしながら、Ｃ−ＭＯＳインバータ２２の出力信号Ｃは、高電位電源が低いことから電圧振幅が小さくなる。そのため、例えば次段に更にインバータを有するような回路の場合、インバータへ入力される“Ｈ”レベルの電圧が低くなり、インバータを構成するトランジスタの誤動作により不要な電流が流れることが発生する。
【００５５】
以上のような電圧振幅が低いことによる誤動作の発生を防止するために、電圧の振幅を大きくするレベルシフト回路２４を備えている。
【００５６】
【発明の効果】
以上説明した本発明のパワーオンリセット回路によれば、電源電圧が所定の値に立ち上がった後、充電回路への充電が開始されるため、電源Ｖccの立ち上がりの緩急に関係なく、確実にリセット信号を発生させることができる。そのため、充電回路を構成する抵抗及びコンデンサの値を特に大きくする必要がなく、半導体装置への内蔵が可能になる。
【００５７】
また、クランプ回路がスイッチを制御することによって、充電完了後に電源から流れるＣ−ＭＯＳインバータの貫通電流を防止することができるため、消費電力を抑えることができる。
【図面の簡単な説明】
【図１】第１の発明の原理を説明するための回路図である。
【図２】第１の発明の実施例を説明するための回路図である。
【図３】第１の発明の実施例における電圧レベルの変化を示すグラフである。
【図４】第２の発明の実施例を説明するための回路図である。
【図５】第２の発明の実施例における電圧レベルの変化を示すグラフである。
【図６】従来のパワーオンリセット回路（１）を説明するための図である。
【図７】従来のパワーオンリセット回路（２）を説明するための図である。
Claims (6)
- 電源投入時にリセット信号を発生させることで、回路の初期設定を行うパワーオンリセット回路において、
抵抗及びコンデンサとからなる充電回路と、
該充電回路におけるコンデンサの充電電圧が所定値を越えるまでの間、リセット信号を発生するＣ−ＭＯＳインバータと、
前記充電回路と電源との間に位置して、該充電回路への電源供給を制御するスイッチと、
該スイッチを動作させる電圧を設定する動作電圧設定回路と、
電源の遮断後に前記充電回路の放電を行う放電回路と、
充電完了後に前記スイッチをオン状態に維持するクランプ回路と
を備え、
前記動作電圧回路は、
ゲート及びドレインが接地され、ソースが前記スイッチ及びクランプ回路に接続される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインと接地との間に直列接続されて、電源から該第１ＰＭＯＳトランジスタに流れる定常電流を防止するコンデンサを有すること
を特徴とするパワーオンリセット回路。 - 前記スイッチは、前記クランプ回路の出力信号がゲートに入力されると共に、ソースが電源に、ドレインが前記充電回路にそれぞれ接続される第２ＰＭＯＳトランジスタで構成されること
を特徴とする請求項１記載のパワーオンリセット回路。 - 前記放電回路は、ゲートが電源に、ソースが前記充電回路に接続されると共に、ドレインが接地される第３ＰＭＯＳトランジスタで構成されること
を特徴とする請求項１又は請求項２記載のパワーオンリセット回路。 - 前記クランプ回路は、ゲート及びドレインが電源に接続される第１ＮＭＯＳトランジスタと、該第１ＮＭＯＳトランジスタのソースにドレイン及びゲートが接続され、ソースが前記第２ＰＭＯＳトランジスタのゲートに接続されてなる第２ＮＭＯＳトランジスタとから構成されていること
を特徴とする請求項２記載のパワーオンリセット回路。 - 前記第２ＮＭＯＳトランジスタのゲートに蓄積される電荷を放電するために、ゲートが電源に、ソースが前記第２ＮＭＯＳトランジスタのゲートに接続され、ドレインが接地される第４ＰＭＯＳトランジスタからなる放電回路１７を備えること
を特徴とする請求項４記載のパワーオンリセット回路。 - 前記動作電圧設定回路は、
前記第１ＰＭＯＳトランジスタのドレインと前記コンデンサとの間に接続される抵抗を有すること
を特徴とする請求項１、請求項２、請求項３又は請求項４記載のパワーオンリセット回路。
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