JPH1022796A - タイミング回路 - Google Patents
タイミング回路Info
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- JPH1022796A JPH1022796A JP8169904A JP16990496A JPH1022796A JP H1022796 A JPH1022796 A JP H1022796A JP 8169904 A JP8169904 A JP 8169904A JP 16990496 A JP16990496 A JP 16990496A JP H1022796 A JPH1022796 A JP H1022796A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electric Clocks (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 通常のパルス幅を有する信号が入力された場
合は、増幅されたパルス幅を有する信号を出力するタイ
ミング回路において、パルス幅の小さいグリッチノイズ
が入力された場合は、そのパルス幅に対応した波形を有
する信号を出力させる。 【解決手段】 タイミング回路を、入力端子にその入力
部が接続された第１の遅延回路と、前記第１の遅延回路
にその第１の入力端子が接続され、前記入力端子にその
第２の入力端子が接続された第１のＮＡＮＤ回路と、前
記ＮＡＮＤ回路の出力部にその入力部が接続された第２
の遅延回路と、前記入力端子にその入力部が接続された
インバータと、前記第２の遅延回路の出力部にその第１
の入力端子が接続され、前記インバータの出力部にその
第２の入力端子が接続された第２のＮＡＮＤ回路とで構
成した。
合は、増幅されたパルス幅を有する信号を出力するタイ
ミング回路において、パルス幅の小さいグリッチノイズ
が入力された場合は、そのパルス幅に対応した波形を有
する信号を出力させる。 【解決手段】 タイミング回路を、入力端子にその入力
部が接続された第１の遅延回路と、前記第１の遅延回路
にその第１の入力端子が接続され、前記入力端子にその
第２の入力端子が接続された第１のＮＡＮＤ回路と、前
記ＮＡＮＤ回路の出力部にその入力部が接続された第２
の遅延回路と、前記入力端子にその入力部が接続された
インバータと、前記第２の遅延回路の出力部にその第１
の入力端子が接続され、前記インバータの出力部にその
第２の入力端子が接続された第２のＮＡＮＤ回路とで構
成した。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ等に使用
されるタイミング回路に関するものである。
されるタイミング回路に関するものである。
【０００２】
【従来の技術】従来のタイミング回路には、入力端子に
接続されたインバータと、このインバータの出力部に接
続されたＲＣ遅延回路と、このＲＣ遅延回路の出力部と
先のインバータの出力部とにその入力部が接続された２
入力ＮＡＮＤ回路とを有するものがあった。この回路の
出力信号は、入力信号のＬからＨへの変化に対応して即
座にＬからＨへ変化し、入力信号のＨからＬへの変化か
ら一定期間後ＨからＬへ変化する。つまり、入力信号の
パルス幅よりも広いパルス幅を有する出力信号を出力す
る。
接続されたインバータと、このインバータの出力部に接
続されたＲＣ遅延回路と、このＲＣ遅延回路の出力部と
先のインバータの出力部とにその入力部が接続された２
入力ＮＡＮＤ回路とを有するものがあった。この回路の
出力信号は、入力信号のＬからＨへの変化に対応して即
座にＬからＨへ変化し、入力信号のＨからＬへの変化か
ら一定期間後ＨからＬへ変化する。つまり、入力信号の
パルス幅よりも広いパルス幅を有する出力信号を出力す
る。
【０００３】
【発明が解決しようとする課題】しかしながら、後ほど
詳細に説明するが、従来のタイミング回路では、入力端
子にグリッチノイズが入力された場合も、グリッチノイ
ズのＨからＬへの変化から一定期間後ＨからＬへ変化す
る信号を出力してしまう。つまり、グリッチノイズのパ
ルス幅も広げる動作をしてしまう。従って、この出力信
号が入力される回路において誤動作を引き起こす恐れが
あった。
詳細に説明するが、従来のタイミング回路では、入力端
子にグリッチノイズが入力された場合も、グリッチノイ
ズのＨからＬへの変化から一定期間後ＨからＬへ変化す
る信号を出力してしまう。つまり、グリッチノイズのパ
ルス幅も広げる動作をしてしまう。従って、この出力信
号が入力される回路において誤動作を引き起こす恐れが
あった。
【０００４】
【課題を解決するための手段】本願発明のタイミング回
路は、入力端子と、入力端子にその入力部が接続された
第１の遅延回路と、前記第１の遅延回路にその第１の入
力端子が接続され、前記入力端子にその第２の入力端子
が接続された第１のＮＡＮＤ回路と、前記ＮＡＮＤ回路
の出力部にその入力部が接続された第２の遅延回路と、
前記入力端子にその入力部が接続されたインバータと、
前記第２の遅延回路の出力部にその第１の入力端子が接
続され、前記インバータの出力部にその第２の入力端子
が接続された第２のＮＡＮＤ回路と、を有する。
路は、入力端子と、入力端子にその入力部が接続された
第１の遅延回路と、前記第１の遅延回路にその第１の入
力端子が接続され、前記入力端子にその第２の入力端子
が接続された第１のＮＡＮＤ回路と、前記ＮＡＮＤ回路
の出力部にその入力部が接続された第２の遅延回路と、
前記入力端子にその入力部が接続されたインバータと、
前記第２の遅延回路の出力部にその第１の入力端子が接
続され、前記インバータの出力部にその第２の入力端子
が接続された第２のＮＡＮＤ回路と、を有する。
【０００５】
【発明の第１の実施の形態】図１は、本発明の第１の実
施の形態を示す回路図である。
施の形態を示す回路図である。
【０００６】図１の回路は、２つのＲＣ遅延回路１２、
１３と２つのＮＡＮＤ回路１１、１５とインバータ１４
を有する。
１３と２つのＮＡＮＤ回路１１、１５とインバータ１４
を有する。
【０００７】第１のＲＣ遅延回路１２には、入力信号Ｉ
Ｎが入力され、このＲＣ遅延回路１２の出力部は、第１
のＮＡＮＤ回路１１の第１の入力端子に接続される。こ
の第１のＮＡＮＤ回路１１の第２の入力端子には、入力
信号ＩＮが入力され、ＮＡＮＤ回路１１の出力端子は、
第２のＲＣ遅延回路１３の入力部に接続されている。こ
のＲＣ遅延回路１３の出力部は、第２のＮＡＮＤ回路１
５の第１の入力端子に接続され、この第２のＮＡＮＤ回
路１５の第２の入力端子には入力信号ＩＮのインバータ
１４による反転信号が入力される。
Ｎが入力され、このＲＣ遅延回路１２の出力部は、第１
のＮＡＮＤ回路１１の第１の入力端子に接続される。こ
の第１のＮＡＮＤ回路１１の第２の入力端子には、入力
信号ＩＮが入力され、ＮＡＮＤ回路１１の出力端子は、
第２のＲＣ遅延回路１３の入力部に接続されている。こ
のＲＣ遅延回路１３の出力部は、第２のＮＡＮＤ回路１
５の第１の入力端子に接続され、この第２のＮＡＮＤ回
路１５の第２の入力端子には入力信号ＩＮのインバータ
１４による反転信号が入力される。
【０００８】図１のＲＣ遅延回路１２、１３は、図２に
示す回路構成で、第１のインバータ２１、第２のインバ
ータおよび第１のインバータの出力部と接地電位ＧＮＤ
との間に接続されたコンデンサ２２とを有する。
示す回路構成で、第１のインバータ２１、第２のインバ
ータおよび第１のインバータの出力部と接地電位ＧＮＤ
との間に接続されたコンデンサ２２とを有する。
【０００９】この第１のインバータ２１は、電源電位と
その出力部との間に接続されたＰＭＯＳと、その出力部
と接地電位との間に直列に接続された抵抗ＲとＮＭＯＳ
とを有している。
その出力部との間に接続されたＰＭＯＳと、その出力部
と接地電位との間に直列に接続された抵抗ＲとＮＭＯＳ
とを有している。
【００１０】次に、このＲＣ遅延回路の動作を説明す
る。１）入力信号ｉｎがＨレベルからＬレベルに変化す
る場合、インバータ２１のＰＭＯＳがオン状態となり電
源電位からノード１（インバータ２１の出力部）に電位
が供給される。従って、コンデンサ２２が充電される。
ここで、このＰＭＯＳの電位供給能力が大きく設定され
ているためキャパシタ２２は即座に充電される。このコ
ンデンサ２２が充電された後は、ノード１の電位レベル
はＨレベルとなり、出力信号ｏｕｔはＬレベルとなる。
２）入力信号ｉｎがＬレベルからＨレベルに変化する
と、インバータ２１のＮＭＯＳがオン状態となる。従っ
て、コンデンサに蓄積された電荷が抵抗ＲおよびＮＭＯ
Ｓを介してＧＮＤに放電される。しかしながら、この場
合、放電経路に抵抗Ｒを有するため、放電が徐々に行わ
れる。従って、ノード１の電位は徐々に低下し、その電
位がインバータ２３のしきい値を越えるとインバータ２
３はＨレベルを出力する。つまり、出力信号ｏｕｔは、
入力信号ｉｎのＬレベルからＨレベルへの変化から一定
の期間後に、ＬレベルからＨレベルに変化する。
る。１）入力信号ｉｎがＨレベルからＬレベルに変化す
る場合、インバータ２１のＰＭＯＳがオン状態となり電
源電位からノード１（インバータ２１の出力部）に電位
が供給される。従って、コンデンサ２２が充電される。
ここで、このＰＭＯＳの電位供給能力が大きく設定され
ているためキャパシタ２２は即座に充電される。このコ
ンデンサ２２が充電された後は、ノード１の電位レベル
はＨレベルとなり、出力信号ｏｕｔはＬレベルとなる。
２）入力信号ｉｎがＬレベルからＨレベルに変化する
と、インバータ２１のＮＭＯＳがオン状態となる。従っ
て、コンデンサに蓄積された電荷が抵抗ＲおよびＮＭＯ
Ｓを介してＧＮＤに放電される。しかしながら、この場
合、放電経路に抵抗Ｒを有するため、放電が徐々に行わ
れる。従って、ノード１の電位は徐々に低下し、その電
位がインバータ２３のしきい値を越えるとインバータ２
３はＨレベルを出力する。つまり、出力信号ｏｕｔは、
入力信号ｉｎのＬレベルからＨレベルへの変化から一定
の期間後に、ＬレベルからＨレベルに変化する。
【００１１】次に、図１の回路の動作を図３のタイミン
グチャートを用いて説明するが、図１の回路の効果を分
かりやすくするために、まず、比較のための回路の構成
および動作を説明する。
グチャートを用いて説明するが、図１の回路の効果を分
かりやすくするために、まず、比較のための回路の構成
および動作を説明する。
【００１２】図４は比較のための回路図である。
【００１３】図４の回路は、ＲＣ遅延回路４２とＮＡＮ
Ｄ回路４３とインバータ４１を有する。
Ｄ回路４３とインバータ４１を有する。
【００１４】インバータ４１には入力信号ＩＮが入力さ
れ、このインバータ４１の出力はＲＣ遅延回路４２に入
力される。このＲＣ遅延回路４２の出力部とインバータ
４１の出力部は、ＮＡＮＤ回路４３の第１および第２の
入力端子にそれぞれ入力される。ＲＣ遅延回路４２の構
成は図２の回路と同じであるためその説明を省略する。
れ、このインバータ４１の出力はＲＣ遅延回路４２に入
力される。このＲＣ遅延回路４２の出力部とインバータ
４１の出力部は、ＮＡＮＤ回路４３の第１および第２の
入力端子にそれぞれ入力される。ＲＣ遅延回路４２の構
成は図２の回路と同じであるためその説明を省略する。
【００１５】図５は、図４の回路のタイミングチャート
図である。
図である。
【００１６】なお、ここでは説明を簡単にするために、
１個のインバータによる遅延時間等は考慮していない。
１個のインバータによる遅延時間等は考慮していない。
【００１７】図５（ａ）で示すような、時刻ｔ１にＬレ
ベルからＨレベルに変化し、所望の期間（ｔ１−２）Ｈ
レベルを維持した後、ＨレベルからＬレベルに変化する
入力信号ＩＮが入力された場合について説明する。符号
ｔ１−２は、時刻ｔ１からｔ２までの期間を示す。
ベルからＨレベルに変化し、所望の期間（ｔ１−２）Ｈ
レベルを維持した後、ＨレベルからＬレベルに変化する
入力信号ＩＮが入力された場合について説明する。符号
ｔ１−２は、時刻ｔ１からｔ２までの期間を示す。
【００１８】入力信号ＩＮのＬレベルからＨレベルへの
変化（時刻ｔ１）に応答して、ノード１（インバータ４
１の出力部）の電位はＨレベルからＬレベルへ変化する
（図５(a)(b)）。ノード１の電位がＬレベルになると、
出力信号ＯＵＴは、Ｈレベルとなる（図５(e)）。一
方、ノード１の電位がＬレベルになると、インバータ４
２１を構成するＰＭＯＳがオン状態となり、ノード２の
電位がＨレベルとなる。ここで、このＰＭＯＳの電位供
給能力が大きく設定されているためコンデンサ４２２は
即座に充電される（図５(c)）。ノード２の電位がＨレ
ベルの時、インバータ４２３の出力信号は、Ｌレベルと
なる（図５(d)）。
変化（時刻ｔ１）に応答して、ノード１（インバータ４
１の出力部）の電位はＨレベルからＬレベルへ変化する
（図５(a)(b)）。ノード１の電位がＬレベルになると、
出力信号ＯＵＴは、Ｈレベルとなる（図５(e)）。一
方、ノード１の電位がＬレベルになると、インバータ４
２１を構成するＰＭＯＳがオン状態となり、ノード２の
電位がＨレベルとなる。ここで、このＰＭＯＳの電位供
給能力が大きく設定されているためコンデンサ４２２は
即座に充電される（図５(c)）。ノード２の電位がＨレ
ベルの時、インバータ４２３の出力信号は、Ｌレベルと
なる（図５(d)）。
【００１９】次に、入力信号ＩＮが所望の期間（ｔ１ー
２）Ｈレベルを維持した後、ＨレベルからＬレベルへ変
化（時刻ｔ２）すると、インバータ４２１のＮＭＯＳが
オン状態となり、コンデンサに蓄積された電荷が抵抗Ｒ
およびＮＭＯＳを介してＧＮＤに徐々に放電される。従
って、ノード２の電位は徐々に低下し（図５(c)）、そ
の電位がインバータ４２３のしきい値を越える（時刻ｔ
３）とインバータ４２３はＨレベルを出力する（図５
(d)）。従って、出力信号ＯＵＴは、Ｌレベルとなる
（図５(e)）。
２）Ｈレベルを維持した後、ＨレベルからＬレベルへ変
化（時刻ｔ２）すると、インバータ４２１のＮＭＯＳが
オン状態となり、コンデンサに蓄積された電荷が抵抗Ｒ
およびＮＭＯＳを介してＧＮＤに徐々に放電される。従
って、ノード２の電位は徐々に低下し（図５(c)）、そ
の電位がインバータ４２３のしきい値を越える（時刻ｔ
３）とインバータ４２３はＨレベルを出力する（図５
(d)）。従って、出力信号ＯＵＴは、Ｌレベルとなる
（図５(e)）。
【００２０】しかしながら、グリッチノイズが発生した
場合、入力信号はＨレベルの期間（期間ｔ４−５）が短
い信号となる。この場合、入力信号ＩＮのＬレベルから
Ｈレベルへの変化（時刻ｔ４）に応答して、ノード１の
電位はＨレベルからＬレベルへ変化する（図５(f)
(g)）。ノード１の電位がＬレベルになると、ノード２
の電位がＨレベルとなる（図５(h)）。ノード２の電位
がＨレベルの時、インバータ４２３の出力信号は、Ｌレ
ベルとなり（図５(i)）、出力信号ＯＵＴはＨレベルと
なる（図５(j)）。
場合、入力信号はＨレベルの期間（期間ｔ４−５）が短
い信号となる。この場合、入力信号ＩＮのＬレベルから
Ｈレベルへの変化（時刻ｔ４）に応答して、ノード１の
電位はＨレベルからＬレベルへ変化する（図５(f)
(g)）。ノード１の電位がＬレベルになると、ノード２
の電位がＨレベルとなる（図５(h)）。ノード２の電位
がＨレベルの時、インバータ４２３の出力信号は、Ｌレ
ベルとなり（図５(i)）、出力信号ＯＵＴはＨレベルと
なる（図５(j)）。
【００２１】次に、入力信号ＩＮがＨレベルからＬレベ
ルへ変化（時刻ｔ５）すると、インバータ４２１のＮＭ
ＯＳがオン状態となり、コンデンサ４２２に蓄積された
電荷が抵抗ＲおよびＮＭＯＳを介してＧＮＤに徐々に放
電される。従って、ノード２の電位は徐々に低下し（図
５(i)）、その電位がインバータ４２３のしきい値を越
える（時刻ｔ６）とインバータ４２３はＨレベルを出力
する（図５(i)）。従って、出力信号ＯＵＴは、Ｌレベ
ルとなる（図５(j)）。このように、グリッチノイズが
発生した場合も、入力信号のパルスの幅（ｔ４ー５）を
広げた出力信号（パルス幅：ｔ４ー６）を出力してしま
う。
ルへ変化（時刻ｔ５）すると、インバータ４２１のＮＭ
ＯＳがオン状態となり、コンデンサ４２２に蓄積された
電荷が抵抗ＲおよびＮＭＯＳを介してＧＮＤに徐々に放
電される。従って、ノード２の電位は徐々に低下し（図
５(i)）、その電位がインバータ４２３のしきい値を越
える（時刻ｔ６）とインバータ４２３はＨレベルを出力
する（図５(i)）。従って、出力信号ＯＵＴは、Ｌレベ
ルとなる（図５(j)）。このように、グリッチノイズが
発生した場合も、入力信号のパルスの幅（ｔ４ー５）を
広げた出力信号（パルス幅：ｔ４ー６）を出力してしま
う。
【００２２】このような出力信号が、他の回路に入力さ
れると所望の動作が行われない恐れがある。
れると所望の動作が行われない恐れがある。
【００２３】これに対して、図１の回路では、入力信号
が所望のパルス幅を有する場合は、出力信号のパルス幅
を広げ、グリッチノイズが入力された場合は、パルス幅
を広げることなく、このグリッチノイズをそのまま出力
する。
が所望のパルス幅を有する場合は、出力信号のパルス幅
を広げ、グリッチノイズが入力された場合は、パルス幅
を広げることなく、このグリッチノイズをそのまま出力
する。
【００２４】以下この図１の動作を図３のタイミングチ
ャートを用いて説明する。
ャートを用いて説明する。
【００２５】図３（ａ）で示すような、時刻ｔ１にＬレ
ベルからＨレベルに変化し、所望の期間（ｔ１ー３）Ｈ
レベルを維持した後、ＨレベルからＬレベルに変化する
入力信号ＩＮが入力された場合について説明する。
ベルからＨレベルに変化し、所望の期間（ｔ１ー３）Ｈ
レベルを維持した後、ＨレベルからＬレベルに変化する
入力信号ＩＮが入力された場合について説明する。
【００２６】ここで、図２を参照しながら詳細に説明し
たように、ＲＣ遅延回路の出力信号は、入力される信号
がＨレベルからＬレベルに変化したのに応答して、即座
にＨレベルからＬレベルに変化するが、入力される信号
がＬレベルからＨレベルに変化した場合は、その出力信
号は一定期間後にＬレベルからＨレベルに変化する。
たように、ＲＣ遅延回路の出力信号は、入力される信号
がＨレベルからＬレベルに変化したのに応答して、即座
にＨレベルからＬレベルに変化するが、入力される信号
がＬレベルからＨレベルに変化した場合は、その出力信
号は一定期間後にＬレベルからＨレベルに変化する。
【００２７】従って、入力信号ＩＮのＬレベルからＨレ
ベルへの変化（時刻ｔ１）に応答して、一定期間後（期
間ｔ１−２）ＲＣ遅延回路の出力信号はＬレベルからＨ
レベルに変化する。
ベルへの変化（時刻ｔ１）に応答して、一定期間後（期
間ｔ１−２）ＲＣ遅延回路の出力信号はＬレベルからＨ
レベルに変化する。
【００２８】また、入力信号ＩＮのＨレベルからＬレベ
ルへの変化（時刻ｔ３）に応答して、ＲＣ遅延回路の出
力信号は即座にＨレベルからＬレベルに変化する。
ルへの変化（時刻ｔ３）に応答して、ＲＣ遅延回路の出
力信号は即座にＨレベルからＬレベルに変化する。
【００２９】つまり、時刻ｔ１までは、入力信号はＬレ
ベル、ＲＣ遅延回路１２の出力はＬレベルで、時刻ｔ１
からｔ２までは、入力信号はＨレベル、ＲＣ遅延回路１
２の出力はＬレベルで、時刻ｔ２からｔ３までは、入力
信号はＨレベル、ＲＣ遅延回路１２の出力はＨレベル
で、時刻ｔ３以降は、入力信号はＬレベル、ＲＣ遅延回
路の出力はＬレベル（図３(a)(b)）となる。従って、Ｎ
ＡＮＤ回路１１の出力信号は、時刻ｔ２まではＨレベル
で、時刻ｔ２からｔ３まではＬレベルで、時刻ｔ３以降
はＨレベルとなる（図３(c)）。
ベル、ＲＣ遅延回路１２の出力はＬレベルで、時刻ｔ１
からｔ２までは、入力信号はＨレベル、ＲＣ遅延回路１
２の出力はＬレベルで、時刻ｔ２からｔ３までは、入力
信号はＨレベル、ＲＣ遅延回路１２の出力はＨレベル
で、時刻ｔ３以降は、入力信号はＬレベル、ＲＣ遅延回
路の出力はＬレベル（図３(a)(b)）となる。従って、Ｎ
ＡＮＤ回路１１の出力信号は、時刻ｔ２まではＨレベル
で、時刻ｔ２からｔ３まではＬレベルで、時刻ｔ３以降
はＨレベルとなる（図３(c)）。
【００３０】また、ＲＣ遅延回路１３も入力される信号
がＬレベルからＨレベルに変化した場合は、その出力信
号は一定期間後にＬレベルからＨレベルに変化するの
で、ＲＣ遅延回路の出力信号は、時刻ｔ２から時刻ｔ４
（ｔ４＞ｔ３）までの間Ｌレベルを維持する（図３
(d)）。
がＬレベルからＨレベルに変化した場合は、その出力信
号は一定期間後にＬレベルからＨレベルに変化するの
で、ＲＣ遅延回路の出力信号は、時刻ｔ２から時刻ｔ４
（ｔ４＞ｔ３）までの間Ｌレベルを維持する（図３
(d)）。
【００３１】一方、インバータ１４の出力信号は、時刻
ｔ１からｔ３までの間Ｌレベルを維持している（図３
(e)）。従って、出力信号ＯＵＴは、時刻ｔ１からｔ４
までの間Ｈレベルを維持する（図３(f)）。
ｔ１からｔ３までの間Ｌレベルを維持している（図３
(e)）。従って、出力信号ＯＵＴは、時刻ｔ１からｔ４
までの間Ｈレベルを維持する（図３(f)）。
【００３２】このように、図１の回路は、入力信号のパ
ルス幅（ｔ１ー３）を増幅したパルス幅（ｔ1ー４）を
有する信号を出力する。
ルス幅（ｔ１ー３）を増幅したパルス幅（ｔ1ー４）を
有する信号を出力する。
【００３３】次に、グリッチノイズが発生した場合につ
いて説明する。
いて説明する。
【００３４】この場合入力信号はＨレベルの期間（期間
ｔ５−ｔ６）が短い信号となる。この場合、入力信号Ｉ
ＮのＬレベルからＨレベルへの変化（時刻ｔ５）に応答
して、ＲＣ遅延回路のノード１の電位はＨレベルから徐
々に低下し始める（図３(h)）。しかしながら、ノード
１の電位がインバータ２３のしきい値を越える前に入力
信号ＩＮがＨレベルからＬレベルへ変化（時刻ｔ６）す
るため、インバータ２３の出力信号（ＲＣ遅延回路１３
の出力信号）はＬレベルを維持する（図３(i)）。従っ
て、ＮＡＮＤ回路１１の出力信号は、Ｈレベルを維持し
（図３(j)）、ＲＣ遅延回路１３の出力もＨレベルを維
持する（図３(k)）。
ｔ５−ｔ６）が短い信号となる。この場合、入力信号Ｉ
ＮのＬレベルからＨレベルへの変化（時刻ｔ５）に応答
して、ＲＣ遅延回路のノード１の電位はＨレベルから徐
々に低下し始める（図３(h)）。しかしながら、ノード
１の電位がインバータ２３のしきい値を越える前に入力
信号ＩＮがＨレベルからＬレベルへ変化（時刻ｔ６）す
るため、インバータ２３の出力信号（ＲＣ遅延回路１３
の出力信号）はＬレベルを維持する（図３(i)）。従っ
て、ＮＡＮＤ回路１１の出力信号は、Ｈレベルを維持し
（図３(j)）、ＲＣ遅延回路１３の出力もＨレベルを維
持する（図３(k)）。
【００３５】一方、インバータ１４の出力は、時刻ｔ５
から時刻ｔ６の期間Ｌレベルとなるため、ＮＡＮＤ回路
１５の出力信号は、時刻ｔ５から時刻ｔ６の期間のみＨ
レベルを維持する。
から時刻ｔ６の期間Ｌレベルとなるため、ＮＡＮＤ回路
１５の出力信号は、時刻ｔ５から時刻ｔ６の期間のみＨ
レベルを維持する。
【００３６】このように、図１の回路においては、グリ
ッチノイズが発生した場合は、そのノイズのパルス幅
（ｔ５ー６）に対応したパルス幅（ｔ５ー６）を有する
出力信号を発生させる。従って、次段の回路に、パルス
幅の広い信号が入力されず、誤動作を防止することがで
きる。
ッチノイズが発生した場合は、そのノイズのパルス幅
（ｔ５ー６）に対応したパルス幅（ｔ５ー６）を有する
出力信号を発生させる。従って、次段の回路に、パルス
幅の広い信号が入力されず、誤動作を防止することがで
きる。
【００３７】ここで、ＲＣ遅延回路１２の遅延時間をあ
らかじめ設定された入力信号のパルス幅（ｔ１ー３）に
対応して設定しておけば、このパルス幅以下のパルスを
有する信号はノイズと判断され、出力信号ＯＵＴのパル
ス幅は広がらない。
らかじめ設定された入力信号のパルス幅（ｔ１ー３）に
対応して設定しておけば、このパルス幅以下のパルスを
有する信号はノイズと判断され、出力信号ＯＵＴのパル
ス幅は広がらない。
【００３８】また、ＲＣ遅延回路１３の遅延時間は、入
力信号のパルス幅をどの程度広げる必要があるかによっ
て適宜設定することができる。
力信号のパルス幅をどの程度広げる必要があるかによっ
て適宜設定することができる。
【００３９】これらＲＣ遅延回路は、図２の回路だけで
なく適宜変更が可能である。
なく適宜変更が可能である。
【００４０】
【発明の第２の実施の形態】図６は、本発明の第２の実
施の形態を示す回路図である。
施の形態を示す回路図である。
【００４１】図６の回路は、２つのＲＣ遅延回路６２、
６３と２つのＮＯＲ回路６１、６５とインバータ６４を
有する。
６３と２つのＮＯＲ回路６１、６５とインバータ６４を
有する。
【００４２】第１のＲＣ遅延回路６２には、入力信号Ｉ
Ｎが入力され、このＲＣ遅延回路１２の出力部は、第１
のＮＯＲ回路６１の第１の入力端子に接続される。この
第１のＮＯＲ回路６１の第２の入力端子には、入力信号
ＩＮが入力され、ＮＯＲ回路６１の出力端子は、第２の
ＲＣ遅延回路６３の入力部に接続されている。このＲＣ
遅延回路６３の出力部は、第２のＮＯＲ回路６５の第１
の入力端子に接続され、この第２のＮＯＲ回路６５の第
２の入力端子には入力信号ＩＮのインバータ６４による
反転信号が入力される。
Ｎが入力され、このＲＣ遅延回路１２の出力部は、第１
のＮＯＲ回路６１の第１の入力端子に接続される。この
第１のＮＯＲ回路６１の第２の入力端子には、入力信号
ＩＮが入力され、ＮＯＲ回路６１の出力端子は、第２の
ＲＣ遅延回路６３の入力部に接続されている。このＲＣ
遅延回路６３の出力部は、第２のＮＯＲ回路６５の第１
の入力端子に接続され、この第２のＮＯＲ回路６５の第
２の入力端子には入力信号ＩＮのインバータ６４による
反転信号が入力される。
【００４３】図６のＲＣ遅延回路６２、６３は、図７に
示す回路構成で、第１のインバータ７１、第２のインバ
ータ７２および第１のインバータの出力部と電源電位と
の間に接続されたコンデンサ７２とを有する。
示す回路構成で、第１のインバータ７１、第２のインバ
ータ７２および第１のインバータの出力部と電源電位と
の間に接続されたコンデンサ７２とを有する。
【００４４】この第１のインバータ７２は、電源電位と
その出力部との間に直列に接続されたＰＭＯＳと抵抗Ｒ
と、その出力部と接地電位との間に接続されたＮＭＯＳ
とを有している。
その出力部との間に直列に接続されたＰＭＯＳと抵抗Ｒ
と、その出力部と接地電位との間に接続されたＮＭＯＳ
とを有している。
【００４５】次に、この図７のＲＣ遅延回路は図２の回
路と逆の動作を行うため、その動作説明を省略する。
路と逆の動作を行うため、その動作説明を省略する。
【００４６】また、図６の回路動作を、それぞれ図８の
図タイミングチャートに示した。ここで、この図６の回
路は、先に詳細に説明した図１の回路とその論理レベル
が逆の動作を行うためその動作説明を省略する。
図タイミングチャートに示した。ここで、この図６の回
路は、先に詳細に説明した図１の回路とその論理レベル
が逆の動作を行うためその動作説明を省略する。
【００４７】ここで、ＲＣ遅延回路１２の遅延時間をあ
らかじめ設定された入力信号のパルス幅に対応して設定
しておけば、このパルス幅以下のパルスを有する信号は
ノイズと判断され、出力信号ＯＵＴのパルス幅は広がら
ない。
らかじめ設定された入力信号のパルス幅に対応して設定
しておけば、このパルス幅以下のパルスを有する信号は
ノイズと判断され、出力信号ＯＵＴのパルス幅は広がら
ない。
【００４８】また、ＲＣ遅延回路１３の遅延時間は、入
力信号のパルス幅をどの程度広げる必要があるかによっ
て適宜設定することができる。
力信号のパルス幅をどの程度広げる必要があるかによっ
て適宜設定することができる。
【００４９】これらＲＣ遅延回路は、図７の回路だけで
なく適宜変更が可能である。
なく適宜変更が可能である。
【００５０】
【発明の効果】以上、詳細に説明したように、本発明の
回路によれば、グリッチノイズが入力された場合は、そ
のノイズのパルス幅に対応したパルス幅を有する出力信
号を出力することができる。従って、次段の回路に、パ
ルス幅の広い信号が入力されず、誤動作を防止すること
ができる。
回路によれば、グリッチノイズが入力された場合は、そ
のノイズのパルス幅に対応したパルス幅を有する出力信
号を出力することができる。従って、次段の回路に、パ
ルス幅の広い信号が入力されず、誤動作を防止すること
ができる。
【図１】本発明の第１の実施の形態を示す回路図
【図２】図１の回路の遅延回路図
【図３】図１の回路のタイミングチャート
【図４】比較のための回路図
【図５】図４の回路のタイミングチャート
【図６】本発明の第２の実施の形態を示す回路図
【図７】図６の遅延回路図
【図８】図６の回路のタイミングチャート
ＲＣ遅延回路 12、13 ＮＡＮＤ回路 11、15 インバータ 14、21、23 コンデンサ 22
Claims (6)
- 【請求項１】 入力端子と、 入力端子にその入力部が接続された第１の遅延回路と、 前記第１の遅延回路にその第１の入力端子が接続され、
前記入力端子にその第２の入力端子が接続された第１の
ＮＡＮＤ回路と、 前記ＮＡＮＤ回路の出力部にその入力部が接続された第
２の遅延回路と、 前記入力端子にその入力部が接続されたインバータと、 前記第２の遅延回路の出力部にその第１の入力端子が接
続され、前記インバータの出力部にその第２の入力端子
が接続された第２のＮＡＮＤ回路と、 を有することを特徴とするタイミング回路。 - 【請求項２】前記第１の遅延回路は、 その入力部に入力される信号の第１の論理レベルから第
２の論理レベルに変化に対応して第１の論理レベルから
第２の論理レベルに変化する出力信号を出力し、 その入力部に入力される信号の第２の論理レベルから第
１の論理レベルに変化に対応して第２の論理レベルから
第１の論理レベルに変化する出力信号を一定期間後に出
力することを特徴とする請求項１記載のタイミング回
路。 - 【請求項３】 前記第１の遅延回路は、 電源電位供給部とその出力部との間に接続されたＰチャ
ネル型ＭＯＳトランジスタと、その出力部と接地電位供
給部との間に直列に接続された抵抗およびＮチャネル型
ＭＯＳトランジスタとを有する第１のインバータと、 前記インバータの出力部と接地電位供給部との間に接続
されたコンデンサと、 前記インバータの出力部に接続された第２のインバータ
と、 を有することを特徴とする請求項１記載のタイミング回
路。 - 【請求項４】 入力端子と、 入力端子にその入力部が接続された第１の遅延回路と、 前記第１の遅延回路にその第１の入力端子が接続され、
前記入力端子にその第２の入力端子が接続された第１の
ＮＯＲ回路と、 前記第１のＮＯＲ回路の出力部にその入力部が接続され
た第２の遅延回路と、 前記入力端子にその入力部が接続されたインバータと、 前記第２の遅延回路の出力部にその第１の入力端子が接
続され、前記インバータの出力部にその第２の入力端子
が接続された第２のＮＯＲ回路と、 を有することを特徴とするタイミング回路。 - 【請求項５】 前記第１の遅延回路は、 その入力部に入力される信号の第１の論理レベルから第
２の論理レベルに変化に対応して第１の論理レベルから
第２の論理レベルに変化する出力信号を出力し、 その入力部に入力される信号の第２の論理レベルから第
１の論理レベルに変化に対応して第２の論理レベルから
第１の論理レベルに変化する出力信号を一定期間後に出
力することを特徴とする請求項４記載のタイミング回
路。 - 【請求項６】 前記第１の遅延回路は、 電源電位供給部とその出力部との間に直列に接続された
Ｐチャネル型ＭＯＳトランジスタおよび抵抗と、その出
力部と接地電位供給部との間に接続されたＮチャネル型
ＭＯＳトランジスタとを有する第１のインバータと、 前記インバータの出力部と電源電位供給部との間に接続
されたコンデンサと、 前記インバータの出力部に接続された第２のインバータ
と、 を有することを特徴とする請求項４記載のタイミング回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16990496A JP3575920B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
| US08/743,363 US6016070A (en) | 1996-06-28 | 1996-11-04 | Pulse extending circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16990496A JP3575920B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022796A true JPH1022796A (ja) | 1998-01-23 |
| JP3575920B2 JP3575920B2 (ja) | 2004-10-13 |
Family
ID=15895133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16990496A Expired - Fee Related JP3575920B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6016070A (ja) |
| JP (1) | JP3575920B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424175B1 (ko) * | 2001-08-30 | 2004-03-24 | 주식회사 하이닉스반도체 | 컨트롤 신호 발생 회로 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3825573B2 (ja) * | 1999-02-17 | 2006-09-27 | 株式会社東芝 | 同期回路とその遅延回路 |
| US7005893B1 (en) * | 1999-07-19 | 2006-02-28 | University Of Southern California | High-performance clock-powered logic |
| US7154719B2 (en) * | 2002-03-22 | 2006-12-26 | Freescale Semiconductor, Inc. | Circuit for electrostatic discharge protection |
| JP2004030816A (ja) * | 2002-06-27 | 2004-01-29 | Renesas Technology Corp | 半導体装置 |
| US7209332B2 (en) * | 2002-12-10 | 2007-04-24 | Freescale Semiconductor, Inc. | Transient detection circuit |
| US7187530B2 (en) * | 2002-12-27 | 2007-03-06 | T-Ram Semiconductor, Inc. | Electrostatic discharge protection circuit |
| US20060145749A1 (en) * | 2004-12-30 | 2006-07-06 | Dipankar Bhattacharya | Bias circuit having reduced power-up delay |
| JP2008193144A (ja) * | 2007-01-31 | 2008-08-21 | Mitsumi Electric Co Ltd | サーマルヘッド駆動回路 |
| TWI333332B (en) * | 2007-03-13 | 2010-11-11 | Novatek Microelectronics Corp | Pulse extension circuits for extending pulse signals |
| CN102130589B (zh) * | 2011-01-18 | 2013-06-19 | 浙江大学 | 电流延时电路 |
| US8618857B2 (en) * | 2012-03-27 | 2013-12-31 | Monolithic Power Systems, Inc. | Delay circuit and associated method |
| TWI786679B (zh) * | 2021-06-11 | 2022-12-11 | 新唐科技股份有限公司 | 延遲電路與電路系統 |
| KR20230044002A (ko) * | 2021-09-10 | 2023-03-31 | 창신 메모리 테크놀로지즈 아이엔씨 | 신호 차폐 회로 및 반도체 메모리 |
| CN114257221B (zh) * | 2022-03-01 | 2022-06-03 | 成都芯翼科技有限公司 | 一种信号沿检测延迟电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682113A (en) * | 1995-09-27 | 1997-10-28 | Lg Semicon Co., Ltd. | Pulse extending circuit |
| US5672990A (en) * | 1996-01-26 | 1997-09-30 | United Microelectronics Corporation | Edge-trigger pulse generator |
-
1996
- 1996-06-28 JP JP16990496A patent/JP3575920B2/ja not_active Expired - Fee Related
- 1996-11-04 US US08/743,363 patent/US6016070A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424175B1 (ko) * | 2001-08-30 | 2004-03-24 | 주식회사 하이닉스반도체 | 컨트롤 신호 발생 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6016070A (en) | 2000-01-18 |
| JP3575920B2 (ja) | 2004-10-13 |
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