JPH1022796A - タイミング回路 - Google Patents
タイミング回路Info
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- JPH1022796A JPH1022796A JP8169904A JP16990496A JPH1022796A JP H1022796 A JPH1022796 A JP H1022796A JP 8169904 A JP8169904 A JP 8169904A JP 16990496 A JP16990496 A JP 16990496A JP H1022796 A JPH1022796 A JP H1022796A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electric Clocks (AREA)
- Pulse Circuits (AREA)
Abstract
合は、増幅されたパルス幅を有する信号を出力するタイ
ミング回路において、パルス幅の小さいグリッチノイズ
が入力された場合は、そのパルス幅に対応した波形を有
する信号を出力させる。 【解決手段】 タイミング回路を、入力端子にその入力
部が接続された第1の遅延回路と、前記第1の遅延回路
にその第1の入力端子が接続され、前記入力端子にその
第2の入力端子が接続された第1のNAND回路と、前
記NAND回路の出力部にその入力部が接続された第2
の遅延回路と、前記入力端子にその入力部が接続された
インバータと、前記第2の遅延回路の出力部にその第1
の入力端子が接続され、前記インバータの出力部にその
第2の入力端子が接続された第2のNAND回路とで構
成した。
Description
されるタイミング回路に関するものである。
接続されたインバータと、このインバータの出力部に接
続されたRC遅延回路と、このRC遅延回路の出力部と
先のインバータの出力部とにその入力部が接続された2
入力NAND回路とを有するものがあった。この回路の
出力信号は、入力信号のLからHへの変化に対応して即
座にLからHへ変化し、入力信号のHからLへの変化か
ら一定期間後HからLへ変化する。つまり、入力信号の
パルス幅よりも広いパルス幅を有する出力信号を出力す
る。
詳細に説明するが、従来のタイミング回路では、入力端
子にグリッチノイズが入力された場合も、グリッチノイ
ズのHからLへの変化から一定期間後HからLへ変化す
る信号を出力してしまう。つまり、グリッチノイズのパ
ルス幅も広げる動作をしてしまう。従って、この出力信
号が入力される回路において誤動作を引き起こす恐れが
あった。
路は、入力端子と、入力端子にその入力部が接続された
第1の遅延回路と、前記第1の遅延回路にその第1の入
力端子が接続され、前記入力端子にその第2の入力端子
が接続された第1のNAND回路と、前記NAND回路
の出力部にその入力部が接続された第2の遅延回路と、
前記入力端子にその入力部が接続されたインバータと、
前記第2の遅延回路の出力部にその第1の入力端子が接
続され、前記インバータの出力部にその第2の入力端子
が接続された第2のNAND回路と、を有する。
施の形態を示す回路図である。
13と2つのNAND回路11、15とインバータ14
を有する。
Nが入力され、このRC遅延回路12の出力部は、第1
のNAND回路11の第1の入力端子に接続される。こ
の第1のNAND回路11の第2の入力端子には、入力
信号INが入力され、NAND回路11の出力端子は、
第2のRC遅延回路13の入力部に接続されている。こ
のRC遅延回路13の出力部は、第2のNAND回路1
5の第1の入力端子に接続され、この第2のNAND回
路15の第2の入力端子には入力信号INのインバータ
14による反転信号が入力される。
示す回路構成で、第1のインバータ21、第2のインバ
ータおよび第1のインバータの出力部と接地電位GND
との間に接続されたコンデンサ22とを有する。
その出力部との間に接続されたPMOSと、その出力部
と接地電位との間に直列に接続された抵抗RとNMOS
とを有している。
る。1)入力信号inがHレベルからLレベルに変化す
る場合、インバータ21のPMOSがオン状態となり電
源電位からノード1(インバータ21の出力部)に電位
が供給される。従って、コンデンサ22が充電される。
ここで、このPMOSの電位供給能力が大きく設定され
ているためキャパシタ22は即座に充電される。このコ
ンデンサ22が充電された後は、ノード1の電位レベル
はHレベルとなり、出力信号outはLレベルとなる。
2)入力信号inがLレベルからHレベルに変化する
と、インバータ21のNMOSがオン状態となる。従っ
て、コンデンサに蓄積された電荷が抵抗RおよびNMO
Sを介してGNDに放電される。しかしながら、この場
合、放電経路に抵抗Rを有するため、放電が徐々に行わ
れる。従って、ノード1の電位は徐々に低下し、その電
位がインバータ23のしきい値を越えるとインバータ2
3はHレベルを出力する。つまり、出力信号outは、
入力信号inのLレベルからHレベルへの変化から一定
の期間後に、LレベルからHレベルに変化する。
グチャートを用いて説明するが、図1の回路の効果を分
かりやすくするために、まず、比較のための回路の構成
および動作を説明する。
D回路43とインバータ41を有する。
れ、このインバータ41の出力はRC遅延回路42に入
力される。このRC遅延回路42の出力部とインバータ
41の出力部は、NAND回路43の第1および第2の
入力端子にそれぞれ入力される。RC遅延回路42の構
成は図2の回路と同じであるためその説明を省略する。
図である。
1個のインバータによる遅延時間等は考慮していない。
ベルからHレベルに変化し、所望の期間(t1−2)H
レベルを維持した後、HレベルからLレベルに変化する
入力信号INが入力された場合について説明する。符号
t1−2は、時刻t1からt2までの期間を示す。
変化(時刻t1)に応答して、ノード1(インバータ4
1の出力部)の電位はHレベルからLレベルへ変化する
(図5(a)(b))。ノード1の電位がLレベルになると、
出力信号OUTは、Hレベルとなる(図5(e))。一
方、ノード1の電位がLレベルになると、インバータ4
21を構成するPMOSがオン状態となり、ノード2の
電位がHレベルとなる。ここで、このPMOSの電位供
給能力が大きく設定されているためコンデンサ422は
即座に充電される(図5(c))。ノード2の電位がHレ
ベルの時、インバータ423の出力信号は、Lレベルと
なる(図5(d))。
2)Hレベルを維持した後、HレベルからLレベルへ変
化(時刻t2)すると、インバータ421のNMOSが
オン状態となり、コンデンサに蓄積された電荷が抵抗R
およびNMOSを介してGNDに徐々に放電される。従
って、ノード2の電位は徐々に低下し(図5(c))、そ
の電位がインバータ423のしきい値を越える(時刻t
3)とインバータ423はHレベルを出力する(図5
(d))。従って、出力信号OUTは、Lレベルとなる
(図5(e))。
場合、入力信号はHレベルの期間(期間t4−5)が短
い信号となる。この場合、入力信号INのLレベルから
Hレベルへの変化(時刻t4)に応答して、ノード1の
電位はHレベルからLレベルへ変化する(図5(f)
(g))。ノード1の電位がLレベルになると、ノード2
の電位がHレベルとなる(図5(h))。ノード2の電位
がHレベルの時、インバータ423の出力信号は、Lレ
ベルとなり(図5(i))、出力信号OUTはHレベルと
なる(図5(j))。
ルへ変化(時刻t5)すると、インバータ421のNM
OSがオン状態となり、コンデンサ422に蓄積された
電荷が抵抗RおよびNMOSを介してGNDに徐々に放
電される。従って、ノード2の電位は徐々に低下し(図
5(i))、その電位がインバータ423のしきい値を越
える(時刻t6)とインバータ423はHレベルを出力
する(図5(i))。従って、出力信号OUTは、Lレベ
ルとなる(図5(j))。このように、グリッチノイズが
発生した場合も、入力信号のパルスの幅(t4ー5)を
広げた出力信号(パルス幅:t4ー6)を出力してしま
う。
れると所望の動作が行われない恐れがある。
が所望のパルス幅を有する場合は、出力信号のパルス幅
を広げ、グリッチノイズが入力された場合は、パルス幅
を広げることなく、このグリッチノイズをそのまま出力
する。
ャートを用いて説明する。
ベルからHレベルに変化し、所望の期間(t1ー3)H
レベルを維持した後、HレベルからLレベルに変化する
入力信号INが入力された場合について説明する。
たように、RC遅延回路の出力信号は、入力される信号
がHレベルからLレベルに変化したのに応答して、即座
にHレベルからLレベルに変化するが、入力される信号
がLレベルからHレベルに変化した場合は、その出力信
号は一定期間後にLレベルからHレベルに変化する。
ベルへの変化(時刻t1)に応答して、一定期間後(期
間t1−2)RC遅延回路の出力信号はLレベルからH
レベルに変化する。
ルへの変化(時刻t3)に応答して、RC遅延回路の出
力信号は即座にHレベルからLレベルに変化する。
ベル、RC遅延回路12の出力はLレベルで、時刻t1
からt2までは、入力信号はHレベル、RC遅延回路1
2の出力はLレベルで、時刻t2からt3までは、入力
信号はHレベル、RC遅延回路12の出力はHレベル
で、時刻t3以降は、入力信号はLレベル、RC遅延回
路の出力はLレベル(図3(a)(b))となる。従って、N
AND回路11の出力信号は、時刻t2まではHレベル
で、時刻t2からt3まではLレベルで、時刻t3以降
はHレベルとなる(図3(c))。
がLレベルからHレベルに変化した場合は、その出力信
号は一定期間後にLレベルからHレベルに変化するの
で、RC遅延回路の出力信号は、時刻t2から時刻t4
(t4>t3)までの間Lレベルを維持する(図3
(d))。
t1からt3までの間Lレベルを維持している(図3
(e))。従って、出力信号OUTは、時刻t1からt4
までの間Hレベルを維持する(図3(f))。
ルス幅(t1ー3)を増幅したパルス幅(t1ー4)を
有する信号を出力する。
いて説明する。
t5−t6)が短い信号となる。この場合、入力信号I
NのLレベルからHレベルへの変化(時刻t5)に応答
して、RC遅延回路のノード1の電位はHレベルから徐
々に低下し始める(図3(h))。しかしながら、ノード
1の電位がインバータ23のしきい値を越える前に入力
信号INがHレベルからLレベルへ変化(時刻t6)す
るため、インバータ23の出力信号(RC遅延回路13
の出力信号)はLレベルを維持する(図3(i))。従っ
て、NAND回路11の出力信号は、Hレベルを維持し
(図3(j))、RC遅延回路13の出力もHレベルを維
持する(図3(k))。
から時刻t6の期間Lレベルとなるため、NAND回路
15の出力信号は、時刻t5から時刻t6の期間のみH
レベルを維持する。
ッチノイズが発生した場合は、そのノイズのパルス幅
(t5ー6)に対応したパルス幅(t5ー6)を有する
出力信号を発生させる。従って、次段の回路に、パルス
幅の広い信号が入力されず、誤動作を防止することがで
きる。
らかじめ設定された入力信号のパルス幅(t1ー3)に
対応して設定しておけば、このパルス幅以下のパルスを
有する信号はノイズと判断され、出力信号OUTのパル
ス幅は広がらない。
力信号のパルス幅をどの程度広げる必要があるかによっ
て適宜設定することができる。
なく適宜変更が可能である。
施の形態を示す回路図である。
63と2つのNOR回路61、65とインバータ64を
有する。
Nが入力され、このRC遅延回路12の出力部は、第1
のNOR回路61の第1の入力端子に接続される。この
第1のNOR回路61の第2の入力端子には、入力信号
INが入力され、NOR回路61の出力端子は、第2の
RC遅延回路63の入力部に接続されている。このRC
遅延回路63の出力部は、第2のNOR回路65の第1
の入力端子に接続され、この第2のNOR回路65の第
2の入力端子には入力信号INのインバータ64による
反転信号が入力される。
示す回路構成で、第1のインバータ71、第2のインバ
ータ72および第1のインバータの出力部と電源電位と
の間に接続されたコンデンサ72とを有する。
その出力部との間に直列に接続されたPMOSと抵抗R
と、その出力部と接地電位との間に接続されたNMOS
とを有している。
路と逆の動作を行うため、その動作説明を省略する。
図タイミングチャートに示した。ここで、この図6の回
路は、先に詳細に説明した図1の回路とその論理レベル
が逆の動作を行うためその動作説明を省略する。
らかじめ設定された入力信号のパルス幅に対応して設定
しておけば、このパルス幅以下のパルスを有する信号は
ノイズと判断され、出力信号OUTのパルス幅は広がら
ない。
力信号のパルス幅をどの程度広げる必要があるかによっ
て適宜設定することができる。
なく適宜変更が可能である。
回路によれば、グリッチノイズが入力された場合は、そ
のノイズのパルス幅に対応したパルス幅を有する出力信
号を出力することができる。従って、次段の回路に、パ
ルス幅の広い信号が入力されず、誤動作を防止すること
ができる。
Claims (6)
- 【請求項1】 入力端子と、 入力端子にその入力部が接続された第1の遅延回路と、 前記第1の遅延回路にその第1の入力端子が接続され、
前記入力端子にその第2の入力端子が接続された第1の
NAND回路と、 前記NAND回路の出力部にその入力部が接続された第
2の遅延回路と、 前記入力端子にその入力部が接続されたインバータと、 前記第2の遅延回路の出力部にその第1の入力端子が接
続され、前記インバータの出力部にその第2の入力端子
が接続された第2のNAND回路と、 を有することを特徴とするタイミング回路。 - 【請求項2】前記第1の遅延回路は、 その入力部に入力される信号の第1の論理レベルから第
2の論理レベルに変化に対応して第1の論理レベルから
第2の論理レベルに変化する出力信号を出力し、 その入力部に入力される信号の第2の論理レベルから第
1の論理レベルに変化に対応して第2の論理レベルから
第1の論理レベルに変化する出力信号を一定期間後に出
力することを特徴とする請求項1記載のタイミング回
路。 - 【請求項3】 前記第1の遅延回路は、 電源電位供給部とその出力部との間に接続されたPチャ
ネル型MOSトランジスタと、その出力部と接地電位供
給部との間に直列に接続された抵抗およびNチャネル型
MOSトランジスタとを有する第1のインバータと、 前記インバータの出力部と接地電位供給部との間に接続
されたコンデンサと、 前記インバータの出力部に接続された第2のインバータ
と、 を有することを特徴とする請求項1記載のタイミング回
路。 - 【請求項4】 入力端子と、 入力端子にその入力部が接続された第1の遅延回路と、 前記第1の遅延回路にその第1の入力端子が接続され、
前記入力端子にその第2の入力端子が接続された第1の
NOR回路と、 前記第1のNOR回路の出力部にその入力部が接続され
た第2の遅延回路と、 前記入力端子にその入力部が接続されたインバータと、 前記第2の遅延回路の出力部にその第1の入力端子が接
続され、前記インバータの出力部にその第2の入力端子
が接続された第2のNOR回路と、 を有することを特徴とするタイミング回路。 - 【請求項5】 前記第1の遅延回路は、 その入力部に入力される信号の第1の論理レベルから第
2の論理レベルに変化に対応して第1の論理レベルから
第2の論理レベルに変化する出力信号を出力し、 その入力部に入力される信号の第2の論理レベルから第
1の論理レベルに変化に対応して第2の論理レベルから
第1の論理レベルに変化する出力信号を一定期間後に出
力することを特徴とする請求項4記載のタイミング回
路。 - 【請求項6】 前記第1の遅延回路は、 電源電位供給部とその出力部との間に直列に接続された
Pチャネル型MOSトランジスタおよび抵抗と、その出
力部と接地電位供給部との間に接続されたNチャネル型
MOSトランジスタとを有する第1のインバータと、 前記インバータの出力部と電源電位供給部との間に接続
されたコンデンサと、 前記インバータの出力部に接続された第2のインバータ
と、 を有することを特徴とする請求項4記載のタイミング回
路。
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