JP3825573B2 - 同期回路とその遅延回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばシンクロナスＤＲＡＭ等に適用され、外部クロック信号に同期した信号を発生する同期回路に関する。
【０００２】
【従来の技術】
例えば外部クロック信号に同期した内部クロック信号を発生する回路としては、例えばＳＡＤ（Synchronous Adjustable Delay）方式の同期回路がある。この同期回路はフィードバックループを用いずに、クロック信号を複数の単位遅延素子からなる遅延線へ供給することにより、クロック信号の周期を直接測定し、この測定した周期の情報を状態保持部に記憶させる。この状態保持部に記憶された情報をもとに新たなクロック信号を複数の単位遅延素子からなる遅延線へ供給し、外部クロック信号に対して周期が整数倍遅れた遅延量を有するクロック信号を生成して同期させる。
【０００３】
【発明が解決しようとする課題】
この種の同期回路において、外部クロック信号と同期をとった内部クロック信号の同期精度は単位遅延素子の遅延量に依存する。データを高速に転送する場合、クロック信号の周波数を高くする必要が生じる。このため、クロック信号の周期が単位遅延素子の遅延量に比較して無視できない程度に高くなると同期がとれなくなる虞がある。
【０００４】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、クロック信号の周波数が高くなった場合においても同期精度を向上し得る同期回路を提供しようとするものである。
【０００５】
【課題を解決するための手段】
本発明の同期回路は、複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、前記第１の遅延線を伝搬される前進パルス信号の伝搬位置を検出し、前記第２の遅延線を伝搬する後進パルス信号を制御する状態保持部とを具備し、前記第１、第２の遅延線を構成する前記単位遅延素子は、制御信号に応じて前記前進パルス信号又は前記後進パルス信号を伝搬する直列接続された複数のクロックドインバータ回路を有し、各クロックドインバータ回路は、前記単位遅延素子に入力する信号が第１のレベルからそれより高い第２のレベルに変化するときに応答する複数の第１のトランジスタと、前記単位遅延素子に入力する信号が前記第２のレベルから第１のレベルに変化するときに応答する複数の第２のトランジスタとを含み、複数の前記第１、第２のトランジスタのうち、前記単位遅延素子に入力する信号の立ち上がりに応答する前記第１、第２のトランジスタの電流駆動能力は、他の前記第１、第２のトランジスタの電流駆動能力より大きく設定されていることを特徴とする。
【０００６】
前記第１のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より大きく設定される。
【０００７】
前記第１のトランジスタのチャネル長は、前記第２のトランジスタのチャネル長より短く設定される。
【０００８】
前記第１のトランジスタの閾値電圧は、前記第２のトランジスタの閾値電圧より小さく設定される。
【０００９】
前記第１のトランジスタが形成される基板の電圧は、前記第２のトランジスタが形成される基板の電圧より高く設定される。
【００１０】
また、本発明の同期回路は、複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、前記第１の遅延線を構成する単位遅延素子に対応して配置され、第１の遅延線に伝搬される前進パルス信号を検出してセットされ、前記第２の遅延線に伝搬される後進パルス信号に応じてリセットされる複数の状態保持回路を有し、隣接する一対の前記状態保持回路が共にセットされたセット状態、隣接する一対の前記状態保持回路が共にリセットされたリセット状態、隣接する一対の前記状態保持回路がセット、リセットされた中間状態を有し、前記第２の遅延線を制御する状態保持部とを具備する。
【００１１】
前記第２の遅延線は、前記状態保持部がセット状態の場合、前段の単位遅延素子からのパルス信号を通過し、前記状態保持部がリセット状態の場合、前段の単位遅延素子からのパルス信号に代えて前記単位遅延素子に供給されるクロック信号を通過し、前記状態保持部が中間状態の場合、前段の単位遅延素子からのパルス信号に代えて前記クロック信号を単位遅延素子が有する遅延量の１．５倍だけ遅延して通過する。
【００１２】
前記第２の遅延線を構成する単位遅延素子は、前記クロック信号を通過するクロックド・インバータ回路を有し、前記状態保持部が前記中間状態であるとき、前記クロックドインバータの制御電圧を前記リセット状態の制御電圧とセット状態の制御電圧の中間に設定される。
【００１３】
前記第２の遅延線を構成する単位遅延素子は、前記クロック信号を通過するクロックド・インバータ回路を有し、前記状態保持部が前記中間状態であるとき導通されるクロックド・インバータ回路を構成するトランジスタのチャネル幅、チャネル長、閾値電圧、基板電圧のうちの少なくとも一つを変化させ、前記クロックド・インバータ回路を通過するクロック信号を単位遅延素子の遅延量の１．５倍分だけ遅延させる。
【００１４】
前記第２の遅延線を構成する単位遅延素子は、前記状態保持部がリセット状態のとき前記クロック信号を通過する第１のクロックド・インバータ回路と、前記状態保持部が前記中間状態であるとき前記クロック信号を通過する第２のクロックド・インバータ回路を有し、この第２のクロックド・インバータ回路の遅延量を前記第１のクロックド・インバータ回路の１．５倍に設定する。
【００１５】
前記第１、第２の遅延線を構成する単位遅延素子は、前段の単位遅延素子から供給されるパルス信号を後段の単位遅延素子に伝送するクロックド・インバータ回路をそれぞれ有し、これらクロックド・インバータ回路は外部クロック信号に同期した信号により制御される。
【００１６】
さらに、本発明の同期回路は、第１のクロック信号を２倍の周期の第１、第２の信号に分割する分割回路と、前記分割回路により分割された第１の信号の同期をとる第１の同期回路と、前記分割回路により分割された第２の信号の同期をとる第２の同期回路と、前記第１、第２の同期回路の出力信号を合成し、前記第１のクロック信号に同期し、前記クロック信号と同一周期の第２のクロック信号を生成する生成回路とを具備する。
【００１７】
また、本発明の同期回路は、複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、前記第１の遅延線を構成する単位遅延素子に対応して配置され、第１の遅延線に伝搬される前進パルス信号を検出してセットされ、前記第２の遅延線に伝搬される後進パルス信号に応じてリセットされる複数の状態保持回路を有し、隣接するｎ個（ｎは２以上の整数）の前記状態保持回路が共にセットされたセット状態、前記隣接するｎ個の前記状態保持回路が全てリセットされたリセット状態、前記隣接するｎ個の前記状態保持回路がセット、リセットのいずれかとされたｎ−１個の中間状態を有し、前記第２の遅延線を制御する状態保持部とを具備する。
【００１８】
前記第２の遅延線を構成する単位遅延素子は、前記状態保持部がリセット状態のとき前記クロック信号を通過する第１のクロックド・インバータ回路と、前記状態保持部が前記中間状態であるとき前記クロック信号を通過するｎ−１個の第２のクロックド・インバータ回路を有し、これら第２のクロックド・インバータ回路の遅延量は、ｎ＝４のとき、前記第１のクロックド・インバータ回路の１＋ｍ／４倍（ｍ＝１、２…ｎ−１）に設定される。
【００１９】
さらに、本発明の同期回路は、第１のクロック信号をｎ倍（ｎは２以上の整数）の周期のｎ個の信号に分割するｎ個の分割回路と、前記ｎ個の分割回路により分割された各信号の同期をそれぞれとるｎ個の同期回路と、前記ｎ個の同期回路の出力信号を合成し、前記第１のクロック信号に同期し、前記第１のクロック信号と同一周期の第２のクロック信号を生成する生成回路とを具備する。
【００２０】
また、本発明の遅延回路は、入力パルス信号が供給されるクロックド・インバータ回路と、前記クロックド・インバータ回路から出力されるパルス信号と反転された前記入力パルス信号が供給される論理回路とを具備し、前記クロックド・インバータ回路は前記論理回路から出力されるパルス信号のパルス幅の変化方向と反対方向に前記入力パルス信号のパルス幅を変化させる。
【００２１】
前記論理回路はノア回路であり、前記クロックド・インバータ回路はパルス信号の後端を遅延する。
【００２２】
前記論理回路はナンド回路であり、前記クロックド・インバータ回路はパルス信号の先端を遅延する。
【００２３】
前記クロックド・インバータ回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタにより構成され、これらＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネル幅、チャネル長、閾値電圧、基板電圧のうちの少なくとも１つを変えることにより、ＮＭＯＳトランジスタの電流駆動能力に対するＰＭＯＳトランジスタの電流駆動能力の比を１以外に設定し、パルス信号の立ち上がり時間と立ち下がり時間を異ならせる。
【００２４】
また、本発明の同期回路は、複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、前記第１の遅延線を伝搬される前進パルス信号の伝搬位置に応じてセット状態、リセット状態が設定され、セット状態には前記後進パルス信号を前記第２の遅延線に伝搬させ、リセット状態にはクロック信号を前記第２の遅延線に伝搬させる状態保持部とを具備し、前記第１、第２の遅延線を構成する各単位遅延素子は、クロックド・インバータ回路と、このクロックド・インバータ回路から出力される前記前進又は後進パルス信号と前段の単位遅延素子から供給される反転された前記前進又は後進パルス信号が供給される論理回路とを有し、前記クロックド・インバータ回路は前記論理回路から出力されるパルス信号のパルス幅の変化方向と反対方向に前記前進又は後進パルス信号のパルス幅を変化させる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２６】
（第１の実施例）
第１の実施例は、外部クロック信号と同期をとった内部クロック信号の同期精度を向上させるため、同期精度と直接関係のある単位遅延素子の遅延量を小さくする。
【００２７】
図１は、第１の実施例に適用されるＳＡＤ方式の同期回路１１を示している。外部クロック信号ＥＣＫは遅延時間Ｄ１を有する入力バッファ回路１２を介してディレイモニタ１３に供給される。このディレイモニタ１３は前記入力バッファ回路１２と後述する出力バッファ回路が有する遅延時間Ｄ２の合計の遅延時間Ｄ１＋Ｄ２を有している。このディレイモニタ１３の出力信号Ｄｉｎは前進パルス用の遅延線としての第１の遅延線１４に供給される。この第１の遅延線１４は直列接続された複数の単位遅延素子（ＤＬ）１４ｉ−３〜１４ｉ〜１４ｉ＋３により構成されている。
【００２８】
この第１の遅延線１４の近傍には後進パルス用の遅延線としての第２の遅延線１６は配置されている。この第２の遅延線１６は直列接続された複数の単位遅延素子（ＤＬ）１６ｉ−３〜１６ｉ〜１６ｉ＋３により構成されている。これら第１、第２の遅延線１４、１５の相互間には、状態保持部１５が設けられている。この状態保持部１５は、第１、第２の遅延線１４、１６を構成する各単位遅延線に対応して配置された複数の状態保持回路１５ｉ−３〜１５ｉ〜１５ｉ＋３により構成されている。これら状態保持回路１５ｉ−３〜１５ｉ〜１５ｉ＋３は第１の遅延線１４に伝送されるパルス信号に応じて順次セットされ、第２の遅延線１６に伝送されるパルス信号に応じて順次リセットされる。セット状態の状態保持回路は第２の遅延線１６を結びつけ、リセット状態の状態保持回路は第２の遅延線１６を切離する。第２の遅延線１６を構成する各単位遅延素子１６ｉ−３〜１６ｉ＋３にはクロック信号ＣＬＫがそれぞれ供給されている。前記第２の遅延線１６の出力端には前述した出力バッファ回路１７が接続され、この出力バッファ回路１７の出力端から前記外部クロック信号ＥＣＫに同期した内部クロック信号ＩＣＫが出力される。
【００２９】
また、前記外部クロック信号ＥＣＫは第１の信号発生回路１８に供給される。この第１の信号発生回路１８はインバータ回路１８ａ、遅延時間ｄを有する遅延回路１８ｂ、これらインバータ回路１８ａ及び遅延回路１８ｂの出力信号が供給され、信号ｐａを出力するノア回路１８ｃ、この信号ｐａが供給され、反転された信号ｂｐａを出力するインバータ回路１８ｄにより構成されている（以下、参照符号の先頭に付した“ｂ”は反転信号を示す）。
【００３０】
さらに、前記入力バッファ１２から出力されるクロック信号ＣＬＫは第２の信号発生回路１９に供給される。この第２の信号発生回路１９はインバータ回路１９ａ、遅延時間ｄを有する遅延回路１９ｂ、これらインバータ回路１９ａ及び遅延回路１９ｂの出力信号が供給され、信号ｐを出力するノア回路１９ｃ、この信号ｐａが供給され、反転された信号ｂｐを出力するインバータ回路１９ｄにより構成されている。
【００３１】
また、前記第２の信号発生回路１９から出力される信号ｂｐ、及び前記第２の遅延線１６の出力信号Ｄｏｕｔは第３の信号発生回路２０に供給される。この第３の信号発生回路２０は前記信号ｂｐ、Ｄｏｕｔが供給されるフリップフロップ回路２０ａ、前記信号Ｄｏｕｔが供給されるインバータ回路２０ｂ、このインバータ回路２０ｂの出力信号と前記フリップフロップ回路２０ａの出力信号が供給されるナンド回路２０ｃ、前記フリップフロップ回路２０ａの出力信号が供給されるインバータ回路２０ｄ、このインバータ回路２０ｄの出力信号が供給されるインバータ回路２０ｅ、遅延時間ｄを有する遅延回路２０ｆ、この遅延回路２０ｆの出力信号と前記インバータ回路２０ｄの出力信号が供給されるナンド回路２０ｇ、このナンド回路２０ｇと前記ナンド回路２０ｃの出力信号が供給されるナンド回路２０ｈ、このナンド回路２０ｈの出力信号が供給され、信号ｂｐｍを出力するインバータ回路２０ｉとにより構成されている。
【００３２】
前記第１の信号発生回路１８から出力される信号ｐａ、ｂｐａ、前記第２の信号発生回路１９から出力される信号ｐ、ｂｐ、前記第３の信号発生回路２０から出力される信号ｂｐｍは、第１、第２の遅延線１４、１６、状態保持部１５に供給される。
【００３３】
図２は、図１に示す第１、第２の遅延線１４、１６、状態保持部１５のうち、ｉ段目の単位遅延素子１４ｉ、１６ｉ、状態保持回路１５ｉの構成を示している。前記単位遅延素子１４ｉは、直列接続されたクロックド・インバータ回路１４ａ、１４ｂ、このクロックド・インバータ回路１４ｂの出力端に直列接続されたインバータ回路１４ｃ、１４ｄ、クロックド・インバータ回路１４ｂの出力端と接地間に接続され、ゲートに信号ｐが供給されたＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）ＮＭ７、入力端が接地され出力端が前記クロックド・インバータ回路１４ｂの入力端に接続されたクロックド・インバータ回路１４ｆにより構成されている。
【００３４】
前記クロックド・インバータ回路１４ａ、１４ｂ、１４ｆは信号ｐ及びｂｐにより制御される。前記クロックド・インバータ回路１４ａの入力端にはｉ−１段目の単位遅延素子１４ｉ−１から出力される信号Ｆｉ−１が供給され、前記クロックド・インバータ回路１４ｂの出力端からは信号Ｆｉが出力される。さらに、前記インバータ回路１４ｄからは信号ＦＦｉが出力される。これらの信号Ｆｉ、ＦＦｉは単位遅延素子１４ｉ＋１、及び状態保持回路１５ｉ＋１にそれぞれに供給される。
【００３５】
前記状態保持部１５ｉは、直列接続されたクロックド・インバータ回路１５ａとインバータ回路１５ｂ、１５ｃとにより構成されている。前記クロックド・インバータ回路１５ａは電源Ｖｃｃと接地間に電流通路が直列接続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＰＭ１８、ＰＭ１７と、ＮＭＯＳトランジスタＮＭ１８、ＮＭ１７とにより構成されている。
【００３６】
前記ＰＭＯＳトランジスタＰＭ１８のゲートには第２の遅延線１６を構成するｉ−３段目の単位遅延素子１６ｉ−３から出力される信号ｂＲｉ−３が供給されている。前記ＰＭＯＳトランジスタＰＭ１７及び前記ＮＭＯＳトランジスタＮＭ１８のゲートには信号ｂｐｍが供給されている。前記ＮＭＯＳトランジスタＭ１７のゲートには第１の遅延線１４を構成するｉ−１段目の単位遅延素子１４ｉ−１から供給される信号ＦＦｉ−１が供給される。前記インバータ回路１５ｂの出力端からは信号ｑｉが出力され、インバータ回路１５ｂの出力端からは信号ｂｑｉが出力される。これらの信号ｑｉ、ｂｑｉは第２の遅延線１６を構成する単位遅延素子１６ｉ−２に供給される。
【００３７】
前記単位遅延素子１６ｉは、直列接続されたクロックド・インバータ回路１６ａ、１６ｂ、このクロックド・インバータ回路１６ｂの出力端に直列接続されたインバータ回路１６ｃ、１６ｄ、クロックド・インバータ回路１６ｂの出力端と接地間に接続され、ゲートに信号ｐａが供給されたＮＭＯＳトランジスタＮＭ１５、入力端に信号ＣＬＫが供給され、出力端が前記クロックド・インバータ回路１４ｂの入力端に接続されたクロックド・インバータ回路１６ｆにより構成されている。
【００３８】
前記クロックド・インバータ回路１６ａ、１６ｆは信号ｑ、ｂｑにより制御され、クロックド・インバータ回路１６ｂは信号ｐａ、ｂｐａにより制御される。前記クロックド・インバータ回路１６ａの入力端にはｉ＋１段目の単位遅延素子１６ｉ＋１から出力される信号Ｒｉ＋１が供給され、前記クロックド・インバータ回路１６ｂの出力端からは信号Ｒｉが出力される。さらに、前記インバータ回路１６ｃからは信号ｂＲｉが出力される。前記信号Ｒｉは単位遅延素子１６ｉ−１に供給され、前記信号ｂＲｉは状態保持部１５ｉ＋２に供給される。前記インバータ回路１６ｄは、前記単位遅延素子１４ｉを構成するインバータ回路１４ｄに対応したダミーのインバータ回路である。
【００３９】
図３は、図２に示す単位遅延素子１４ｉを具体的に示す回路図であり、図４は図２に示す単位遅延素子１６ｉを具体的に示す回路図である。図３、図４において、図２と同一部分には同一符号を付す。
【００４０】
図３において、クロックド・インバータ回路１４ａは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ２、ＰＭ１と、ＮＭＯＳトランジスタＮＭ２、ＮＭ１とにより構成され、クロックド・インバータ回路１４ｆは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ４、ＰＭ３と、ＮＭＯＳトランジスタＮＭ４、ＮＭ３とにより構成されている。さらに、前記クロックド・インバータ回路１４ｂは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ６、ＰＭ５と、ＮＭＯＳトランジスタＮＭ６、ＮＭ５とにより構成されている。
【００４１】
図４において、クロックド・インバータ回路１６ａは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ１０、ＰＭ９と、ＮＭＯＳトランジスタＮＭ１０、ＮＭ９とにより構成され、クロックド・インバータ回路１６ｆは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ１２、ＰＭ１１と、ＮＭＯＳトランジスタＮＭ１２、ＮＭ１１とにより構成されている。さらに、前記クロックド・インバータ回路１６ｂは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ１４、ＰＭ１３と、ＮＭＯＳトランジスタＮＭ１４、ＮＭ１３とにより構成されている。
【００４２】
図２乃至図４は、ｉ段目の単位遅延素子１４ｉ、１６ｉ、及び状態保持回路１５ｉの構成を示しているが、ｉ段目以外の単位遅延素子、及び状態保持回路も同様の構成であり、信号の入出力もｉ段目と同様の関係とされている。
【００４３】
図５は、図１乃至図４の各部の信号を示している。図１に示すＳＡＤ方式の同期回路において、入力バッファ回路１２は周期Ｔの外部クロック信号ＥＣＫよりＤ１だけ遅延した信号ＣＬＫを生成し、この信号ＣＬＫはディレイモニタ１３によりＤ１＋Ｄ２だけ遅延されて第１の遅延線１４に供給される。この第１の遅延線１４を構成する各単位遅延素子１４ｉ−３〜１４ｉ〜１４ｉ＋３は第２の信号発生回路１９から出力される信号ｐ及びｂｐに応じて前進パルス信号としての信号Ｄｉｎを伝送する。
【００４４】
状態保持部１５を構成する各状態保持回路は、第４の信号発生回路２０から供給される信号ｂｐｍ及び前段の単位遅延素子の出力信号に応じてセットされる。すなわち、状態保持回路は第１の遅延線１４に前進パルス信号が通ったときセット状態となる。
【００４５】
第２の遅延線１６の単位遅延素子は状態保持回路がセット状態のとき前段からの後進パルス信号を次段に出力し、リセット状態のとき前段からの信号を受けず、共通に入力してくるクロック信号ＣＬＫを伝搬する。すなわち、第２の遅延線１６は２段前の状態保持回路から供給される信号ｑｉ＋２、ｂｑｉ＋２、及び信号発生回路１８から供給される信号ｐａ、ｂｐａに応じて後進パルス信号、又はクロック信号ＣＬＫを伝送する。この第２の遅延線１６に後進パルス信号が通過したき、対応する状態保持回路がリセット状態される。この第２の遅延線１６の出力信号Ｄｏｕｔは出力バッファ回路１７を介して出力されることにより、内部クロック信号ＩＣＫが生成される。このため、内部クロック信号ＩＣＫの外部クロック信号ＥＣＫに対する遅延は
Ｄ１＋（Ｄ１＋Ｄ２）＋２（Ｔ−（Ｄ１＋Ｄ２））＋Ｄ２
＝２Ｔ
となる。したがって、内部クロック信号ＩＣＫは外部クロック信号ＥＣＫに同期する。
【００４６】
ところで、ＳＡＤ方式の同期回路はパルスの立ち上がり部だけについて同期をとっている。このため、パルスの立ち上がりに関係するトランジスタ（ある回路に供給された信号がハイレベルからローレベルに変化した時に、応答するトランジスタ）の電流駆動能力を高めることにより、単位遅延素子の遅延量を小さくすることができる。具体的には、図３、図４に示す単位遅延素子１４ｉ、１６ｉにおいて、パルスの立ち上がりに関係するトランジスタは前進パルス用のＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＰＭＯＳトランジスタＰＭ５、ＰＭ６、及び、後進パルス用のＮＭＯＳトランジスタＮＭ９、ＮＭ１０、ＮＭ１１、ＮＭ１２、ＰＭＯＳトランジスタＰＭ１３、ＰＭ１４である。したがって、これらトランジスタの例えばチャネル幅を大きくすることにより、電流駆動能力を高めることができる。
【００４７】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタの電流駆動能力が２：１である場合、これらトランジスタのチャネル幅の比は、通常１：２とする。したがって、この実施例においては、これらトランジスタのチャネル幅の比を、例えば１：１以下とする。
【００４８】
しかし、このような構成とすることにより、電流駆動能力を高めることができるが、ゲート容量が大きくなってしまう。そこで、立ち下がりに関係するＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＮＭＯＳトランジスタＮＭ５、ＮＭ６や、ＰＭＯＳトランジスタＰＭ９、ＰＭ１０、ＰＭ１１、ＰＭ１２、ＰＭ１３、ＰＭ１４のチャネル幅を小さくすることにより、増加したゲート容量をキャンセルすることができる。したがって、クロックド・インバータ回路に入力されたパルス信号に比べて、クロックド・インバータ回路から出力されるパルス信号の立ち下がり応答速度は速くなり、立ち上がり応答速度は遅くなるため、パルス幅は単位遅延素子を通る度に大きくなってしまうという問題が生じる。しかし、クロックドインバータ１４ｂ（ＮＭ５、ＮＭ６、ＰＭ５、ＰＭ６）を信号ｐ、信号ｂｐで制御し、クロックド・インバータ回路１６ｂを信号ｐａ、信号ｂｐａによりそれぞれ制御し、それ以降パルス信号が伝搬しないように制御することでパルス幅が広がることを防止できる。
【００４９】
尚、電流駆動能力を変える構成としては、チャネル幅を変える場合に限定されるものではなく、チャネル長、トランジスタの閾値電圧、あるいは基板電圧を変えることでも実現出来る。
【００５０】
チャネル長を変える場合、ＰＭＯＳトランジスタのチャネル長をＮＭＯＳトランジスタのチャネル長より長くする。
【００５１】
トランジスタの閾値電圧を変える場合、ＮＭＯＳトランジスタの閾値電圧を通常より下げ、ＰＭＯＳトランジスタの閾値電圧を通常より高くする。
【００５２】
基板電圧を変える場合、ＰＭＯＳトランジスタのバックゲートバイアスをＮＭＯＳトランジスタのバックゲートバイアスより高くする。
【００５３】
このように設定することにより、パルスの立ち上がりを高速化することができる。
【００５４】
上記第１の実施例によれば、第１、第２の遅延線１４、１６を構成する各単位遅延素子のパルス信号の立ち上がりに関係するトランジスタ（ある回路に供給された信号がハイレベルからローレベルに変化した時に、応答するトランジスタ）の電流駆動能力を高めている。したがって、パルス信号の立ち上がり時間を高速化でき、パルス信号の立ち上がりに要する遅延時間を短縮することができ、同期精度を向上できる。
【００５５】
さらに、第２の遅延素子内のクロックド・インバータ回路を所定の制御信号で制御しているため、パルス幅が広くなったパルス信号を次段へ伝搬することを防止できる。
【００５６】
（実施例２）
第２の実施例では、外部クロック信号に対して内部クロック信号を半周期ずらして同期させる場合について説明する。
【００５７】
第２の実施例において、第１の実施例との主な相違点は、第２の遅延線１６に中間電位を与えることにより、第２の遅延線の遅延量を大きくしている点である。
【００５８】
図６は、第２の実施例に係る同期回路の構成を示しており、第１の実施例と同一部分には同一符号を付している。図６において、ディレイモニタ３１は入力バッファ回路１２と、出力バッファ回路１７の合計の遅延時間の２倍の遅延時間（２（Ｄ１＋Ｄ２））を有している。また、第２の遅延線１６の単位遅延素子の数は第１の遅延線１４の単位遅延素子の数の半分とされ、第１の遅延線１４を構成する単位遅延素子の１つおきに配置されている。すなわち、この同期回路において、第２の遅延線１６を伝搬する後進パルス信号は、第１の遅延線１４内を前進パルスが伝搬した単位遅延素子の数の半分の数の単位遅延素子だけ伝搬させる。このようにすることで、外部クロック信号に対して内部クロック信号を半周期ずらして同期させることができる。
【００５９】
図７（ａ）（ｂ）は、図６に示す状態保持部１５の概略的な動作を示している。ここで、“Ｓ”はセット状態を示し、前進パルス信号が通ったときセット状態となり、後進パルス信号用の単位遅延素子はそのセット状態のときには前段からの後進パルスを次段に出力する。“Ｒ”はリセット状態を示し、後進パルス信号が通過したきリセット状態となる。後進パルス信号用の単位遅延素子は状態保持部がリセット状態のとき前段からの信号を受けず、共通に入力されるクロック信号を伝搬する。
【００６０】
図７（ａ）（ｂ）に示すように、半周期ずらして同期をとる同期回路の場合、状態保持回路のセット・リセットの情報を半分しか使っていない。これは無駄であるため、隣接する一対の状態保持回路で１つの情報を設定するようにする。
【００６１】
つまり、図８（ａ）（ｂ）（ｃ）に示すように、一対の状態保持回路が共にセットのときをセット“Ｓ”と定義し、一対の状態保持回路が共にリセットのときをリセット“Ｒ”と定義する。さらに、図８（ｂ）に示すように、一対の状態保持回路がセット・リセットのときは新たに中間状態“Ｍ”と定義する。すなわち、状態保持部が３値の情報を保持するようにする。中間状態“Ｍ”のとき、第２の遅延線を構成する単位遅延素子の遅延量を半分にすることは難しい。このため、中間状態“Ｍ”のときはリセット“Ｒ”と同じように、前段からの入力は受けず、共通に入力されるクロック信号ＣＬＫを伝搬するようにする。但し、第２の遅延線１６を構成する単位遅延素子の遅延量を第１の遅延線１４を構成する単位遅延素子の遅延量の１．５倍とする。このような構成とすることにより、単位遅延素子の遅延量の半分に同期精度を向上させることができる。この点について詳細は後述する。
【００６２】
図９は、図６を具体的に示す構成図であり、図１、図６と同一部分には同一符号を付し、異なる部分についてのみ説明する。第１の遅延線１４、状態保持回路１５、第１の遅延線１６において、隣接する２つの回路が対を構成する。第２の遅延線１６は、単位遅延素子１６ｉ−６、１６ｉ−４、１６ｉ−２、１６ｉ…と、これら単位遅延素子１６ｉ−６、１６ｉ−４、１６ｉ−２、１６ｉ…を制御する信号を生成する信号発生回路１６ｉ−５、１６ｉ−３、１６ｉ−１、１６ｉ＋１…が交互に配置されている。
【００６３】
また、第１の信号発生回路３０は、遅延時間Ｄを有するバッファ回路３０ｅ、インバータ回路３０ａ、遅延時間Ｄを有する遅延回路３０ｂ、オア回路３０ｃ、インバータ回路３０ｄにより構成されている。この第１の信号発生回路３０は、外部クロック信号ＥＣＫをバッファ回路３０ｅにより遅延時間Ｄだけ遅延した信号より信号ｐ０、ｂｐ０を生成する。この信号ｐ０、ｂｐ０のパルス幅は単位遅延素子の遅延量とほぼ等しく設定されている。
【００６４】
図１０は、図９のｉ段目とｉ＋１段目の単位遅延素子１４ｉ、１４ｉ＋１、１６ｉ、状態保持回路１５ｉ、１５ｉ＋１、信号発生回路１６ｉ＋１を示している。
【００６５】
単位遅延素子１４ｉは、直列接続されたクロックド・インバータ回路１４ａ−１、インバータ回路１４ｂ−１、このインバータ回路１４ｂ−１の出力端に直列接続されたインバータ回路１４ｄ−１、前記クロックド・インバータ回路１４ａ−１の出力端に接続されたインバータ回路１４ｃ−１、入力端が接地され出力端が前記インバータ回路１４ｂ−１の入力端に接続されたクロックド・インバータ回路１４ｅ−１により構成されている。前記クロックド・インバータ回路１４ａ−１、１４ｅ−１は信号ｐ及びｂｐにより制御される。前記クロックド・インバータ回路１４ａの入力端にはｉ−１段目の単位遅延素子１４ｉ−１から出力される信号Ｆｉ−１が供給され、前記インバータ回路１４ｂ−１の出力端からは信号Ｆｉが出力される。さらに、前記インバータ回路１４ｃ−１からは信号ＦＦｉが出力される。信号Ｆｉ、ＦＦｉは単位遅延素子１４ｉ＋１、及び状態保持回路１５ｉ＋１にそれぞれ供給される。インバータ回路１４ｄ−１は、後述する単位遅延素子１６ｉに設けられたインバータ回路１６ｃ−１に対応したダミーのインバータ回路である。
【００６６】
単位遅延素子１４ｉ＋１は、単位遅延素子１４ｉとほぼ同様の構成であり、単位遅延素子１４ｉと同一部分には添え字“−２”を付し説明は省略する。
【００６７】
前記状態保持部１５ｉは、直列接続されたクロックド・インバータ回路１５ａ−１とインバータ回路１５ｂ−１とにより構成されている。前記クロックド・インバータ回路１５ａ−１は電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ２８、ＰＭ２７と、ＮＭＯＳトランジスタＮＭ２８、ＮＭ２７とにより構成されている。前記ＰＭＯＳトランジスタＰＭ２８のゲートには第２の遅延線１６を構成するｉ−６段目の単位遅延素子１６ｉ−６から出力される信号ｂＲｉ−６が供給されている。前記ＰＭＯＳトランジスタＰＭ２７及び前記ＮＭＯＳトランジスタＮＭ２８のゲートには信号ｂｐｍが供給されている。前記ＮＭＯＳトランジスタＭ２７のゲートには第１の遅延線１４を構成するｉ−１段目の単位遅延素子１４ｉ−１から供給される信号ＦＦｉ−１が供給される。前記インバータ回路１５ｂ−１の出力端からは信号ｑｉが出力される。
【００６８】
状態保持回路１５ｉ＋１は、状態保持回路１５ｉとほぼ同様の構成であり、状態保持１５ｉと同一部分には添え字“−２”を付し説明は省略する。
【００６９】
前記単位遅延素子１６ｉは、直列接続されたクロックド・インバータ回路１６ａ−１、インバータ回路１６ｂ−１、このインバータ回路１６ｂ−１の出力端に接続されたインバータ回路１６ｃ−１、入力端に信号ＣＬＫが供給され、出力端が前記インバータ回路１４ｂ−１の入力端に接続されたクロックド・インバータ回路１６ｄ−１、前記クロックド・インバータ回路１６ａ−１の出力端に接続されたインバータ回路１６ｅ−１、電流通路が直列接続されたＰＭＯＳトランジスタＰＭ３１、ＮＭＯＳトランジスタＮＭ３１とにより構成されている。
【００７０】
前記ＰＭＯＳトランジスタＰＭ３１、ＮＭＯＳトランジスタＮＭ３１は図示せぬｉ＋５段目の信号発生回路から供給される信号ｑｑｉ＋５、ｂｑｑｉ＋５に応じて信号ｂｑを発生する。前記クロックド・インバータ回路１６ａ−１は前記信号ｂｑｑｉ＋５、ｑｑｉ＋５により制御され、クロックド・インバータ回路１６ｄ−１は前記信号ｑｑｉ＋５、ｂｑｑｉ＋５により制御される。前記クロックド・インバータ回路１６ａ−１の入力端には図示せぬｉ＋２段目の単位遅延素子から出力される信号Ｒｉ＋２が供給され、前記インバータ回路１６ｂ−１の出力端からは信号Ｒｉが出力される。さらに、前記インバータ回路１６ｃ−１からは信号ｂＲｉが出力される。前記インバータ回路１６ｅ−１は、前記単位遅延素子１４ｉを構成するインバータ回路１４ｃ−１に対応したダミーのインバータ回路である。
【００７１】
前記ＰＭＯＳトランジスタＰＭ３１、ＮＭＯＳトランジスタＮＭ３１、クロックド・インバータ回路１６ｄ−１を制御する信号は前記ｉ＋５段目の信号発生回路の出力信号に限定されるものではなく、別の段の信号発生回路の出力信号を用いることも可能である。
【００７２】
前記信号発生回路１６ｉ＋１は、電源Ｖｃｃと接地間に直列接続されたＰＭＯＳトランジスタＰＭ３６、ＰＭ３７、ＮＭＯＳトランジスタＮＭ３７、ＮＭ３６、及び前記ＰＭＯＳトランジスタＰＭ３６、ＰＭ３７の接続ノード電流通路が直列接続されたＰＭＯＳトランジスタＰＭ３８、ＰＭ３９とにより構成されている。
【００７３】
前記ＰＭＯＳトランジスタＰＭ３６、及びＮＭＯＳトランジスタＮＭ３６のゲートには前記状態保持回路１５ｉの出力信号ｑｉが供給され、前記ＰＭＯＳトランジスタＰＭ３７、及びＮＭＯＳトランジスタＮＭ３７のゲートには前記状態保持回路１５ｉ＋１の出力信号ｑｉが供給される。前記ＰＭＯＳトランジスタＰＭ３９のゲートには前記第１の信号発生回路３０から出力される信号ｂｐ０が供給され、電流通路の一端には電圧ＶＢＬが供給されている。さらに、前記ＰＭＯＳトランジスタＰＭ３８のゲートには信号ｂｑｉが供給されている。前記ＰＭＯＳトランジスタＰＭ３７とＮＭＯＳトランジスタＮＭ３７の接続ノードからは信号ｂｑｑｉ＋１が出力され、この信号ｂｑｑｉ＋１は、単位遅延素子１６ｉ−４に供給される。
【００７４】
図１１は、前記単位遅延素子１４ｉ、１４ｉ＋１を具体的に示す回路図であり、図１２は、前記単位遅延素子１６ｉ、１６ｉ＋１を具体的に示す回路図である。図１１、図１２において、図１０と同一部分には同一符号を付す。
【００７５】
上記構成において、隣接する状態保持回路１５ｉ、１５ｉ＋１の出力信号ｑｉ とｑｉ＋１が共にハイレベルのとき、つまり、一対の状態保持回路がセット状態のとき、信号発生回路１６ｉ＋１の出力信号ｂｑｑｉ＋１はローレベルとなる。また、信号ｑｉとｑｉ＋１が共にローレベルのとき、つまり、一対の状態保持回路がリセット状態のとき、信号発生回路１６ｉ＋１の出力信号ｂｑｑｉ＋１はハイレベルとなる。さらに、一対の状態保持回路の出力信号のうち信号ｑｉがハイレベルで、信号ｑｉ＋１がローレベルで、且つ、前記第１の信号発生回路３０の出力信号ｂｐ０がローレベルのとき、つまり、中間状態“Ｍ”の場合、信号発生回路１６ｉ＋１の出力信号ｂｑｑｉ＋１が電圧ＶＢＬというレベルになる。
【００７６】
単位遅延素子１６ｉに供給される図示せぬｉ＋５段目の信号発生回路の出力信号ｂｑｑｉ＋５も図示せぬｉ＋４段目、ｉ＋５段目の状態保持回路の出力信号に応じて上記と同様にハイレベル、又はローレベルに設定される。
【００７７】
単位遅延素子１６ｉは、一対の状態保持回路がセット状態のとき、クロックド・インバータ回路１６ａ−１とインバータ回路１６ｂ−１のパスが形成され、前段から供給される後進パルス信号が次段へ伝搬される。
【００７８】
また、一対の状態保持回路がリセット状態のとき、クロックド・インバータ回路１６ａ−１が非導通とされ、クロックド・インバータ回路１６ｄ−１が導通される。このため、前段からの後進パルス信号が遮断され、クロック信号ＣＬＫが後段に伝送される。
【００７９】
一方、前述したように、中間状態“Ｍ”の場合、一対の状態保持回路の出力信号のうち信号ｑｉがハイレベルで、信号ｑｉ＋１がローレベルで、且つ、前記第１の信号発生回路３０の出力信号ｂｐ０がローレベルである。このとき、信号発生回路１６ｉ＋１の出力信号ｂｑｑｉ＋１は電圧ＶＢＬというレベルになる。ここで、電圧ＶＢＬはクロック信号ＣＬＫを通過するクロックド・インバータ回路１６ｄ−１のＮＭＯＳトランジスタの電流駆動能力を低下させる電位であり、例えばリセット状態の信号ｂｑｑｉ＋１の電位を１．８Ｖ、セット状態の電位を０Ｖとした場合、約１．０Ｖ程度とされる。このように電圧ＶＢＬを設定することにより、リセット状態におけるクロック信号ＣＬＫに比べて、クロック信号を１．５倍の遅延できる。
【００８０】
また、図１３に示すように、信号ｂｐ０はクロック信号ＣＬＫが立ち上がる寸前のタイミングで立ち下がり、クロック信号ＣＬＫが立ち上がると即立ち上がる信号であり、パルス幅が単位遅延素子の遅延量分程度とされている。したがって、信号ｂｑｑｉ＋１（ｂｑｑｉ＋５）は信号ｂｐ０がローレベルの時のみ電圧ＶＢＬとなる。
【００８１】
すなわち、前進パルス信号が第１の遅延線１４に伝搬されるに従って隣接する一対の状態保持回路の出力信号がハイレベル、及びローレベルとなるタイミングは多くある。しかし、図１４（ａ）に示すように、隣接する一対の状態保持回路の出力信号ｑｉ、ｑｉ＋１がハイレベル、及びローレベルとなった場合においても、信号ｂｐ０が発生しない場合、中間状態“Ｍ”は発生しない。
【００８２】
これに対して、図１４（ｂ）に示すように、隣接する一対の状態保持回路の出力信号ｑｉ、ｑｉ＋１がハイレベル、ローレベルで信号ｂｐ０が発生された場合、中間状態“Ｍ”が発生する。
【００８３】
このようにして一対の状態保持回路がセット状態とリセット状態である中間状態“Ｍ”のときは、クロック信号ＣＬＫが通常時の１．５倍遅延される。したがって、第２の遅延線１６から出力される信号Ｄｏｕｔは、図１３に示すように、第１の遅延線１４に供給される信号Ｄｉｎより時間（Ｔ−２（Ｄ１＋Ｄ２））／２だけ遅れて出力され、さらに、この信号Ｄｏｕｔが出力バッファ回路１７により遅延量Ｄ２だけ遅延されるため、内部クロック信号ＩＣＫは外部クロック信号ＥＣＫより半周期遅延される。
【００８４】
上記第２の実施例によれば、一対の状態保持回路がそれぞれセット状態とリセット状態である中間状態“Ｍ”のとき、クロック信号ＣＬＫが供給されるクロックド・インバータ回路１６ｄ−１を構成するＮＭＯＳトランジスタの駆動能力を低下させることにより、単位遅延素子の遅延時間を通常時の１．５倍としている。したがって、単位遅延素子の遅延量の半分に同期精度を向上でき、外部クロック信号ＥＣＫより半周期遅延した内部クロック信号ＩＣＫを発生することができる。
【００８５】
図１５乃至図１７は、第２の実施例の変形例を示すものであり、図１５乃至図１７において、図９乃至図１２と同一部分には同一符号を付す。図１５乃至図１７において、状態保持部１５と第２の遅延線１６の構成が、図９乃至図１２と異なっている。
【００８６】
すなわち、図１６において、状態保持回路１５ｉの出力端にはインバータ回路１５ｃ−１がインバータ回路１５ｂ−１に直列接続され、このインバータ回路１５ｃ−１の出力端から信号ｂｑｉが出力される。同様に、状態保持回路１５ｉ＋１の出力端にはインバータ回路１５ｃ−２がインバータ回路１５ｂ−２に直列接続され、このインバータ回路１５ｃ−２の出力端から信号ｂｑｉ＋１が出力される。
【００８７】
また、図１６、図１７に示すように、第２の遅延線を構成する単位遅延素子１６ｉにおいて、クロックド・インバータ回路１６ａ−１は信号ｂｑｉ＋１、ｑｉ＋１により制御されている。さらに、ノア回路１６ｆ−１の入力端には信号ｑｉ＋１、ｑｉが供給されている。クロックド・インバータ回路１６ｄ−１は信号ｑｉ＋１、及びノア回路１６ｆ−１の出力信号により制御されている。
【００８８】
さらに、信号発生回路１６ｉ＋１は、クロックド・インバータ回路１６ｇを有している。このクロックド・インバータ回路１６ｇは、電源Ｖｃｃと接地間に直列接続されたＰＭＯＳトランジスタＰＭ４１、ＰＭ４２、ＰＭ４３、ＰＭ４４、及びＮＭＯＳトランジスタＮＭ４１、ＮＭ４２、ＮＭ４３、ＮＭ４４により構成されている。前記ＰＭＯＳトランジスタＰＭ４１、ＮＭＯＳトランジスタＮＭ４４のゲートにはクロック信号ＣＬＫが供給され、前記ＰＭＯＳトランジスタＰＭ４２、及びＮＭＯＳトランジスタＭ４３のゲートには信号ｂｑｉ、信号ｑｉがそれぞれ供給されている。さらに、ＰＭＯＳトランジスタＰＭ４３、ＮＭＯＳトランジスタＮＭ４２のゲートには信号ｑｉ＋１、信号ｂｑｉ＋１がそれぞれ供給され、ＰＭＯＳトランジスタＰＭ４４、ＮＭＯＳトランジスタＮＭ４１のゲートには信号ｂｐ０、信号ｐ０がそれぞれ供給されている。前記ＰＭＯＳトランジスタＰＭ４４とＮＭＯＳトランジスタＮＭ４１の接続ノードは前記クロックド・インバータ回路１６ａ−１、１６ｄ−１の出力端に接続されている。
【００８９】
隣接する一対の状態保持回路１５ｉ、１５ｉ＋１の出力信号ｑｉ、ｑｉ＋１が共にハイレベルのとき、すなわち、セット状態のとき、単位遅延素子１６ｉのクロックド・インバータ回路１６ａ−１が導通し、クロックド・インバータ回路１６ｄ−１と１６ｇが非導通とされる。このため、クロックド・インバータ回路１６ａ−１及びインバータ回路１６ｂ−１を介して前段の単位遅延素子から出力される後進パルス信号Ｒｉ＋２が伝搬可能とされる。
【００９０】
また、隣接する一対の状態保持回路１５ｉ、１５ｉ＋１の出力信号ｑｉ、及びｑｉ＋１が共にローレベルのとき、すなわち、リセット状態のとき、単位遅延素子１６ｉのクロックド・インバータ回路１６ｄ−１が導通し、クロックド・インバータ回路１６ａ−１と１６ｇが非導通とされる。このため、クロックド・インバータ回路１６ｄ−１及びインバータ回路１６ｂ−１を介してクロック信号ＣＬＫが後段に伝搬される。
【００９１】
さらに、隣接する一対の状態保持回路１５ｉ、１５ｉ＋１の出力信号ｑｉがハイレベルで、出力信号ｑｉ＋１がローレベルで、かつ、第１の信号発生回路３０の出力信号ｂｐ０がローレベルのとき、すなわち、中間状態のとき、クロックド・インバータ回路１６ａ−１、１６ｄ−１がいずれも非導通とされ、クロックド・インバータ回路１６ｇが導通される。このため、クロックド・インバータ回路１６ｇ、インバータ回路１６ｂ−１を介してクロック信号ＣＬＫが後段に伝搬される。さらに、このクロックド・インバータ回路１６ｇを通過するクロック信号ＣＬＫの遅延量をクロックド・インバータ回路１６ａ−１を通過するのに要する遅延量や、クロックド・インバータ回路１６ｄ−１を通過するのに要する遅延量の１．５倍となるように設定する。この設定手段としては、クロックド・インバータ回路１６ｇを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの例えばチャネル幅、チャネル長、これらトランジスタの閾値電圧、これらトランジスタが形成される基板の電圧のうちの少なくとも１つを変化させ、ＮＭＯＳトランジスタの電流駆動能力を低下させる。
【００９２】
例えばチャネル幅を変える場合、ＮＭＯＳトランジスタのチャネル幅を通常のサイズより狭くする。チャネル長を変える場合、ＮＭＯＳトランジスタのチャネル長をＰＭＯＳトランジスタのチャネル長より長くする。トランジスタの閾値電圧を変える場合、ＮＭＯＳトランジスタの閾値電圧を通常より上げ、ＰＭＯＳトランジスタの閾値電圧下げる。基板電圧を変える場合、ＮＭＯＳトランジスタのバックゲートバイアスをＰＭＯＳトランジスタのバックゲートバイアスより高くする。
【００９３】
また、クロックド・インバータ回路１６ｇの遅延量がそれ自体で単位遅延素子の１．５倍以上である場合、クロックド・インバータ回路１６ｇに供給される前記クロック信号ＣＬＫをクロックド・インバータ回路１６ｄ−１に供給されるクロック信号ＣＬＫよりインバータ回路１段前の信号とする。場合によってはクロック信号ＣＬＫよりインバータ回路２段前の信号でもよい。すなわち、クロックド・インバータ回路１６ｄ−１に供給されるクロック信号ＣＬＫより早いタイミングのクロック信号を用いればよい。
【００９４】
さらに、クロックド・インバータ回路１６ｇを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのサイズ、閾値電圧、基板電圧と、上記反転されたクロック信号ｂＣＬＫを取り出す位置とを組み合わせてもよい。
【００９５】
上記構成によっても、一対の状態保持回路がそれぞれセット状態とリセット状態である中間状態“Ｍ”のとき、クロック信号ＣＬＫが供給されるクロックド・インバータ回路１６ｇを構成するＮＭＯＳトランジスタの駆動能力を低下させることにより、単位遅延素子の遅延時間を通常時の１．５倍としている。したがって、単位遅延素子の遅延量の半分に同期精度を向上でき、外部クロック信号ＥＣＫより半周期遅延した内部クロック信号ＩＣＫを発生することができる。
【００９６】
第２の実施例では、第２の遅延線の遅延量を１．５倍とする場合について説明したが、上記電位ＶＢＬを変化させることにより、第２の遅延線の遅延量を１．５倍以外の値に設定し得ることは言うまでもない。
【００９７】
（第３の実施例）
上記第２の実施例の場合、同期精度を単位遅延素子の遅延量の半分に向上させることができる。しかし、外部クロック信号に対して、同期をとった内部クロック信号は外部クロック信号に対して半周期ずれている。そこで、第３の実施例では、単位遅延素子の遅延量の半分（すなわち、半分の同期精度）を有し、内部クロック信号が外部クロック信号と同一周期とされた回路について説明する。
【００９８】
図１８は、本発明の第３の実施例を示すものであり、図１５と同一部分には同一符号を付す。図１９は図１８の各部の信号を示している。図１８において、倍周期信号生成回路５１ａは、図１９に示すように、外部クロック信号ＥＣＫの２倍の周期を有する信号ＷＥＣＫ、ｂＷＥＣＫを生成する。この信号ＷＥＣＫは外部クロック信号ＥＣＫとともにナンド回路５２ａに供給され、前記信号ｂＷＥＣＫは外部クロック信号ＥＣＫとともにナンド回路５２ｂに供給される。これらナンド回路５２ａ、５２ｂの出力信号はインバータ回路５３ａ、５３ｂに供給される。これらインバータ回路１２ａ、１２ｂの出力信号ＥＣＫａ、ＥＣＫｂは、前記信号ＷＥＣＫ、ｂＷＥＣＫに応じて奇数、偶数に分離されたクロック信号であり、これら信号ＷＥＣＫ、ｂＷＥＣＫは遅延量Ｄ１を有する入力バッファ回路１２ａ、１２ｂにそれぞれ供給される。
【００９９】
前記入力バッファ回路１２ａ、１２ｂから出力される奇数及び偶数のクロック信号ＣＬＫａ、ＣＬＫｂはノア回路５４、インバータ回路５５を介して合成され、ナンド回路５６の一方入力端に供給される。このナンド回路５６の他方入力端には電源電圧Ｖｃｃが供給されている。このナンド回路５６の出力信号はインバータ回路５７に供給され、このインバータ回路５７の出力信号ＣＬＫａｂはディレイモニタ３１に供給される。
【０１００】
一方、倍周期信号生成回路５１ｂは、図１９に示すように、外部クロック信号ＥＣＫの２倍の周期を有する信号ＷＤｉｎ、ｂＷＤｉｎを生成する。この信号ＷＤｉｎは前記ディレイモニタ３１の出力信号Ｄｉｎａｂとともにナンド回路５８ａに供給され、前記信号ｂＷＤｉｎはディレイモニタ３１から出力される２（Ｄ１＋Ｄ２）の遅延時間を有する信号Ｄｉｎａｂとともにナンド回路５８ｂに供給される。これらナンド回路５８ａ、５８ｂの出力信号はインバータ回路５９ａ、５９ｂをそれぞれ介してノア回路６０ａ、６０ｂの一方入力端にそれぞれ供給される。これらノア回路６０ａ、６０ｂの他方入力端は接地されている。これらノア回路６０ａ、６０ｂの出力端はインバータ回路６１ａ、６１ｂに供給される。これらインバータ回路６１ａ、６１ｂの出力信号Ｄｉｎａ、Ｄｉｎｂはディレイモニタ３１の出力信号Ｄｉｎａｂを信号ＷＤｉｎ、ｂＷＤｉｎに応じて奇数、及び偶数に分離した信号である。これら信号Ｄｉｎａ、Ｄｉｎｂは前記入力バッファ回路１２ａ、１２ｂから出力される奇数、偶数のクロック信号ＣＬＫａ、ＣＬＫｂとともに、ハーフＳＴＢＤ（Synchronous Traced Backward Delay）６２ａ、６２ｂにそれぞれ供給される。これらハーフＳＴＢＤ６２ａ、６２ｂは、図１５に示すように、後進パルス用の第２の遅延線が前進パルス用の第１の遅延線の半分とされており、状態保持部がセット状態、リセット状態、中間状態からなる３つの状態を有している。これらハーフＳＴＢＤ６２ａ、６２ｂから出力される奇数、偶数の信号Ｄｏｕｔａ、Ｄｏｕｔｂはノア回路６３、インバータ回路６４を介して合成される。このインバータ回路６４から出力される合成出力信号Ｄｏｕｔａｂは出力バッファ回路１７に供給され、この出力バッファ回路１７から内部クロック信号ＩＣＫが出力される。この内部クロック信号ＩＣＫは、外部クロック信号ＥＣＫと同期し、周期も外部クロック信号ＥＣＫに一致している。
【０１０１】
上記第３の実施例によれば、外部クロック信号を奇数のクロック信号と偶数のクロック信号に分け、奇数、偶数のクロック信号を外部クロック信号と半周期ずらしてそれぞれ独立に同期させ、これら半周期ずらして外部クロック信号と同期させた奇数、偶数の信号を合成している。したがって、同期精度を単位遅延素子の遅延量の半分に向上させることができ、しかも、外部クロック信号と同期した内部クロック信号ＩＣＫを生成できる。
【０１０２】
また、外部クロック信号を奇数のクロック信号と偶数のクロック信号に分け、奇数、偶数のクロック信号を外部クロック信号と半周期ずらしてそれぞれ独立に同期させる場合、奇数用の回路と、偶数用の回路とを直列接続することが考えられる。しかし、この場合、位相のずれが増幅される虞を有しているが、第３の実施例のように、奇数用の回路と、偶数用の回路とを並列接続することにより、位相のずれが増幅されることを防止できる。
【０１０３】
（第４の実施例）
次に、本発明の第４の実施例について説明する。第２、第３の実施例では状態保持部がセット状態、リセット状態、中間状態の３つの状態を有する構成とすることにより、内部クロック信号を外部クロック信号に対して半周期ずらして同期させた。これに対して、第４の実施例では、内部クロック信号を外部クロック信号に対して４分の１周期ずらして同期させる回路について説明する。
【０１０４】
図２０は、第４の実施例に係る状態保持部を示している。この実施例の場合、隣接する４つの状態保持回路を１組とし、５つの状態を設定可能としている。すなわち、図２０（ａ）に１５ｉで示すように、４つの状態保持回路全てがリセットされている場合、リセット状態“Ｒ”、図２０（ｅ）に１５ｉで示すように、４つの状態保持回路全てがリセットされている場合、セット状態“Ｓ”、図２０（ｂ）に１５ｉで示すように、４つの状態保持回路のうち、１つがセット、３つがリセットされている場合、第１の中間状態“Ｍ１”、図２０（ｃ）に１５ｉで示すように、４つの状態保持回路のうち、２つがセット、２つがリセットされている場合、第２の中間状態“Ｍ２”、図２０（ｄ）に１５ｉで示すように、４つの状態保持回路のうち、３つがセット、１つがリセットされている場合、第３の中間状態“Ｍ３”とされる。
【０１０５】
図２１乃至図２５は、第４の実施例に係る第１の遅延線１４、状態保持部１５、第２の遅延線１６の一部を示している。図２１乃至図２５において、第１乃至第３の実施例と同一部分には同一符号を付している。
【０１０６】
図２１に示すように、状態保持部１５は、４つの状態保持回路が一組とされ、第２の遅延線１６は４つの状態保持回路１５ｉ+１〜１５ｉ+４に対して１つの単位遅延素子１６ｉ＋１が設けられている。
【０１０７】
図２２は、第１の遅延線１４を構成する単位遅延素子１４ｉ+１、１４ｉ+２を示し、図２３は第１の遅延線１４を構成する単位遅延素子１４ｉ+３、１４ｉ+４を示している。各単位遅延素子１４ｉ+１〜１４ｉ+４は同一構成であり、前段の単位遅延素子の出力信号が後段の単位遅延素子、及び状態保持回路の入力信号となっている。
【０１０８】
単位遅延素子１４ｉ+１は、前段の単位遅延素子１４ｉの出力信号Ｆｉが供給されるインバータ回路７１ａ、入力端が接地され、出力端が前記インバータ回路７１ａの出力端に接続されたインバータ回路７２ａ、これらインバータ回路７１ａ、７２ａの出力端に入力端が接続され、出力端から信号Ｆｉ＋１を出力するインバータ回路７３ａ、前記インバータ回路７１ａ、７２ａの出力端に入力端が接続され、出力端から信号ＦＦｉ＋１を出力するインバータ回路７４ａ、後述する第２の遅延線を構成する単位遅延素子に接続された信号発生回路に対応したダミーのインバータ回路７５ａ、７６ａ、７７ａとにより構成されている。
【０１０９】
単位遅延素子１４ｉ+２〜１４ｉ+４において、単位遅延素子１４ｉ+１と同一部分にはそれぞれ添え字“ｂ”、“ｃ”、“ｄ”を付し、説明は省略する。
【０１１０】
図２４は、状態保持回路１５ｉ+１〜１５ｉ+４の構成を示している。これら状態保持回路１５ｉ+１〜１５ｉ+４は、同一構成であり、各状態保持回路１５ｉ+１〜１５ｉ+４は、信号ｂｐｍに応じて制御されるクロックド・インバータ回路８１ａ、８１ｂ、８１ｃ、８１ｄと、これらクロックド・インバータ回路８１ａ〜８１ｄの出力端にそれぞれ接続されたインバータ回路８２ａ、８２ｂ、８２ｃ、８２ｄとにより構成されている。各状態保持回路１５ｉ+１〜１５ｉ+４は、第１の遅延線１４を構成する単位遅延素子１４ｉ〜１４ｉ+３の出力信号ＦＦｉ〜ＦＦｉ＋３に応じてセットされ、第２の遅延線１６を構成する図示せぬ単位遅延素子１６ｉ−３の出力信号に応じてリセットされる。これら状態保持回路１５ｉ+１〜１５ｉ+４からは信号ｑｉ+１〜ｑｉ+４が出力される。
【０１１１】
図２５は、第２遅延線１６を構成する単位遅延素子１６ｉ＋１を示している。この単位遅延素子１６ｉ＋１は、入力端に前段の図示せぬ単位遅延素子１６ｉ＋５から出力される信号Ｒｉ＋５を受けるクロックド・インバータ回路９１と、入力端にクロック信号ＣＬＫが供給されるクロックド・インバータ回路９２と、これらクロックド・インバータ回路９１、９２の出力端に入力端が接続され、出力端から信号Ｒｉ＋１を出力するインバータ回路９３と、前記クロックド・インバータ回路９１に接続されたインバータ回路９４と、ノア回路９５とにより構成されている。
【０１１２】
前記クロックド・インバータ回路９１は前記状態保持回路１５ｉ＋３の出力信号ｑｉ＋３と、インバータ回路９４により反転された信号ｂｑｉ＋３とにより制御される。前記ノア回路９５には前記状態保持回路１５ｉ、１５ｉ＋１、１５ｉ＋２の出力信号ｑｉ、ｑｉ＋１、ｑｉ＋２が供給され、前記クロックド・インバータ回路９２は、このノア回路９５の出力信号と、前記状態保持回路１５ｉ＋３の出力信号ｑｉ＋３とにより制御される。
【０１１３】
前記インバータ回路９３の入力端には、信号発生回路１６ｉ＋２、１６ｉ＋３、１６ｉ＋４が接続されている。各信号発生回路１６ｉ＋２、１６ｉ＋３、１６ｉ＋４は、クロック信号ＣＬＫより早いタイミングのクロック信号ｂＣＬＫが供給されるインバータ回路９６ａ、９６ｂ、９６ｃと、これらインバータ回路９６ａ、９６ｂ、９６ｃから出力されるクロック信号ＣＬＫが供給されるクロックド・インバータ回路９７ａ、９７ｂ、９７ｃとにより構成されている。
【０１１４】
前記クロックド・インバータ回路９７ａのＰＭＯＳトランジスタは信号ＣＬＫ、ｂｑｉ、ｑｉ＋１、ｑｉ＋２、ｑｉ＋３、ｂｐ０により制御され、ＮＭＯＳトランジスタは信号ＣＬＫ、ｑｉ、ｂｑｉ＋１、ｂｑｉ＋２、ｂｑｉ＋３、ｐ０により制御される。
【０１１５】
前記クロックド・インバータ回路９７ｂのＰＭＯＳトランジスタは信号ＣＬＫ、ｂｑｉ、ｂｑｉ＋１、ｑｉ＋２、ｑｉ＋３、ｂｐ０により制御され、ＮＭＯＳトランジスタは信号ＣＬＫ、ｑｉ、ｑｉ＋１、ｂｑｉ＋２、ｂｑｉ＋３、ｐ０により制御される。
【０１１６】
前記クロックド・インバータ回路９７ｃのＰＭＯＳトランジスタは信号ＣＬＫ、ｂｑｉ、ｂｑｉ＋１、ｂｑｉ＋２、ｑｉ＋３、ｂｐ０により制御され、ＮＭＯＳトランジスタは信号ＣＬＫ、ｑｉ、ｑｉ＋１、ｑｉ＋２、ｂｑｉ＋３、ｐ０により制御される。
【０１１７】
上記構成において、状態保持部がセット状態のとき、つまり、隣接する４つの状態保持回路１５ｉ、１５ｉ＋１、１５ｉ＋２、１５ｉ＋３の出力信号ｑｉ、ｑｉ＋１、ｑｉ＋２、ｑｉ＋３が全てハイレベルのとき、第２の遅延線１６の単位遅延素子１６ｉ＋１はクロックド・インバータ回路９１が導通され、クロックド・インバータ回路９２、９６ａ、９６ｂ、９６ｃが非導通とされる。このため、前段の単位遅延素子の出力信号Ｒｉ＋５が通過される。
【０１１８】
一方、状態保持部がリセット状態のとき、つまり、隣接する４つの状態保持回路１５ｉ、１５ｉ＋１、１５ｉ＋２、１５ｉ＋３の出力信号ｑｉ、ｑｉ＋１、ｑｉ＋２、ｑｉ＋３が全てローレベルのとき、単位遅延素子１６ｉ＋１はクロックド・インバータ回路９１、９６ａ、９６ｂ、９６ｃが非導通とされ、クロックド・インバータ回路９２が導通される。このため、クロック信号ＣＬＫが通過される。
【０１１９】
また、状態保持部が第１の中間状態“Ｍ１”のとき、つまり、信号ｑｉがハイレベル、信号ｑｉ＋１、ｑｉ＋２、ｑｉ＋３がローレベルのとき、クロックド・インバータ回路９７ａが導通し、クロック信号ＣＬＫの立ち上がりから単位遅延素子の１．２５倍の遅延量となるようなパスを形成する。
【０１２０】
状態保持部が第２の中間状態“Ｍ２”のとき、つまり、信号ｑｉ、ｑｉ＋１がハイレベル、信号ｑｉ＋２、ｑｉ＋３がローレベルのとき、クロックド・インバータ回路９７ｂが導通し、クロック信号ＣＬＫの立ち上がりから単位遅延素子の１．５倍の遅延量となるようなパスを形成する。
【０１２１】
状態保持部が第３の中間状態“Ｍ３”のとき、つまり、信号ｑｉ、ｑｉ＋１、ｑｉ＋２がハイレベル、信号ｑｉ＋３がローレベルのとき、クロックド・インバータ回路９７ｃが導通し、クロック信号ＣＬＫの立ち上がりから単位遅延素子の１．７５倍の遅延量となるようなパスを形成する。
【０１２２】
すなわち、これらクロックド・インバータ回路９７ａ、９７ｂ、９７ｃの遅延量は前記クロックド・インバータ回路９１、９２の１＋ｍ／４（ｍ＝１、２、３）倍に設定される。
【０１２３】
単位遅延素子の１．２５倍、１．５倍、１．７５倍の遅延量は、前述したように、クロックド・インバータ回路を構成するＮＭＯＳトランジスタやＰＭＯＳトランジスタのチャネル幅等を変化させて電流駆動能力を低下させたり、信号発生回路１６ｉ＋２、１６ｉ＋３、１６ｉ＋４の入力信号としてｂＣＬＫよりインバータ回路１段前の信号であるｂｂＣＬＫ等を使うことにより、実現できる。
【０１２４】
上記第４の実施例によれば、単位遅延素子の遅延量の４分の１の周期精度で内部クロック信号を外部クロック信号に同期させることができるため、同期精度を一層向上できる。
【０１２５】
（第５の実施例）
上記第４の実施例の場合、同期精度は単位遅延素子の遅延量の４分の１に向上させることはできる。しかし、外部クロック信号に対して、同期をとった内部クロック信号は４分の１周期ずれている。そこで、第５の実施例では、第４の実施例に示す同期回路を４個並列に組み合わせることによって、外部クロック信号と同期した内部クロック信号を発生する同期回路について説明する。
【０１２６】
図２６は、第５の実施例に係る同期回路を示し、図２７は図２６の各部の信号を示している。この同期回路は基本的には、図１８に示す回路と同様であり、外部クロック信号ＥＣＫを４つのクロック信号に分け、各クロック信号をそれぞれ独立に４分の１周期ずらして同期をとり、４分の１周期ずれた４つのクロック信号をノア回路で合成して内部クロック信号ＩＣＫを生成する。
【０１２７】
すなわち、外部クロック信号ＥＣＫは、４つのナンド回路１０１ａ〜１０１ｄに供給される。これらナンド回路１０１ａ〜１０１ｄには倍周期信号生成回路１０３、１０４から供給される信号（ａ、ｂ、ｃ、ｄ）がそれぞれ供給される。ナンド回路１０１ａ〜１０１ｄの出力信号はインバータ回路１０２ａ〜１０２ｄに供給され、これらインバータ回路１０２ａ〜１０２ｄの出力信号（ｅ、ｆ、ｇ、ｈ）は、入力バッファ回路１２ａ〜１２ｄに供給される。これら入力バッファ回路１２ａ〜１２ｄの出力信号（ｉ、ｊ、ｋ、ｌ（但しｉ、ｋ、ｌは図２７中には図示していない））は、ノア回路１０５、インバータ回路１０６に順次供給されて合成される。このインバータ回路１０６の出力信号（ｍ）はノア回路１０７ａ〜１０７ｃ、インバータ回路１０８ａ〜１０８ｃ、及びナンド回路１０９ａ〜１０９ｃ、インバータ回路１１０ａ〜１１０ｃを介してディレイモニタ３１に供給される。
【０１２８】
このディレイモニタ３１の出力信号（ｎ）はナンド回路１１３ａ〜１１３ｄに供給される。これらナンド回路１１３ａ〜１１３ｄには、倍周期信号生成回路１０３、１０４から供給される信号（ｏ、ｐ、ｑ、ｒ）がそれぞれ供給される。これらナンド回路１１３ａ〜１１３ｄの出力信号はインバータ回路１１４ａ〜１１４ｄを介してクウォータＳＴＢＤ１１５ａ〜１１５ｄに供給される。前記インバータ回路１１４ａの出力信号（ｓ）は図２７に示すようであり、他のインバータ回路１１４ｂ〜１１４ｄの出力信号は、この信号（ｓ）から前記信号（ｎ）の１／２クロック分順次遅延している。さらに、これらクウォータＳＴＢＤ１１５ａ〜１１５ｄには前記入力バッファ回路１２ａ〜１２ｄから供給される信号がそれぞれ供給されている。これらクウォータＳＴＢＤ１１５ａ〜１１５ｄは、図２１乃至図２５に示すように、後進パルス用の第２の遅延線が前進パルス用の第１の遅延線の４分の１とされており、状態保持部がセット状態、リセット状態、第１乃至第３の中間状態からなる５つの状態を有している。これらクウォータＳＴＢＤ１１５ａ〜１１５ｄの出力信号（ｗ、ｔ、ｕ、ｖ（但し、ｔ、ｕ、ｖは図２７中には図示していない））はノア回路１１６、インバータ回路１１７に順次供給されて合成される。このインバータ回路１１７の出力信号（ｘ）は出力バッファ回路１７に供給され、この出力バッファ回路１７の出力端より、内部クロック信号ＩＣＫが出力される。この内部クロック信号ＩＣＫは、外部クロック信号ＥＣＫと同一周期であり、外部クロック信号ＥＣＫと同期している。
【０１２９】
上記第５の実施例によれば、単位遅延素子の遅延量の４分の１の周期精度で内部クロック信号を外部クロック信号に同期させることができるため、同期精度を向上でき、しかも、外部クロック信号ＥＣＫと同一周期の内部クロック信号ＩＣＫを生成できる。
【０１３０】
上記第４、第５の実施例に示す回路は同期精度上げて、外部クロック信号と内部クロック信号との同期をとる回路の例である。これら第４、第５の実施例の本質は高周波数のクロック信号を低周波数のクロック信号に分割し、低周波数の各クロック信号を高周波数のクロック信号に同期させ、最後に低周波数の各クロック信号をオア回路（ノア回路）で合成して高周波数のクロック信号に戻している。
【０１３１】
第１乃至第３の実施例のように、同期回路単体では周波数の帯域が限られている。特に高周波数域において、入力バッファ回路や出力バッファ回路が遅延を有しているため、単体の同期回路が扱える周波数は３００ＭＨｚ程度が限界であった。しかし、第４、第５の実施例に示す回路を使用すれば、理想的には周波数に関する制限がなくなる。
【０１３２】
（第６の実施例）
次に、遅延線を構成する単位遅延素子に供給される信号と、単位遅延素子から出力される信号のパルス幅を一定にする手段について説明する。
【０１３３】
一般に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのサイズが同一である場合、ＮＭＯＳトランジスタの方が電流駆動能力が大きい。ＣＭＯＳインバータ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの電流駆動能力の比が２対１であり、これらトランジスタのチャネル長が同じとき、一般的にはチャネル幅を１対２とすることにより、論理閾値をあわせてパルス信号の立ち上がり時間と立ち下がり時間を一致させることができる。
【０１３４】
また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの電流駆動能力の比が２対１のノア回路の場合も論理閾値を合わせると、チャネル幅の比は１対４になる。同様にナンド回路の場合は１対１になる。
【０１３５】
例えば、単位遅延素子が論理閾値を合わせたノア回路を含んで構成されており、ノア回路への２つの入力信号のパルス幅は同じであるが、一方のパルスが他方のパルスに比べてタイミングが遅れているとき、ノア回路の論理の特徴からパルス幅を変化させてしまう。
【０１３６】
図２８は、クロックド・インバータ回路とノア回路で構成された単位遅延素子の一例を示している。直列接続された単位遅延素子１４ｉ、１４ｉ＋１はそれぞれクロックド・インバータ回路２０１ａ、２０２ａ、ノア回路２０１ｂ、２０２ｂにより構成されている。クロックド・インバータ回路２０１ａはＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ２、ＮＭ１により構成され、クロックド・インバータ回路２０２ａはＰＭＯＳトランジスタＭＰ４、ＭＰ３、ＮＭＯＳトランジスタＭＮ４、ＮＭ３により構成されている。各ノア回路２０１ｂ、２０２ｂの入力端には、そのノア回路が設けられている単位遅延素子のクロックド・インバータ回路からの出力信号と前段の単位遅延素子のクロックド・インバータ回路から出力される信号が供給される。
【０１３７】
図２９は、図２８の各部の信号を示している。先ず、クロックド・インバータ回路２０１ａの入力端にパルス幅Ｔのパルス信号Ｆｉ−１が供給された場合を考える。クロックド・インバータ回路２０１ａのＮＭＯＳトランジスタによるパルス信号Ｆｉの立ち下がりの遅延量とＰＭＯＳトランジスタによるパルス信号の立ち上がりの遅延量を共に“ｄ”とする。このクロックド・インバータ回路２０１ａは論理閾値をあわせているため、立ち上がり、立ち下がり両方の遅延量は等しい。クロックド・インバータ回路２０１ａの出力端から出力されるパルス信号ｂＦｉは入力パルス信号Ｆｉ−１より遅延量“ｄ”だけ遅延した反転パルスとなる。このときのパルス幅はＴで変わらない。
【０１３８】
次に、ノア回路２０１ｂに入力される信号ｂＦｉ−１は、単位遅延素子１段分前の信号である。このため、信号ｂＦｉのパルス幅は信号Ｆｉ−１のそれと同じパルス幅Ｔであるが、遅延時間“ｄ＋Ｄ”だけ遅延している。ここで、“Ｄ”はノア回路２０１ｂの立ち上がり、立ち下がり両方の遅延量である。このノア回路２０１ｂは論理閾値をあわせているため、立ち上がり、立ち下がり両方の遅延量は等しい。
【０１３９】
ノア回路２０１ｂから出力される信号Ｆｉの立ち上がりは、信号ｂＦｉ−１より遅れて立ち下がる信号ｂＦｉで規定され、信号ｂＦｉの立ち下がりから遅延量“Ｄ”遅れる。同様に信号Ｆｉの立ち下がりは、先に立ち上がる信号ｂＦｉ−１で規定され、信号ｂＦｉ−１の立ち上がりから遅延量“Ｄ”遅れるため、Ｆｉ−１の立ち下がりと等しくなる。この信号Ｆｉのパルス幅はＴ−（ｄ＋Ｄ）となる。
【０１４０】
上記信号Ｆｉは、単位遅延素子１４ｉ＋１のクロックド・インバータ回路２０２ａに供給される。このため、このクロックド・インバータ回路２０２ｂの出力信号ｂＦｉ＋１の立ち下がり、立ち上がりは共に遅延量“ｄ”遅れる。この信号ｂＦｉ＋１のパルス幅はＴ−（ｄ＋Ｄ）となる。
【０１４１】
この信号ｂＦｉ＋１と前記信号ｂＦｉが供給されるノア回路２０２ｂの出力信号Ｆｉ＋１の立ち上がりは、信号ｂＦｉ＋１の立ち下がりで規定され、それより遅延量“Ｄ”遅れる。また、信号Ｆｉ＋１の立ち下がりは、信号ｂＦｉ＋１と同じタイミングで立ち上がる信号ｂＦｉの立ち上がりから遅延量“Ｄ”遅れる。この信号Ｆｉ＋１のパルス幅はＴ−（ｄ＋Ｄ）となる。
【０１４２】
上記のように、２つの単位遅延素子を通ることにより、ノア回路２０２ｂから出力される信号のパルス幅はＴからＴ−（ｄ＋Ｄ）となる。つまり、２つの単位遅延素子を通ると、単位遅延素子の遅延量だけパルス幅が短くなる。複数の単位遅延素子からなる遅延線において、このようにパルス幅が狭くなると、最悪の場合、パルスを消失してしまうという問題があった。
【０１４３】
また、ノア回路２０１ｂ、２０２ｂに代えてナンド回路を使用した場合、ナンド回路の論理の特徴により、単位遅延素子を通過した信号のパルス幅が広がる。このため、最悪の場合、隣接するパルス信号が連結してしまう問題を有している。
【０１４４】
また、この遅延線を用いたＳＡＤ方式の同期回路は、１番目のクロック信号と２番目のクロック信号の間の１サイクル間で遅延量を決定し、２番目のクロックを実際に遅延させ、３番目のクロック信号に同期させている。つまり、２周期後に同期をとるしくみになっている。このため、同期速度（Ｌｏｃｋ−ｉｎ Ｔｉｍｅ）が速いという長所を有しているが、１番目のクロック信号や２番目のクロック信号がジッター（クロック信号の位相ずれ）を持っていると、そのジッターを増幅してしまうという欠点がある。
【０１４５】
そこで、１番目のクロック信号と３番目のクロック信号の間の２サイクル間の平均を求めることにより、ジッターの増幅を抑制する方式が提案されている。具体的には状態保持部の制御信号をクロック信号の奇数番目と偶数番目に対応した２種類の信号とし、前進パルス信号用と後進パルス信号用の単位遅延素子を構成するインバータ回路をノア回路とすることにより、２サイクル間の信号の平均をとることにより、ジッターの増幅を抑制している。
【０１４６】
図３０（ａ）はノア回路２２１を用いた前進パルス信号が供給される単位遅延素子を示し、図３０（ｂ）は奇数番目の信号ｂＲｏ、Ｓｏと偶数番目の信号ｂＲｅ、Ｓｅにより制御される状態保持回路を示し、奇数番目の状態保持回路は信号ｂＲｏ、Ｓｏにより制御され、偶数番目の状態保持回路は信号ｂＲｅ、Ｓｅにより制御される。信号ｂＲｏ、Ｓｏは前記信号ｂｐｍの２倍の周期の信号であり、信号ｂＲｏはデューティ比は信号ｂｐｍと殆ど変わらないが、信号Ｓｏはデューティ比がほぼ半分になる。図３１は上記ノア回路２２２を用いた後進パルス信号が供給される単位遅延素子を示している。従来の同期回路は最悪の場合、ジッター量δに対して３δに増幅されるが、図３０、図３１に示すように、２サイクルで信号を平均している同期回路はジッターの増幅を２δに抑制することができる。しかし、図３０、図３１に示す単位遅延素子はクロックド・インバータ回路とノア回路から構成されているため、前述したように信号が単位遅延素子を通る度にパルス幅が減少していくという欠点がある。つまり、周期の長いクロックやデューティ比が小さいクロック信号は単位遅延素子を通過する途中でクロック信号が消滅する可能性を有している。
【０１４７】
そこで、第６の実施例では、単位遅延素子をパルス幅を広げる回路と、パルス幅を狭める回路とにより構成し、単位遅延素子の入力信号と出力信号のパルス幅を一致させている。
【０１４８】
すなわち、図３２に示す第６の実施例において、直列接続された単位遅延素子１４ｉ、１４ｉ＋１は、それぞれ入力信号のパルス幅を広げるクロックド・インバータ回路２３１ａ、２３２ａと、パルス幅を狭めるノア回路２３１ｂ、２３２ｂとから構成されている。
【０１４９】
図３３は、図３２に示す単位遅延素子１４ｉ、１４ｉ＋１の各部の信号を示している。クロックド・インバータ回路２３１ａの入力端にパルス幅がＴの信号Ｆｉ−１が供給された場合について考える。
【０１５０】
クロックド・インバータ回路２３１ａを構成するＮＭＯＳトランジスタＮＭ５１、ＮＭ５２によるパルス信号の立ち下がり時の遅延量を“ｄ１”とし、ＰＭＯＳトランジスタＰＭ５１、ＰＭ５２によるパルス信号の立ち上がり時の遅延量を“ｄ２”とする。この場合、クロックド・インバータ回路２３１ａの出力信号ｂＦｉの立ち下がりと立ち上がりは、信号Ｆｉ−１に対してそれぞれ遅延量“ｄ１”、“ｄ２”遅れる。この信号ｂＦｉのパルス幅はＴ＋ｄ２−ｄ１である。
【０１５１】
次に、ノア回路２３１ｂの入力信号ｂＦｉ−１は、信号ｂＦｉと比較して単位遅延素子１段分前の信号であるため、パルス幅がＴで、遅延量が“ｄ１＋Ｄ”である。ここで、遅延量が“Ｄ”はノア回路２３１ｂの立ち上がり、立ち下がり両方の遅延量である。このノア回路２３１ｂは論理閾値を合わせているため、立ち上がり、立ち下がり両方の遅延量は等しい。
【０１５２】
ノア回路２３１ｂの出力信号Ｆｉの立ち上がりは、信号ｂＦｉ−１より遅れて立ち下がる信号ｂＦｉにより規定され、信号ｂＦｉの立ち下がりから遅延量“Ｄ”遅れる。また、信号Ｆｉの立ち下がりは、信号ｂＦｉ−１により規定され、信号ｂＦｉ−１の立ち上がりから遅延量“Ｄ”遅れ、信号Ｆｉ−１の立ち下がりと等しい。この信号Ｆｉのパルス幅はＴ−（ｄ１＋Ｄ）となる。
【０１５３】
単位遅延素子１４ｉ＋１において、クロックド・インバータ回路２３２ａの入力端には信号Ｆｉが供給されるため、このクロックド・インバータ回路２３２ａの出力信号ｂＦｉ＋１の立ち下がりは遅延量“ｄ１”遅れ、立ち上がりは遅延量“ｄ２”遅れる。この信号ｂＦｉ＋１のパルス幅はＴ＋ｄ２−２ｄ１−Ｄとなる。この信号ｂＦｉ＋１とクロックド・インバータ回路２３１ａの出力信号ｂＦｉがノア回路２３２ｂに供給される。このため、ノア回路２３２ｂの出力信号Ｆｉ＋１の立ち上がりは、信号ｂＦｉより遅れて立ち下がる信号ｂＦｉ＋１の立ち下がりで規定され、信号ｂＦｉ＋１より遅延量“Ｄ”遅れる。また、信号Ｆｉ＋１の立ち下がりは、同じタイミングで立ち上がる信号ｂＦｉ＋１と信号ｂＦｉの立ち上がりから遅延量“Ｄ”遅れる。この信号Ｆｉ＋１のパルス幅はＴ＋ｄ２−２ｄ１−Ｄとなる。
【０１５４】
上記のように、２個の単位遅延素子１４ｉ、１４ｉ＋１を通ると、パルス幅ＴがＴ＋ｄ２−２ｄ１−Ｄとなることが分かる。ここで、ｄ２＝２ｄ１＋Ｄとなるようにクロックド・インバータ回路２３１ａ、２３１ｂの遅延量を設定することにより、信号が２個の単位遅延素子１４ｉ、１４ｉ＋１を通過してもその信号のパルス幅はＴとなり、パルス幅は変化しない。遅延量をｄ２＝２ｄ１＋Ｄとするためには、以下のような方法がある。
【０１５５】
クロックド・インバータ回路２３１ａ、２３１ｂのＮＭＯＳトランジスタＮＭ５１、ＮＭ５２、ＮＭ５３、ＮＭ５４のチャネル幅を大きくし、ＰＭＯＳトランジスタＰＭ５１、ＰＭ５２、ＰＭ５３、ＰＭ５４のチャネル幅を小さくする。このようにすることで、クロックド・インバータ回路２３１ａ、２３１ｂを通過した信号のパルス幅が広がる。つまり、ＮＭＯＳトランジスタのチャネル幅を大きくすることによりＮＭＯＳトランジスタの電流駆動能力を大きくできるため、パルスの立ち下がり時間が速くなる。また、ＰＭＯＳトランジスタのチャネル幅を小さくすることによりＰＭＯＳトランジスタの電流駆動能力を小さくできるため、パルスの立ち上がり時間が遅くなる。したがって、信号のパルス幅が広がることとなる。
【０１５６】
ここで、上記単位遅延素子を構成するクロックド・インバータ回路のチャネル幅の決定方法について説明する。
【０１５７】
図３４（ａ）に示すように、単位遅延素子１４ｉはクロックド・インバータ回路２３１ａとノア回路２３１ｂとにより構成されている。このため、クロックド・インバータ回路２３１ａとノア回路２３１ｂを構成する全てトランジスタのチャネル幅を変化させて最適化を図ることは困難である。このため、ノア回路２３１ｂを構成するトランジスタのチャネル幅はＮＭＯＳトランジスタやＰＭＯＳトランジスタの駆動能力を考え論理閾値を合わせたチャネル幅とする。ノア回路２３１ｂを構成するトランジスタのチャネル幅を決定した後、ゲート容量などを考慮し、ノア回路２３１ｂが駆動する容量とクロックド・インバータ回路２３１ａが駆動する容量とをほぼ同じにすれば、クロックド・インバータ回路２３１ａを構成するＰＭＯＳトランジスタのチャネル幅（Ｗｐ）とＮＭＯＳトランジスタのチャネル幅（Ｗｎ）の和は一意的に決まる。これらチャネル幅Ｗｐ、Ｗｎの和を固定（Ｗｐ＋Ｗｎ＝一定）として、チャネル幅ＷｐもしくはＷｎを変化させ、図３４（ｂ）に示すように、パルス信号の立ち上がりの遅延量“ＲＤ”とパルス信号の立ち下がりの遅延量“ＦＤ”をシミュレートし、立ち上がりの遅延量“ＲＤ”と立ち下がりの遅延量“ＦＤ”が等しくなるチャネル幅Ｗｐ、Ｗｎを決定する。
【０１５８】
図３５は、上記シミュレート結果を示している。縦軸は単位遅延素子１段当たりの立ち上がりの遅延量“ＲＤ”と立ち下がりの遅延量“ＦＤ”を示し、横軸はクロックド・インバータ回路を構成するＰＭＯＳトランジスタのチャネル幅Ｗｐを示している。立ち上がりの遅延量と立ち下がりの遅延量が交わるディメンジョンのとき、単位遅延素子を通過した信号のパルス幅が一定に保たれることになる。立ち上がりの遅延量が立ち下がりの遅延量に比べて大きいとき、単位遅延素子を通過した信号のパルス幅は減少し、逆に立ち上がりの遅延量が立ち下がりの遅延量に比べて小さいとき、単位遅延素子を通過した信号のパルス幅は拡大していく。この例の場合、Ｗｐ＋Ｗｎ＝９μｍとし、ＰＭＯＳトランジスタのチャネル幅Ｗｐを３．５μｍ、ＮＭＯＳトランジスタのチャネル幅Ｗｎを５．５μｍとした場合を示している。
【０１５９】
また、上記とは逆に、先にクロックド・インバータ回路のチャネル幅を決定し、この後、ノア回路のＰＭＯＳトランジスタのチャネル幅とＮＭＯＳトランジスタのチャネル幅の和を一定とし、立ち上がりの遅延量と立ち下がりの遅延量が等しくなるノア回路のチャネル幅を決定することもできる。
【０１６０】
このどちらが最適かは遅延量の絶対値で決まる。同期回路の精度は単位遅延素子１段当たりの立ち上がりの遅延量で決まるため、その遅延量の絶対値が小さい方が最適である。
【０１６１】
信号のパルス幅を広げる方法は、上記のようにトランジスタのチャネル幅を変えるだけでなく、トランジスタのチャネル長、閾値電圧、トランジスタが形成される基板電圧を変えることでも可能である。
【０１６２】
トランジスタのチャネル長を変える場合、クロックド・インバータ回路を構成するＮＭＯＳトランジスタのチャネル長を短くし、ＰＭＯＳトランジスタのチャネル長を長くする。
【０１６３】
トランジスタの閾値電圧を変える場合、クロックド・インバータ回路を構成するＮＭＯＳトランジスタの閾値電圧を低くし、ＰＭＯＳトランジスタの閾値電圧を高くする。
【０１６４】
また、基板電圧を変える場合、クロックド・インバータ回路を構成するＮＭＯＳトランジスタの基板電圧を高くし、ＰＭＯＳトランジスタの基板電圧を低くする。
【０１６５】
図３５に示す方法は、チャネル幅の決定に限定されるものではなく、チャネル長、閾値電圧、基板電圧の決定にも適用できる。
【０１６６】
上記第６の実施例によれば、パルス幅を広げる回路と、パルス幅を狭める回路とにより単位遅延素子を構成しているため、単位遅延素子の入力信号と出力信号のパルス幅を一致させるこてができ、単位遅延素子にノア回路を含む場合においても、単位遅延素子から出力される信号のパルス幅が狭まることを防止できる。
【０１６７】
（第７の実施例）
図３６は、本発明の第７の実施例を示すものであり、単位遅延素子をクロックド・インバータ回路とナンド回路により構成する場合について示している。単位遅延素子１４ｉ、１４ｉ＋１、１４ｉ＋２において、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａはそれぞれ単位遅延素子を通過する信号のパルス幅を狭める回路であり、ナンド回路２４１ｂ、２４２ｂはそれぞれ単位遅延素子を通過する信号のパルス幅を広げる回路である。
【０１６８】
図３７は、図３６の各部の信号を示している。先ず、クロックド・インバータ回路２４１ａの入力端にパルス幅がＴの信号Ｆｉ−１が入力される場合を考える。クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを構成するＮＭＯＳトランジスタによるパルス信号の立ち下がりの遅延量を“ｄ１”とし、ＰＭＯＳトランジスタによるパルス信号の立ち上がりの遅延量を“ｄ２”とすると、クロックド・インバータ回路２４１ａの出力信号ｂＦｉの立ち下がりと立ち上がりの遅延量は、それぞれ“ｄ１”、“ｄ２”となり、この信号ｂＦｉのパルス幅はＴ＋ｄ２−ｄ１となる。
【０１６９】
次に、ナンド回路２４１ｂの入力信号ｂＦｉ−１は信号ｂＦｉに比べて単位遅延素子１段分前の信号であるため、パルス幅がＴで遅延量“ｄ１＋Ｄ”遅延した信号である。ここで、遅延量“Ｄ”はナンド回路２４１ｂ、２４２ｂの立ち上がり、立ち下がり両方の遅延量である。これらナンド回路２４１ｂ、２４２ｂは論理閾値をあわせているため、立ち上がり、立ち下がり両方の遅延量は等しい。
【０１７０】
ナンド回路２４１ｂの出力信号Ｆｉの立ち上がりは信号ｂＦｉより先に立ち下がる信号ｂＦｉ−１によって規定され、信号ｂＦｉ−１の立ち下がりから遅延量“Ｄ”遅れる。また、信号Ｆｉの立ち下がりは信号ｂＦｉ−１より遅れて立ち上がる信号ｂＦｉにより規定され、信号ｂＦｉの立ち上がりから遅延量“Ｄ”遅れる。この信号Ｆｉのパルス幅はＴ＋（ｄ１＋Ｄ）となる。
【０１７１】
次の単位遅延素子１４ｉ＋１において、クロックド・インバータ回路２４２ａの入力端には信号Ｆｉが供給される。このため、クロックド・インバータ回路２４２ａの出力信号ｂＦｉ＋１の立ち下がりは信号Ｆｉより遅延量“ｄ１”遅れ、立ち上がりは信号Ｆｉより遅延量“ｄ２”遅れる。この信号ｂＦｉ＋１のパルス幅はＴ＋ｄ２＋Ｄとなる。この信号ｂＦｉ＋１と信号ｂＦｉはナンド回路２４２ｂに供給される。このナンド回路２４２ｂの出力信号Ｆｉ＋１の立ち上がりは信号ｂＦｉより先に立ち下がる信号ｂＦｉ＋１の立ち下がりで規定され、信号ｂＦｉ＋１より遅延量“Ｄ”遅れている。また、信号Ｆｉ＋１の立ち下がりはｂＦｉより遅れて立ち上がる信号ｂＦｉ＋１の立ち上がりから遅延量“Ｄ”遅れている。この信号Ｆｉ＋１のパルス幅はＴ＋ｄ２＋Ｄとなる。
【０１７２】
次の単位遅延素子１４ｉ＋２において、クロックド・インバータ回路２４３ａの入力端には信号Ｆｉ＋１が供給される。このため、このクロックド・インバータ回路２４３ａの出力信号ｂＦｉ＋２の立ち下がりは、信号Ｆｉ＋１より遅延量“ｄ１”遅れ、立ち上がりは信号Ｆｉ＋１より遅延量“ｄ２”遅れる。この信号Ｆｉ＋１のパルス幅はＴ−ｄ１＋２ｄ２＋Ｄとなる。
【０１７３】
上記のように、信号が２つの単位遅延素子１４ｉ、１４ｉ＋１、及びクロックド・インバータ回路２４３ａを通過すると、信号のパルス幅ＴがＴ−ｄ１＋２ｄ２＋Ｄとなることが分かる。ここで、遅延量ｄ１＝２ｄ２＋Ｄとなるような遅延を設定することにより、２つの単位遅延素子１４ｉ、１４ｉ＋１、及びインバータ回路２４３ａを通過してもパルス幅はＴとなり、パルス幅は一定となる。ｄ１＝２ｄ２＋Ｄとなる遅延量を設定するには、以下のような手段がある。
【０１７４】
クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａのＮＭＯＳトランジスタＮＭ６１、ＮＭ６２、ＮＭ６３、ＮＭ６４、ＮＭ６５、ＮＭ６６のチャネル幅を小さくし、ＰＭＯＳトランジスタＰＭ６１、ＰＭ６２、ＰＭ６３、ＰＭ６４、ＰＭ６５、ＰＭ６６のチャネル幅を広くする。このように設定することにより、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを通過した信号のパルス幅を狭めることができる。つまり、ＮＭＯＳトランジスタのチャネル幅を小さくすることにより、これらトランジスタの電流駆動能力が低下し、パルスの立ち下がり時間が遅くなる。また、ＰＭＯＳトランジスタのチャネル幅を広くすることにより、これらトランジスタの電流駆動能力が向上し、パルスの立ち上がり時間が速くなる。したがって、実効的なパルス幅を狭めることができる。
【０１７５】
このパルス幅を狭める手段はチャネル幅を変えるだけでなく、チャネル長、閾値電圧、基板電圧の少なくとも１つを変えることによっても、同様の効果を得ることができる。
【０１７６】
上記チャネル長を変える場合、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを構成するＮＭＯＳトランジスタのチャネル長を長くし、ＰＭＯＳトランジスタのチャネル長を短くすればよい。
【０１７７】
上記閾値電圧を変える場合、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを構成するＮＭＯＳトランジスタの閾値電圧を高くし、ＰＭＯＳトランジスタの閾値電圧を低くすればよい。
【０１７８】
また、基板電圧を変える場合、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを構成するＮＭＯＳトランジスタが形成される基板電圧を低くし、ＰＭＯＳトランジスタが形成される基板電圧を高くすればよい。
【０１７９】
上記第７の実施例によれば、単位遅延素子をクロックド・インバータ回路とナンド回路とにより構成し、ナンド回路により信号のパルス幅が広がる分、クロックド・インバータ回路により信号のパルス幅を狭めている。したがって、単位遅延素子を通過した信号のパルス幅が広がることを防止できる。
【０１８０】
また、上記第６、第７の実施例に示す方法は、新たな回路を単位遅延素子に組み込む必要がないため、回路の占有面積が増大することがないという利点を有している。
【０１８１】
尚、上記第６、第７の実施例では、同期回路を構成する前進パルス信号用の第１の遅延線にいて説明したが、後進パルス信号用の第２の遅延線についても同様の構成とすることにより、後進パルス信号についても、単位遅延素子の前後でパルス幅を一定に保持することができる。
【０１８２】
さらに、第６、第７の実施例に示す単位遅延素子を用いて前進パルス信号を伝搬する第１の遅延線、後進パルス信号を遅延する第２の遅延線を構成することにより、同期回路を構成できる。
【０１８３】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【０１８４】
【発明の効果】
以上、詳述したように本発明によれば、クロック信号の周波数が高くなった場合においても同期精度を向上することができ、しかも、単位遅延素子を通過した信号のパルス幅を一定に保持することが可能な同期回路を提供できる。
【図面の簡単な説明】
【図１】図１は、第１の実施例に適用されるＳＡＤ方式の同期回路を示す回路構成図。
【図２】図２（ａ）（ｂ）（ｃ）は図１に示す第１、第２の遅延線、状態保持部の一部を示す回路図。
【図３】図２に示す単位遅延素子を具体的に示す回路図。
【図４】図２に示す単位遅延素子を具体的に示す回路図。
【図５】図１乃至図４の各部の信号を示す波形図。
【図６】本発明の第２の実施例に係る同期回路を示す構成図。
【図７】図７（ａ）（ｂ）は、図６に示す状態保持部の概略的な動作を示す図。
【図８】図８（ａ）（ｂ）（ｃ）は、図６に示す状態保持部の概略的な動作を示す図。
【図９】図６を具体的に示す構成図。
【図１０】図９の一部を示す回路図。
【図１１】図１０に示す単位遅延素子を具体的に示す回路図。
【図１２】図１０に示す単位遅延素子を具体的に示す回路図。
【図１３】図９乃至図１２の動作を示す波形図。
【図１４】中間状態“Ｍ”を説明するために示す図。
【図１５】第２の実施例の変形例を示すものであり、同期回路を示す構成図。
【図１６】図１５の一部を示す回路図。
【図１７】図１６の一部を示す回路図。
【図１８】本発明の第３の実施例を示す構成図。
【図１９】図１８の動作を示す波形図。
【図２０】本発明の第４の実施例に係る状態保持部を説明するために示す構成図。
【図２１】本発明の第４の実施例に係る同期回路の一部を示す構成図。
【図２２】図２１の一部を示す回路図。
【図２３】図２１の一部を示す回路図。
【図２４】図２１の一部を示す回路図。
【図２５】図２１の一部を示す回路図。
【図２６】本発明の第５の実施例に係る同期回路を示す構成図。
【図２７】図２６の動作を示す波形図。
【図２８】クロックド・インバータ回路と論理回路を含む単位遅延素子を示す回路図。
【図２９】図２８の動作を示す波形図。
【図３０】図３０（ａ）はノア回路を用いた単位遅延素子を示す回路図、図３０（ｂ）は状態保持回路を示す回路図。
【図３１】ノア回路を用いた単位遅延素子を示す回路図。
【図３２】本発明の第６の実施例を示す回路図。
【図３３】図３２の動作を示す波形図。
【図３４】図３４（ａ）は、単位遅延素子の最適化を説明するための回路図、図３４（ｂ）は図３４（ａ）の動作を示す波形図。
【図３５】図３４（ａ）に示す単位遅延素子を最適化するためのシミュレート結果を示す図。
【図３６】本発明の第７の実施例を示す回路図。
【図３７】図３６の動作を示す波形図。
【符号の説明】
１１…同期回路、
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ…入力バッファ回路、
１３、３１…ディレイモニタ、
１４…第１の遅延線、
１４ｉ−３〜１４ｉ〜１４ｉ＋３…単位遅延素子、
１５…状態保持部、
１６…第２の遅延線、
１６ｉ−３〜１６ｉ〜１６ｉ＋３…単位遅延素子、
１７…出力バッファ回路、
１８、３０…第１の信号発生回路、
１９…第２の信号発生回路、
２０…第３の信号発生回路、
５１ａ、５１ｂ、１０３、１０４、１１１、１１２…倍周期信号生成回路、
６２ａ、６２ｂ…ハーフＳＴＢＤ、
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ…クウォータＳＴＢＤ。
【発明の属する技術分野】
本発明は、例えばシンクロナスＤＲＡＭ等に適用され、外部クロック信号に同期した信号を発生する同期回路に関する。
【０００２】
【従来の技術】
例えば外部クロック信号に同期した内部クロック信号を発生する回路としては、例えばＳＡＤ（Synchronous Adjustable Delay）方式の同期回路がある。この同期回路はフィードバックループを用いずに、クロック信号を複数の単位遅延素子からなる遅延線へ供給することにより、クロック信号の周期を直接測定し、この測定した周期の情報を状態保持部に記憶させる。この状態保持部に記憶された情報をもとに新たなクロック信号を複数の単位遅延素子からなる遅延線へ供給し、外部クロック信号に対して周期が整数倍遅れた遅延量を有するクロック信号を生成して同期させる。
【０００３】
【発明が解決しようとする課題】
この種の同期回路において、外部クロック信号と同期をとった内部クロック信号の同期精度は単位遅延素子の遅延量に依存する。データを高速に転送する場合、クロック信号の周波数を高くする必要が生じる。このため、クロック信号の周期が単位遅延素子の遅延量に比較して無視できない程度に高くなると同期がとれなくなる虞がある。
【０００４】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、クロック信号の周波数が高くなった場合においても同期精度を向上し得る同期回路を提供しようとするものである。
【０００５】
【課題を解決するための手段】
本発明の同期回路は、複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、前記第１の遅延線を伝搬される前進パルス信号の伝搬位置を検出し、前記第２の遅延線を伝搬する後進パルス信号を制御する状態保持部とを具備し、前記第１、第２の遅延線を構成する前記単位遅延素子は、制御信号に応じて前記前進パルス信号又は前記後進パルス信号を伝搬する直列接続された複数のクロックドインバータ回路を有し、各クロックドインバータ回路は、前記単位遅延素子に入力する信号が第１のレベルからそれより高い第２のレベルに変化するときに応答する複数の第１のトランジスタと、前記単位遅延素子に入力する信号が前記第２のレベルから第１のレベルに変化するときに応答する複数の第２のトランジスタとを含み、複数の前記第１、第２のトランジスタのうち、前記単位遅延素子に入力する信号の立ち上がりに応答する前記第１、第２のトランジスタの電流駆動能力は、他の前記第１、第２のトランジスタの電流駆動能力より大きく設定されていることを特徴とする。
【０００６】
前記第１のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より大きく設定される。
【０００７】
前記第１のトランジスタのチャネル長は、前記第２のトランジスタのチャネル長より短く設定される。
【０００８】
前記第１のトランジスタの閾値電圧は、前記第２のトランジスタの閾値電圧より小さく設定される。
【０００９】
前記第１のトランジスタが形成される基板の電圧は、前記第２のトランジスタが形成される基板の電圧より高く設定される。
【００１０】
また、本発明の同期回路は、複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、前記第１の遅延線を構成する単位遅延素子に対応して配置され、第１の遅延線に伝搬される前進パルス信号を検出してセットされ、前記第２の遅延線に伝搬される後進パルス信号に応じてリセットされる複数の状態保持回路を有し、隣接する一対の前記状態保持回路が共にセットされたセット状態、隣接する一対の前記状態保持回路が共にリセットされたリセット状態、隣接する一対の前記状態保持回路がセット、リセットされた中間状態を有し、前記第２の遅延線を制御する状態保持部とを具備する。
【００１１】
前記第２の遅延線は、前記状態保持部がセット状態の場合、前段の単位遅延素子からのパルス信号を通過し、前記状態保持部がリセット状態の場合、前段の単位遅延素子からのパルス信号に代えて前記単位遅延素子に供給されるクロック信号を通過し、前記状態保持部が中間状態の場合、前段の単位遅延素子からのパルス信号に代えて前記クロック信号を単位遅延素子が有する遅延量の１．５倍だけ遅延して通過する。
【００１２】
前記第２の遅延線を構成する単位遅延素子は、前記クロック信号を通過するクロックド・インバータ回路を有し、前記状態保持部が前記中間状態であるとき、前記クロックドインバータの制御電圧を前記リセット状態の制御電圧とセット状態の制御電圧の中間に設定される。
【００１３】
前記第２の遅延線を構成する単位遅延素子は、前記クロック信号を通過するクロックド・インバータ回路を有し、前記状態保持部が前記中間状態であるとき導通されるクロックド・インバータ回路を構成するトランジスタのチャネル幅、チャネル長、閾値電圧、基板電圧のうちの少なくとも一つを変化させ、前記クロックド・インバータ回路を通過するクロック信号を単位遅延素子の遅延量の１．５倍分だけ遅延させる。
【００１４】
前記第２の遅延線を構成する単位遅延素子は、前記状態保持部がリセット状態のとき前記クロック信号を通過する第１のクロックド・インバータ回路と、前記状態保持部が前記中間状態であるとき前記クロック信号を通過する第２のクロックド・インバータ回路を有し、この第２のクロックド・インバータ回路の遅延量を前記第１のクロックド・インバータ回路の１．５倍に設定する。
【００１５】
前記第１、第２の遅延線を構成する単位遅延素子は、前段の単位遅延素子から供給されるパルス信号を後段の単位遅延素子に伝送するクロックド・インバータ回路をそれぞれ有し、これらクロックド・インバータ回路は外部クロック信号に同期した信号により制御される。
【００１６】
さらに、本発明の同期回路は、第１のクロック信号を２倍の周期の第１、第２の信号に分割する分割回路と、前記分割回路により分割された第１の信号の同期をとる第１の同期回路と、前記分割回路により分割された第２の信号の同期をとる第２の同期回路と、前記第１、第２の同期回路の出力信号を合成し、前記第１のクロック信号に同期し、前記クロック信号と同一周期の第２のクロック信号を生成する生成回路とを具備する。
【００１７】
また、本発明の同期回路は、複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、前記第１の遅延線を構成する単位遅延素子に対応して配置され、第１の遅延線に伝搬される前進パルス信号を検出してセットされ、前記第２の遅延線に伝搬される後進パルス信号に応じてリセットされる複数の状態保持回路を有し、隣接するｎ個（ｎは２以上の整数）の前記状態保持回路が共にセットされたセット状態、前記隣接するｎ個の前記状態保持回路が全てリセットされたリセット状態、前記隣接するｎ個の前記状態保持回路がセット、リセットのいずれかとされたｎ−１個の中間状態を有し、前記第２の遅延線を制御する状態保持部とを具備する。
【００１８】
前記第２の遅延線を構成する単位遅延素子は、前記状態保持部がリセット状態のとき前記クロック信号を通過する第１のクロックド・インバータ回路と、前記状態保持部が前記中間状態であるとき前記クロック信号を通過するｎ−１個の第２のクロックド・インバータ回路を有し、これら第２のクロックド・インバータ回路の遅延量は、ｎ＝４のとき、前記第１のクロックド・インバータ回路の１＋ｍ／４倍（ｍ＝１、２…ｎ−１）に設定される。
【００１９】
さらに、本発明の同期回路は、第１のクロック信号をｎ倍（ｎは２以上の整数）の周期のｎ個の信号に分割するｎ個の分割回路と、前記ｎ個の分割回路により分割された各信号の同期をそれぞれとるｎ個の同期回路と、前記ｎ個の同期回路の出力信号を合成し、前記第１のクロック信号に同期し、前記第１のクロック信号と同一周期の第２のクロック信号を生成する生成回路とを具備する。
【００２０】
また、本発明の遅延回路は、入力パルス信号が供給されるクロックド・インバータ回路と、前記クロックド・インバータ回路から出力されるパルス信号と反転された前記入力パルス信号が供給される論理回路とを具備し、前記クロックド・インバータ回路は前記論理回路から出力されるパルス信号のパルス幅の変化方向と反対方向に前記入力パルス信号のパルス幅を変化させる。
【００２１】
前記論理回路はノア回路であり、前記クロックド・インバータ回路はパルス信号の後端を遅延する。
【００２２】
前記論理回路はナンド回路であり、前記クロックド・インバータ回路はパルス信号の先端を遅延する。
【００２３】
前記クロックド・インバータ回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタにより構成され、これらＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネル幅、チャネル長、閾値電圧、基板電圧のうちの少なくとも１つを変えることにより、ＮＭＯＳトランジスタの電流駆動能力に対するＰＭＯＳトランジスタの電流駆動能力の比を１以外に設定し、パルス信号の立ち上がり時間と立ち下がり時間を異ならせる。
【００２４】
また、本発明の同期回路は、複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、前記第１の遅延線を伝搬される前進パルス信号の伝搬位置に応じてセット状態、リセット状態が設定され、セット状態には前記後進パルス信号を前記第２の遅延線に伝搬させ、リセット状態にはクロック信号を前記第２の遅延線に伝搬させる状態保持部とを具備し、前記第１、第２の遅延線を構成する各単位遅延素子は、クロックド・インバータ回路と、このクロックド・インバータ回路から出力される前記前進又は後進パルス信号と前段の単位遅延素子から供給される反転された前記前進又は後進パルス信号が供給される論理回路とを有し、前記クロックド・インバータ回路は前記論理回路から出力されるパルス信号のパルス幅の変化方向と反対方向に前記前進又は後進パルス信号のパルス幅を変化させる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２６】
（第１の実施例）
第１の実施例は、外部クロック信号と同期をとった内部クロック信号の同期精度を向上させるため、同期精度と直接関係のある単位遅延素子の遅延量を小さくする。
【００２７】
図１は、第１の実施例に適用されるＳＡＤ方式の同期回路１１を示している。外部クロック信号ＥＣＫは遅延時間Ｄ１を有する入力バッファ回路１２を介してディレイモニタ１３に供給される。このディレイモニタ１３は前記入力バッファ回路１２と後述する出力バッファ回路が有する遅延時間Ｄ２の合計の遅延時間Ｄ１＋Ｄ２を有している。このディレイモニタ１３の出力信号Ｄｉｎは前進パルス用の遅延線としての第１の遅延線１４に供給される。この第１の遅延線１４は直列接続された複数の単位遅延素子（ＤＬ）１４ｉ−３〜１４ｉ〜１４ｉ＋３により構成されている。
【００２８】
この第１の遅延線１４の近傍には後進パルス用の遅延線としての第２の遅延線１６は配置されている。この第２の遅延線１６は直列接続された複数の単位遅延素子（ＤＬ）１６ｉ−３〜１６ｉ〜１６ｉ＋３により構成されている。これら第１、第２の遅延線１４、１５の相互間には、状態保持部１５が設けられている。この状態保持部１５は、第１、第２の遅延線１４、１６を構成する各単位遅延線に対応して配置された複数の状態保持回路１５ｉ−３〜１５ｉ〜１５ｉ＋３により構成されている。これら状態保持回路１５ｉ−３〜１５ｉ〜１５ｉ＋３は第１の遅延線１４に伝送されるパルス信号に応じて順次セットされ、第２の遅延線１６に伝送されるパルス信号に応じて順次リセットされる。セット状態の状態保持回路は第２の遅延線１６を結びつけ、リセット状態の状態保持回路は第２の遅延線１６を切離する。第２の遅延線１６を構成する各単位遅延素子１６ｉ−３〜１６ｉ＋３にはクロック信号ＣＬＫがそれぞれ供給されている。前記第２の遅延線１６の出力端には前述した出力バッファ回路１７が接続され、この出力バッファ回路１７の出力端から前記外部クロック信号ＥＣＫに同期した内部クロック信号ＩＣＫが出力される。
【００２９】
また、前記外部クロック信号ＥＣＫは第１の信号発生回路１８に供給される。この第１の信号発生回路１８はインバータ回路１８ａ、遅延時間ｄを有する遅延回路１８ｂ、これらインバータ回路１８ａ及び遅延回路１８ｂの出力信号が供給され、信号ｐａを出力するノア回路１８ｃ、この信号ｐａが供給され、反転された信号ｂｐａを出力するインバータ回路１８ｄにより構成されている（以下、参照符号の先頭に付した“ｂ”は反転信号を示す）。
【００３０】
さらに、前記入力バッファ１２から出力されるクロック信号ＣＬＫは第２の信号発生回路１９に供給される。この第２の信号発生回路１９はインバータ回路１９ａ、遅延時間ｄを有する遅延回路１９ｂ、これらインバータ回路１９ａ及び遅延回路１９ｂの出力信号が供給され、信号ｐを出力するノア回路１９ｃ、この信号ｐａが供給され、反転された信号ｂｐを出力するインバータ回路１９ｄにより構成されている。
【００３１】
また、前記第２の信号発生回路１９から出力される信号ｂｐ、及び前記第２の遅延線１６の出力信号Ｄｏｕｔは第３の信号発生回路２０に供給される。この第３の信号発生回路２０は前記信号ｂｐ、Ｄｏｕｔが供給されるフリップフロップ回路２０ａ、前記信号Ｄｏｕｔが供給されるインバータ回路２０ｂ、このインバータ回路２０ｂの出力信号と前記フリップフロップ回路２０ａの出力信号が供給されるナンド回路２０ｃ、前記フリップフロップ回路２０ａの出力信号が供給されるインバータ回路２０ｄ、このインバータ回路２０ｄの出力信号が供給されるインバータ回路２０ｅ、遅延時間ｄを有する遅延回路２０ｆ、この遅延回路２０ｆの出力信号と前記インバータ回路２０ｄの出力信号が供給されるナンド回路２０ｇ、このナンド回路２０ｇと前記ナンド回路２０ｃの出力信号が供給されるナンド回路２０ｈ、このナンド回路２０ｈの出力信号が供給され、信号ｂｐｍを出力するインバータ回路２０ｉとにより構成されている。
【００３２】
前記第１の信号発生回路１８から出力される信号ｐａ、ｂｐａ、前記第２の信号発生回路１９から出力される信号ｐ、ｂｐ、前記第３の信号発生回路２０から出力される信号ｂｐｍは、第１、第２の遅延線１４、１６、状態保持部１５に供給される。
【００３３】
図２は、図１に示す第１、第２の遅延線１４、１６、状態保持部１５のうち、ｉ段目の単位遅延素子１４ｉ、１６ｉ、状態保持回路１５ｉの構成を示している。前記単位遅延素子１４ｉは、直列接続されたクロックド・インバータ回路１４ａ、１４ｂ、このクロックド・インバータ回路１４ｂの出力端に直列接続されたインバータ回路１４ｃ、１４ｄ、クロックド・インバータ回路１４ｂの出力端と接地間に接続され、ゲートに信号ｐが供給されたＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）ＮＭ７、入力端が接地され出力端が前記クロックド・インバータ回路１４ｂの入力端に接続されたクロックド・インバータ回路１４ｆにより構成されている。
【００３４】
前記クロックド・インバータ回路１４ａ、１４ｂ、１４ｆは信号ｐ及びｂｐにより制御される。前記クロックド・インバータ回路１４ａの入力端にはｉ−１段目の単位遅延素子１４ｉ−１から出力される信号Ｆｉ−１が供給され、前記クロックド・インバータ回路１４ｂの出力端からは信号Ｆｉが出力される。さらに、前記インバータ回路１４ｄからは信号ＦＦｉが出力される。これらの信号Ｆｉ、ＦＦｉは単位遅延素子１４ｉ＋１、及び状態保持回路１５ｉ＋１にそれぞれに供給される。
【００３５】
前記状態保持部１５ｉは、直列接続されたクロックド・インバータ回路１５ａとインバータ回路１５ｂ、１５ｃとにより構成されている。前記クロックド・インバータ回路１５ａは電源Ｖｃｃと接地間に電流通路が直列接続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＰＭ１８、ＰＭ１７と、ＮＭＯＳトランジスタＮＭ１８、ＮＭ１７とにより構成されている。
【００３６】
前記ＰＭＯＳトランジスタＰＭ１８のゲートには第２の遅延線１６を構成するｉ−３段目の単位遅延素子１６ｉ−３から出力される信号ｂＲｉ−３が供給されている。前記ＰＭＯＳトランジスタＰＭ１７及び前記ＮＭＯＳトランジスタＮＭ１８のゲートには信号ｂｐｍが供給されている。前記ＮＭＯＳトランジスタＭ１７のゲートには第１の遅延線１４を構成するｉ−１段目の単位遅延素子１４ｉ−１から供給される信号ＦＦｉ−１が供給される。前記インバータ回路１５ｂの出力端からは信号ｑｉが出力され、インバータ回路１５ｂの出力端からは信号ｂｑｉが出力される。これらの信号ｑｉ、ｂｑｉは第２の遅延線１６を構成する単位遅延素子１６ｉ−２に供給される。
【００３７】
前記単位遅延素子１６ｉは、直列接続されたクロックド・インバータ回路１６ａ、１６ｂ、このクロックド・インバータ回路１６ｂの出力端に直列接続されたインバータ回路１６ｃ、１６ｄ、クロックド・インバータ回路１６ｂの出力端と接地間に接続され、ゲートに信号ｐａが供給されたＮＭＯＳトランジスタＮＭ１５、入力端に信号ＣＬＫが供給され、出力端が前記クロックド・インバータ回路１４ｂの入力端に接続されたクロックド・インバータ回路１６ｆにより構成されている。
【００３８】
前記クロックド・インバータ回路１６ａ、１６ｆは信号ｑ、ｂｑにより制御され、クロックド・インバータ回路１６ｂは信号ｐａ、ｂｐａにより制御される。前記クロックド・インバータ回路１６ａの入力端にはｉ＋１段目の単位遅延素子１６ｉ＋１から出力される信号Ｒｉ＋１が供給され、前記クロックド・インバータ回路１６ｂの出力端からは信号Ｒｉが出力される。さらに、前記インバータ回路１６ｃからは信号ｂＲｉが出力される。前記信号Ｒｉは単位遅延素子１６ｉ−１に供給され、前記信号ｂＲｉは状態保持部１５ｉ＋２に供給される。前記インバータ回路１６ｄは、前記単位遅延素子１４ｉを構成するインバータ回路１４ｄに対応したダミーのインバータ回路である。
【００３９】
図３は、図２に示す単位遅延素子１４ｉを具体的に示す回路図であり、図４は図２に示す単位遅延素子１６ｉを具体的に示す回路図である。図３、図４において、図２と同一部分には同一符号を付す。
【００４０】
図３において、クロックド・インバータ回路１４ａは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ２、ＰＭ１と、ＮＭＯＳトランジスタＮＭ２、ＮＭ１とにより構成され、クロックド・インバータ回路１４ｆは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ４、ＰＭ３と、ＮＭＯＳトランジスタＮＭ４、ＮＭ３とにより構成されている。さらに、前記クロックド・インバータ回路１４ｂは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ６、ＰＭ５と、ＮＭＯＳトランジスタＮＭ６、ＮＭ５とにより構成されている。
【００４１】
図４において、クロックド・インバータ回路１６ａは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ１０、ＰＭ９と、ＮＭＯＳトランジスタＮＭ１０、ＮＭ９とにより構成され、クロックド・インバータ回路１６ｆは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ１２、ＰＭ１１と、ＮＭＯＳトランジスタＮＭ１２、ＮＭ１１とにより構成されている。さらに、前記クロックド・インバータ回路１６ｂは電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ１４、ＰＭ１３と、ＮＭＯＳトランジスタＮＭ１４、ＮＭ１３とにより構成されている。
【００４２】
図２乃至図４は、ｉ段目の単位遅延素子１４ｉ、１６ｉ、及び状態保持回路１５ｉの構成を示しているが、ｉ段目以外の単位遅延素子、及び状態保持回路も同様の構成であり、信号の入出力もｉ段目と同様の関係とされている。
【００４３】
図５は、図１乃至図４の各部の信号を示している。図１に示すＳＡＤ方式の同期回路において、入力バッファ回路１２は周期Ｔの外部クロック信号ＥＣＫよりＤ１だけ遅延した信号ＣＬＫを生成し、この信号ＣＬＫはディレイモニタ１３によりＤ１＋Ｄ２だけ遅延されて第１の遅延線１４に供給される。この第１の遅延線１４を構成する各単位遅延素子１４ｉ−３〜１４ｉ〜１４ｉ＋３は第２の信号発生回路１９から出力される信号ｐ及びｂｐに応じて前進パルス信号としての信号Ｄｉｎを伝送する。
【００４４】
状態保持部１５を構成する各状態保持回路は、第４の信号発生回路２０から供給される信号ｂｐｍ及び前段の単位遅延素子の出力信号に応じてセットされる。すなわち、状態保持回路は第１の遅延線１４に前進パルス信号が通ったときセット状態となる。
【００４５】
第２の遅延線１６の単位遅延素子は状態保持回路がセット状態のとき前段からの後進パルス信号を次段に出力し、リセット状態のとき前段からの信号を受けず、共通に入力してくるクロック信号ＣＬＫを伝搬する。すなわち、第２の遅延線１６は２段前の状態保持回路から供給される信号ｑｉ＋２、ｂｑｉ＋２、及び信号発生回路１８から供給される信号ｐａ、ｂｐａに応じて後進パルス信号、又はクロック信号ＣＬＫを伝送する。この第２の遅延線１６に後進パルス信号が通過したき、対応する状態保持回路がリセット状態される。この第２の遅延線１６の出力信号Ｄｏｕｔは出力バッファ回路１７を介して出力されることにより、内部クロック信号ＩＣＫが生成される。このため、内部クロック信号ＩＣＫの外部クロック信号ＥＣＫに対する遅延は
Ｄ１＋（Ｄ１＋Ｄ２）＋２（Ｔ−（Ｄ１＋Ｄ２））＋Ｄ２
＝２Ｔ
となる。したがって、内部クロック信号ＩＣＫは外部クロック信号ＥＣＫに同期する。
【００４６】
ところで、ＳＡＤ方式の同期回路はパルスの立ち上がり部だけについて同期をとっている。このため、パルスの立ち上がりに関係するトランジスタ（ある回路に供給された信号がハイレベルからローレベルに変化した時に、応答するトランジスタ）の電流駆動能力を高めることにより、単位遅延素子の遅延量を小さくすることができる。具体的には、図３、図４に示す単位遅延素子１４ｉ、１６ｉにおいて、パルスの立ち上がりに関係するトランジスタは前進パルス用のＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＰＭＯＳトランジスタＰＭ５、ＰＭ６、及び、後進パルス用のＮＭＯＳトランジスタＮＭ９、ＮＭ１０、ＮＭ１１、ＮＭ１２、ＰＭＯＳトランジスタＰＭ１３、ＰＭ１４である。したがって、これらトランジスタの例えばチャネル幅を大きくすることにより、電流駆動能力を高めることができる。
【００４７】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタの電流駆動能力が２：１である場合、これらトランジスタのチャネル幅の比は、通常１：２とする。したがって、この実施例においては、これらトランジスタのチャネル幅の比を、例えば１：１以下とする。
【００４８】
しかし、このような構成とすることにより、電流駆動能力を高めることができるが、ゲート容量が大きくなってしまう。そこで、立ち下がりに関係するＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＮＭＯＳトランジスタＮＭ５、ＮＭ６や、ＰＭＯＳトランジスタＰＭ９、ＰＭ１０、ＰＭ１１、ＰＭ１２、ＰＭ１３、ＰＭ１４のチャネル幅を小さくすることにより、増加したゲート容量をキャンセルすることができる。したがって、クロックド・インバータ回路に入力されたパルス信号に比べて、クロックド・インバータ回路から出力されるパルス信号の立ち下がり応答速度は速くなり、立ち上がり応答速度は遅くなるため、パルス幅は単位遅延素子を通る度に大きくなってしまうという問題が生じる。しかし、クロックドインバータ１４ｂ（ＮＭ５、ＮＭ６、ＰＭ５、ＰＭ６）を信号ｐ、信号ｂｐで制御し、クロックド・インバータ回路１６ｂを信号ｐａ、信号ｂｐａによりそれぞれ制御し、それ以降パルス信号が伝搬しないように制御することでパルス幅が広がることを防止できる。
【００４９】
尚、電流駆動能力を変える構成としては、チャネル幅を変える場合に限定されるものではなく、チャネル長、トランジスタの閾値電圧、あるいは基板電圧を変えることでも実現出来る。
【００５０】
チャネル長を変える場合、ＰＭＯＳトランジスタのチャネル長をＮＭＯＳトランジスタのチャネル長より長くする。
【００５１】
トランジスタの閾値電圧を変える場合、ＮＭＯＳトランジスタの閾値電圧を通常より下げ、ＰＭＯＳトランジスタの閾値電圧を通常より高くする。
【００５２】
基板電圧を変える場合、ＰＭＯＳトランジスタのバックゲートバイアスをＮＭＯＳトランジスタのバックゲートバイアスより高くする。
【００５３】
このように設定することにより、パルスの立ち上がりを高速化することができる。
【００５４】
上記第１の実施例によれば、第１、第２の遅延線１４、１６を構成する各単位遅延素子のパルス信号の立ち上がりに関係するトランジスタ（ある回路に供給された信号がハイレベルからローレベルに変化した時に、応答するトランジスタ）の電流駆動能力を高めている。したがって、パルス信号の立ち上がり時間を高速化でき、パルス信号の立ち上がりに要する遅延時間を短縮することができ、同期精度を向上できる。
【００５５】
さらに、第２の遅延素子内のクロックド・インバータ回路を所定の制御信号で制御しているため、パルス幅が広くなったパルス信号を次段へ伝搬することを防止できる。
【００５６】
（実施例２）
第２の実施例では、外部クロック信号に対して内部クロック信号を半周期ずらして同期させる場合について説明する。
【００５７】
第２の実施例において、第１の実施例との主な相違点は、第２の遅延線１６に中間電位を与えることにより、第２の遅延線の遅延量を大きくしている点である。
【００５８】
図６は、第２の実施例に係る同期回路の構成を示しており、第１の実施例と同一部分には同一符号を付している。図６において、ディレイモニタ３１は入力バッファ回路１２と、出力バッファ回路１７の合計の遅延時間の２倍の遅延時間（２（Ｄ１＋Ｄ２））を有している。また、第２の遅延線１６の単位遅延素子の数は第１の遅延線１４の単位遅延素子の数の半分とされ、第１の遅延線１４を構成する単位遅延素子の１つおきに配置されている。すなわち、この同期回路において、第２の遅延線１６を伝搬する後進パルス信号は、第１の遅延線１４内を前進パルスが伝搬した単位遅延素子の数の半分の数の単位遅延素子だけ伝搬させる。このようにすることで、外部クロック信号に対して内部クロック信号を半周期ずらして同期させることができる。
【００５９】
図７（ａ）（ｂ）は、図６に示す状態保持部１５の概略的な動作を示している。ここで、“Ｓ”はセット状態を示し、前進パルス信号が通ったときセット状態となり、後進パルス信号用の単位遅延素子はそのセット状態のときには前段からの後進パルスを次段に出力する。“Ｒ”はリセット状態を示し、後進パルス信号が通過したきリセット状態となる。後進パルス信号用の単位遅延素子は状態保持部がリセット状態のとき前段からの信号を受けず、共通に入力されるクロック信号を伝搬する。
【００６０】
図７（ａ）（ｂ）に示すように、半周期ずらして同期をとる同期回路の場合、状態保持回路のセット・リセットの情報を半分しか使っていない。これは無駄であるため、隣接する一対の状態保持回路で１つの情報を設定するようにする。
【００６１】
つまり、図８（ａ）（ｂ）（ｃ）に示すように、一対の状態保持回路が共にセットのときをセット“Ｓ”と定義し、一対の状態保持回路が共にリセットのときをリセット“Ｒ”と定義する。さらに、図８（ｂ）に示すように、一対の状態保持回路がセット・リセットのときは新たに中間状態“Ｍ”と定義する。すなわち、状態保持部が３値の情報を保持するようにする。中間状態“Ｍ”のとき、第２の遅延線を構成する単位遅延素子の遅延量を半分にすることは難しい。このため、中間状態“Ｍ”のときはリセット“Ｒ”と同じように、前段からの入力は受けず、共通に入力されるクロック信号ＣＬＫを伝搬するようにする。但し、第２の遅延線１６を構成する単位遅延素子の遅延量を第１の遅延線１４を構成する単位遅延素子の遅延量の１．５倍とする。このような構成とすることにより、単位遅延素子の遅延量の半分に同期精度を向上させることができる。この点について詳細は後述する。
【００６２】
図９は、図６を具体的に示す構成図であり、図１、図６と同一部分には同一符号を付し、異なる部分についてのみ説明する。第１の遅延線１４、状態保持回路１５、第１の遅延線１６において、隣接する２つの回路が対を構成する。第２の遅延線１６は、単位遅延素子１６ｉ−６、１６ｉ−４、１６ｉ−２、１６ｉ…と、これら単位遅延素子１６ｉ−６、１６ｉ−４、１６ｉ−２、１６ｉ…を制御する信号を生成する信号発生回路１６ｉ−５、１６ｉ−３、１６ｉ−１、１６ｉ＋１…が交互に配置されている。
【００６３】
また、第１の信号発生回路３０は、遅延時間Ｄを有するバッファ回路３０ｅ、インバータ回路３０ａ、遅延時間Ｄを有する遅延回路３０ｂ、オア回路３０ｃ、インバータ回路３０ｄにより構成されている。この第１の信号発生回路３０は、外部クロック信号ＥＣＫをバッファ回路３０ｅにより遅延時間Ｄだけ遅延した信号より信号ｐ０、ｂｐ０を生成する。この信号ｐ０、ｂｐ０のパルス幅は単位遅延素子の遅延量とほぼ等しく設定されている。
【００６４】
図１０は、図９のｉ段目とｉ＋１段目の単位遅延素子１４ｉ、１４ｉ＋１、１６ｉ、状態保持回路１５ｉ、１５ｉ＋１、信号発生回路１６ｉ＋１を示している。
【００６５】
単位遅延素子１４ｉは、直列接続されたクロックド・インバータ回路１４ａ−１、インバータ回路１４ｂ−１、このインバータ回路１４ｂ−１の出力端に直列接続されたインバータ回路１４ｄ−１、前記クロックド・インバータ回路１４ａ−１の出力端に接続されたインバータ回路１４ｃ−１、入力端が接地され出力端が前記インバータ回路１４ｂ−１の入力端に接続されたクロックド・インバータ回路１４ｅ−１により構成されている。前記クロックド・インバータ回路１４ａ−１、１４ｅ−１は信号ｐ及びｂｐにより制御される。前記クロックド・インバータ回路１４ａの入力端にはｉ−１段目の単位遅延素子１４ｉ−１から出力される信号Ｆｉ−１が供給され、前記インバータ回路１４ｂ−１の出力端からは信号Ｆｉが出力される。さらに、前記インバータ回路１４ｃ−１からは信号ＦＦｉが出力される。信号Ｆｉ、ＦＦｉは単位遅延素子１４ｉ＋１、及び状態保持回路１５ｉ＋１にそれぞれ供給される。インバータ回路１４ｄ−１は、後述する単位遅延素子１６ｉに設けられたインバータ回路１６ｃ−１に対応したダミーのインバータ回路である。
【００６６】
単位遅延素子１４ｉ＋１は、単位遅延素子１４ｉとほぼ同様の構成であり、単位遅延素子１４ｉと同一部分には添え字“−２”を付し説明は省略する。
【００６７】
前記状態保持部１５ｉは、直列接続されたクロックド・インバータ回路１５ａ−１とインバータ回路１５ｂ−１とにより構成されている。前記クロックド・インバータ回路１５ａ−１は電源Ｖｃｃと接地間に電流通路が直列接続されたＰＭＯＳトランジスタＰＭ２８、ＰＭ２７と、ＮＭＯＳトランジスタＮＭ２８、ＮＭ２７とにより構成されている。前記ＰＭＯＳトランジスタＰＭ２８のゲートには第２の遅延線１６を構成するｉ−６段目の単位遅延素子１６ｉ−６から出力される信号ｂＲｉ−６が供給されている。前記ＰＭＯＳトランジスタＰＭ２７及び前記ＮＭＯＳトランジスタＮＭ２８のゲートには信号ｂｐｍが供給されている。前記ＮＭＯＳトランジスタＭ２７のゲートには第１の遅延線１４を構成するｉ−１段目の単位遅延素子１４ｉ−１から供給される信号ＦＦｉ−１が供給される。前記インバータ回路１５ｂ−１の出力端からは信号ｑｉが出力される。
【００６８】
状態保持回路１５ｉ＋１は、状態保持回路１５ｉとほぼ同様の構成であり、状態保持１５ｉと同一部分には添え字“−２”を付し説明は省略する。
【００６９】
前記単位遅延素子１６ｉは、直列接続されたクロックド・インバータ回路１６ａ−１、インバータ回路１６ｂ−１、このインバータ回路１６ｂ−１の出力端に接続されたインバータ回路１６ｃ−１、入力端に信号ＣＬＫが供給され、出力端が前記インバータ回路１４ｂ−１の入力端に接続されたクロックド・インバータ回路１６ｄ−１、前記クロックド・インバータ回路１６ａ−１の出力端に接続されたインバータ回路１６ｅ−１、電流通路が直列接続されたＰＭＯＳトランジスタＰＭ３１、ＮＭＯＳトランジスタＮＭ３１とにより構成されている。
【００７０】
前記ＰＭＯＳトランジスタＰＭ３１、ＮＭＯＳトランジスタＮＭ３１は図示せぬｉ＋５段目の信号発生回路から供給される信号ｑｑｉ＋５、ｂｑｑｉ＋５に応じて信号ｂｑを発生する。前記クロックド・インバータ回路１６ａ−１は前記信号ｂｑｑｉ＋５、ｑｑｉ＋５により制御され、クロックド・インバータ回路１６ｄ−１は前記信号ｑｑｉ＋５、ｂｑｑｉ＋５により制御される。前記クロックド・インバータ回路１６ａ−１の入力端には図示せぬｉ＋２段目の単位遅延素子から出力される信号Ｒｉ＋２が供給され、前記インバータ回路１６ｂ−１の出力端からは信号Ｒｉが出力される。さらに、前記インバータ回路１６ｃ−１からは信号ｂＲｉが出力される。前記インバータ回路１６ｅ−１は、前記単位遅延素子１４ｉを構成するインバータ回路１４ｃ−１に対応したダミーのインバータ回路である。
【００７１】
前記ＰＭＯＳトランジスタＰＭ３１、ＮＭＯＳトランジスタＮＭ３１、クロックド・インバータ回路１６ｄ−１を制御する信号は前記ｉ＋５段目の信号発生回路の出力信号に限定されるものではなく、別の段の信号発生回路の出力信号を用いることも可能である。
【００７２】
前記信号発生回路１６ｉ＋１は、電源Ｖｃｃと接地間に直列接続されたＰＭＯＳトランジスタＰＭ３６、ＰＭ３７、ＮＭＯＳトランジスタＮＭ３７、ＮＭ３６、及び前記ＰＭＯＳトランジスタＰＭ３６、ＰＭ３７の接続ノード電流通路が直列接続されたＰＭＯＳトランジスタＰＭ３８、ＰＭ３９とにより構成されている。
【００７３】
前記ＰＭＯＳトランジスタＰＭ３６、及びＮＭＯＳトランジスタＮＭ３６のゲートには前記状態保持回路１５ｉの出力信号ｑｉが供給され、前記ＰＭＯＳトランジスタＰＭ３７、及びＮＭＯＳトランジスタＮＭ３７のゲートには前記状態保持回路１５ｉ＋１の出力信号ｑｉが供給される。前記ＰＭＯＳトランジスタＰＭ３９のゲートには前記第１の信号発生回路３０から出力される信号ｂｐ０が供給され、電流通路の一端には電圧ＶＢＬが供給されている。さらに、前記ＰＭＯＳトランジスタＰＭ３８のゲートには信号ｂｑｉが供給されている。前記ＰＭＯＳトランジスタＰＭ３７とＮＭＯＳトランジスタＮＭ３７の接続ノードからは信号ｂｑｑｉ＋１が出力され、この信号ｂｑｑｉ＋１は、単位遅延素子１６ｉ−４に供給される。
【００７４】
図１１は、前記単位遅延素子１４ｉ、１４ｉ＋１を具体的に示す回路図であり、図１２は、前記単位遅延素子１６ｉ、１６ｉ＋１を具体的に示す回路図である。図１１、図１２において、図１０と同一部分には同一符号を付す。
【００７５】
上記構成において、隣接する状態保持回路１５ｉ、１５ｉ＋１の出力信号ｑｉ とｑｉ＋１が共にハイレベルのとき、つまり、一対の状態保持回路がセット状態のとき、信号発生回路１６ｉ＋１の出力信号ｂｑｑｉ＋１はローレベルとなる。また、信号ｑｉとｑｉ＋１が共にローレベルのとき、つまり、一対の状態保持回路がリセット状態のとき、信号発生回路１６ｉ＋１の出力信号ｂｑｑｉ＋１はハイレベルとなる。さらに、一対の状態保持回路の出力信号のうち信号ｑｉがハイレベルで、信号ｑｉ＋１がローレベルで、且つ、前記第１の信号発生回路３０の出力信号ｂｐ０がローレベルのとき、つまり、中間状態“Ｍ”の場合、信号発生回路１６ｉ＋１の出力信号ｂｑｑｉ＋１が電圧ＶＢＬというレベルになる。
【００７６】
単位遅延素子１６ｉに供給される図示せぬｉ＋５段目の信号発生回路の出力信号ｂｑｑｉ＋５も図示せぬｉ＋４段目、ｉ＋５段目の状態保持回路の出力信号に応じて上記と同様にハイレベル、又はローレベルに設定される。
【００７７】
単位遅延素子１６ｉは、一対の状態保持回路がセット状態のとき、クロックド・インバータ回路１６ａ−１とインバータ回路１６ｂ−１のパスが形成され、前段から供給される後進パルス信号が次段へ伝搬される。
【００７８】
また、一対の状態保持回路がリセット状態のとき、クロックド・インバータ回路１６ａ−１が非導通とされ、クロックド・インバータ回路１６ｄ−１が導通される。このため、前段からの後進パルス信号が遮断され、クロック信号ＣＬＫが後段に伝送される。
【００７９】
一方、前述したように、中間状態“Ｍ”の場合、一対の状態保持回路の出力信号のうち信号ｑｉがハイレベルで、信号ｑｉ＋１がローレベルで、且つ、前記第１の信号発生回路３０の出力信号ｂｐ０がローレベルである。このとき、信号発生回路１６ｉ＋１の出力信号ｂｑｑｉ＋１は電圧ＶＢＬというレベルになる。ここで、電圧ＶＢＬはクロック信号ＣＬＫを通過するクロックド・インバータ回路１６ｄ−１のＮＭＯＳトランジスタの電流駆動能力を低下させる電位であり、例えばリセット状態の信号ｂｑｑｉ＋１の電位を１．８Ｖ、セット状態の電位を０Ｖとした場合、約１．０Ｖ程度とされる。このように電圧ＶＢＬを設定することにより、リセット状態におけるクロック信号ＣＬＫに比べて、クロック信号を１．５倍の遅延できる。
【００８０】
また、図１３に示すように、信号ｂｐ０はクロック信号ＣＬＫが立ち上がる寸前のタイミングで立ち下がり、クロック信号ＣＬＫが立ち上がると即立ち上がる信号であり、パルス幅が単位遅延素子の遅延量分程度とされている。したがって、信号ｂｑｑｉ＋１（ｂｑｑｉ＋５）は信号ｂｐ０がローレベルの時のみ電圧ＶＢＬとなる。
【００８１】
すなわち、前進パルス信号が第１の遅延線１４に伝搬されるに従って隣接する一対の状態保持回路の出力信号がハイレベル、及びローレベルとなるタイミングは多くある。しかし、図１４（ａ）に示すように、隣接する一対の状態保持回路の出力信号ｑｉ、ｑｉ＋１がハイレベル、及びローレベルとなった場合においても、信号ｂｐ０が発生しない場合、中間状態“Ｍ”は発生しない。
【００８２】
これに対して、図１４（ｂ）に示すように、隣接する一対の状態保持回路の出力信号ｑｉ、ｑｉ＋１がハイレベル、ローレベルで信号ｂｐ０が発生された場合、中間状態“Ｍ”が発生する。
【００８３】
このようにして一対の状態保持回路がセット状態とリセット状態である中間状態“Ｍ”のときは、クロック信号ＣＬＫが通常時の１．５倍遅延される。したがって、第２の遅延線１６から出力される信号Ｄｏｕｔは、図１３に示すように、第１の遅延線１４に供給される信号Ｄｉｎより時間（Ｔ−２（Ｄ１＋Ｄ２））／２だけ遅れて出力され、さらに、この信号Ｄｏｕｔが出力バッファ回路１７により遅延量Ｄ２だけ遅延されるため、内部クロック信号ＩＣＫは外部クロック信号ＥＣＫより半周期遅延される。
【００８４】
上記第２の実施例によれば、一対の状態保持回路がそれぞれセット状態とリセット状態である中間状態“Ｍ”のとき、クロック信号ＣＬＫが供給されるクロックド・インバータ回路１６ｄ−１を構成するＮＭＯＳトランジスタの駆動能力を低下させることにより、単位遅延素子の遅延時間を通常時の１．５倍としている。したがって、単位遅延素子の遅延量の半分に同期精度を向上でき、外部クロック信号ＥＣＫより半周期遅延した内部クロック信号ＩＣＫを発生することができる。
【００８５】
図１５乃至図１７は、第２の実施例の変形例を示すものであり、図１５乃至図１７において、図９乃至図１２と同一部分には同一符号を付す。図１５乃至図１７において、状態保持部１５と第２の遅延線１６の構成が、図９乃至図１２と異なっている。
【００８６】
すなわち、図１６において、状態保持回路１５ｉの出力端にはインバータ回路１５ｃ−１がインバータ回路１５ｂ−１に直列接続され、このインバータ回路１５ｃ−１の出力端から信号ｂｑｉが出力される。同様に、状態保持回路１５ｉ＋１の出力端にはインバータ回路１５ｃ−２がインバータ回路１５ｂ−２に直列接続され、このインバータ回路１５ｃ−２の出力端から信号ｂｑｉ＋１が出力される。
【００８７】
また、図１６、図１７に示すように、第２の遅延線を構成する単位遅延素子１６ｉにおいて、クロックド・インバータ回路１６ａ−１は信号ｂｑｉ＋１、ｑｉ＋１により制御されている。さらに、ノア回路１６ｆ−１の入力端には信号ｑｉ＋１、ｑｉが供給されている。クロックド・インバータ回路１６ｄ−１は信号ｑｉ＋１、及びノア回路１６ｆ−１の出力信号により制御されている。
【００８８】
さらに、信号発生回路１６ｉ＋１は、クロックド・インバータ回路１６ｇを有している。このクロックド・インバータ回路１６ｇは、電源Ｖｃｃと接地間に直列接続されたＰＭＯＳトランジスタＰＭ４１、ＰＭ４２、ＰＭ４３、ＰＭ４４、及びＮＭＯＳトランジスタＮＭ４１、ＮＭ４２、ＮＭ４３、ＮＭ４４により構成されている。前記ＰＭＯＳトランジスタＰＭ４１、ＮＭＯＳトランジスタＮＭ４４のゲートにはクロック信号ＣＬＫが供給され、前記ＰＭＯＳトランジスタＰＭ４２、及びＮＭＯＳトランジスタＭ４３のゲートには信号ｂｑｉ、信号ｑｉがそれぞれ供給されている。さらに、ＰＭＯＳトランジスタＰＭ４３、ＮＭＯＳトランジスタＮＭ４２のゲートには信号ｑｉ＋１、信号ｂｑｉ＋１がそれぞれ供給され、ＰＭＯＳトランジスタＰＭ４４、ＮＭＯＳトランジスタＮＭ４１のゲートには信号ｂｐ０、信号ｐ０がそれぞれ供給されている。前記ＰＭＯＳトランジスタＰＭ４４とＮＭＯＳトランジスタＮＭ４１の接続ノードは前記クロックド・インバータ回路１６ａ−１、１６ｄ−１の出力端に接続されている。
【００８９】
隣接する一対の状態保持回路１５ｉ、１５ｉ＋１の出力信号ｑｉ、ｑｉ＋１が共にハイレベルのとき、すなわち、セット状態のとき、単位遅延素子１６ｉのクロックド・インバータ回路１６ａ−１が導通し、クロックド・インバータ回路１６ｄ−１と１６ｇが非導通とされる。このため、クロックド・インバータ回路１６ａ−１及びインバータ回路１６ｂ−１を介して前段の単位遅延素子から出力される後進パルス信号Ｒｉ＋２が伝搬可能とされる。
【００９０】
また、隣接する一対の状態保持回路１５ｉ、１５ｉ＋１の出力信号ｑｉ、及びｑｉ＋１が共にローレベルのとき、すなわち、リセット状態のとき、単位遅延素子１６ｉのクロックド・インバータ回路１６ｄ−１が導通し、クロックド・インバータ回路１６ａ−１と１６ｇが非導通とされる。このため、クロックド・インバータ回路１６ｄ−１及びインバータ回路１６ｂ−１を介してクロック信号ＣＬＫが後段に伝搬される。
【００９１】
さらに、隣接する一対の状態保持回路１５ｉ、１５ｉ＋１の出力信号ｑｉがハイレベルで、出力信号ｑｉ＋１がローレベルで、かつ、第１の信号発生回路３０の出力信号ｂｐ０がローレベルのとき、すなわち、中間状態のとき、クロックド・インバータ回路１６ａ−１、１６ｄ−１がいずれも非導通とされ、クロックド・インバータ回路１６ｇが導通される。このため、クロックド・インバータ回路１６ｇ、インバータ回路１６ｂ−１を介してクロック信号ＣＬＫが後段に伝搬される。さらに、このクロックド・インバータ回路１６ｇを通過するクロック信号ＣＬＫの遅延量をクロックド・インバータ回路１６ａ−１を通過するのに要する遅延量や、クロックド・インバータ回路１６ｄ−１を通過するのに要する遅延量の１．５倍となるように設定する。この設定手段としては、クロックド・インバータ回路１６ｇを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの例えばチャネル幅、チャネル長、これらトランジスタの閾値電圧、これらトランジスタが形成される基板の電圧のうちの少なくとも１つを変化させ、ＮＭＯＳトランジスタの電流駆動能力を低下させる。
【００９２】
例えばチャネル幅を変える場合、ＮＭＯＳトランジスタのチャネル幅を通常のサイズより狭くする。チャネル長を変える場合、ＮＭＯＳトランジスタのチャネル長をＰＭＯＳトランジスタのチャネル長より長くする。トランジスタの閾値電圧を変える場合、ＮＭＯＳトランジスタの閾値電圧を通常より上げ、ＰＭＯＳトランジスタの閾値電圧下げる。基板電圧を変える場合、ＮＭＯＳトランジスタのバックゲートバイアスをＰＭＯＳトランジスタのバックゲートバイアスより高くする。
【００９３】
また、クロックド・インバータ回路１６ｇの遅延量がそれ自体で単位遅延素子の１．５倍以上である場合、クロックド・インバータ回路１６ｇに供給される前記クロック信号ＣＬＫをクロックド・インバータ回路１６ｄ−１に供給されるクロック信号ＣＬＫよりインバータ回路１段前の信号とする。場合によってはクロック信号ＣＬＫよりインバータ回路２段前の信号でもよい。すなわち、クロックド・インバータ回路１６ｄ−１に供給されるクロック信号ＣＬＫより早いタイミングのクロック信号を用いればよい。
【００９４】
さらに、クロックド・インバータ回路１６ｇを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのサイズ、閾値電圧、基板電圧と、上記反転されたクロック信号ｂＣＬＫを取り出す位置とを組み合わせてもよい。
【００９５】
上記構成によっても、一対の状態保持回路がそれぞれセット状態とリセット状態である中間状態“Ｍ”のとき、クロック信号ＣＬＫが供給されるクロックド・インバータ回路１６ｇを構成するＮＭＯＳトランジスタの駆動能力を低下させることにより、単位遅延素子の遅延時間を通常時の１．５倍としている。したがって、単位遅延素子の遅延量の半分に同期精度を向上でき、外部クロック信号ＥＣＫより半周期遅延した内部クロック信号ＩＣＫを発生することができる。
【００９６】
第２の実施例では、第２の遅延線の遅延量を１．５倍とする場合について説明したが、上記電位ＶＢＬを変化させることにより、第２の遅延線の遅延量を１．５倍以外の値に設定し得ることは言うまでもない。
【００９７】
（第３の実施例）
上記第２の実施例の場合、同期精度を単位遅延素子の遅延量の半分に向上させることができる。しかし、外部クロック信号に対して、同期をとった内部クロック信号は外部クロック信号に対して半周期ずれている。そこで、第３の実施例では、単位遅延素子の遅延量の半分（すなわち、半分の同期精度）を有し、内部クロック信号が外部クロック信号と同一周期とされた回路について説明する。
【００９８】
図１８は、本発明の第３の実施例を示すものであり、図１５と同一部分には同一符号を付す。図１９は図１８の各部の信号を示している。図１８において、倍周期信号生成回路５１ａは、図１９に示すように、外部クロック信号ＥＣＫの２倍の周期を有する信号ＷＥＣＫ、ｂＷＥＣＫを生成する。この信号ＷＥＣＫは外部クロック信号ＥＣＫとともにナンド回路５２ａに供給され、前記信号ｂＷＥＣＫは外部クロック信号ＥＣＫとともにナンド回路５２ｂに供給される。これらナンド回路５２ａ、５２ｂの出力信号はインバータ回路５３ａ、５３ｂに供給される。これらインバータ回路１２ａ、１２ｂの出力信号ＥＣＫａ、ＥＣＫｂは、前記信号ＷＥＣＫ、ｂＷＥＣＫに応じて奇数、偶数に分離されたクロック信号であり、これら信号ＷＥＣＫ、ｂＷＥＣＫは遅延量Ｄ１を有する入力バッファ回路１２ａ、１２ｂにそれぞれ供給される。
【００９９】
前記入力バッファ回路１２ａ、１２ｂから出力される奇数及び偶数のクロック信号ＣＬＫａ、ＣＬＫｂはノア回路５４、インバータ回路５５を介して合成され、ナンド回路５６の一方入力端に供給される。このナンド回路５６の他方入力端には電源電圧Ｖｃｃが供給されている。このナンド回路５６の出力信号はインバータ回路５７に供給され、このインバータ回路５７の出力信号ＣＬＫａｂはディレイモニタ３１に供給される。
【０１００】
一方、倍周期信号生成回路５１ｂは、図１９に示すように、外部クロック信号ＥＣＫの２倍の周期を有する信号ＷＤｉｎ、ｂＷＤｉｎを生成する。この信号ＷＤｉｎは前記ディレイモニタ３１の出力信号Ｄｉｎａｂとともにナンド回路５８ａに供給され、前記信号ｂＷＤｉｎはディレイモニタ３１から出力される２（Ｄ１＋Ｄ２）の遅延時間を有する信号Ｄｉｎａｂとともにナンド回路５８ｂに供給される。これらナンド回路５８ａ、５８ｂの出力信号はインバータ回路５９ａ、５９ｂをそれぞれ介してノア回路６０ａ、６０ｂの一方入力端にそれぞれ供給される。これらノア回路６０ａ、６０ｂの他方入力端は接地されている。これらノア回路６０ａ、６０ｂの出力端はインバータ回路６１ａ、６１ｂに供給される。これらインバータ回路６１ａ、６１ｂの出力信号Ｄｉｎａ、Ｄｉｎｂはディレイモニタ３１の出力信号Ｄｉｎａｂを信号ＷＤｉｎ、ｂＷＤｉｎに応じて奇数、及び偶数に分離した信号である。これら信号Ｄｉｎａ、Ｄｉｎｂは前記入力バッファ回路１２ａ、１２ｂから出力される奇数、偶数のクロック信号ＣＬＫａ、ＣＬＫｂとともに、ハーフＳＴＢＤ（Synchronous Traced Backward Delay）６２ａ、６２ｂにそれぞれ供給される。これらハーフＳＴＢＤ６２ａ、６２ｂは、図１５に示すように、後進パルス用の第２の遅延線が前進パルス用の第１の遅延線の半分とされており、状態保持部がセット状態、リセット状態、中間状態からなる３つの状態を有している。これらハーフＳＴＢＤ６２ａ、６２ｂから出力される奇数、偶数の信号Ｄｏｕｔａ、Ｄｏｕｔｂはノア回路６３、インバータ回路６４を介して合成される。このインバータ回路６４から出力される合成出力信号Ｄｏｕｔａｂは出力バッファ回路１７に供給され、この出力バッファ回路１７から内部クロック信号ＩＣＫが出力される。この内部クロック信号ＩＣＫは、外部クロック信号ＥＣＫと同期し、周期も外部クロック信号ＥＣＫに一致している。
【０１０１】
上記第３の実施例によれば、外部クロック信号を奇数のクロック信号と偶数のクロック信号に分け、奇数、偶数のクロック信号を外部クロック信号と半周期ずらしてそれぞれ独立に同期させ、これら半周期ずらして外部クロック信号と同期させた奇数、偶数の信号を合成している。したがって、同期精度を単位遅延素子の遅延量の半分に向上させることができ、しかも、外部クロック信号と同期した内部クロック信号ＩＣＫを生成できる。
【０１０２】
また、外部クロック信号を奇数のクロック信号と偶数のクロック信号に分け、奇数、偶数のクロック信号を外部クロック信号と半周期ずらしてそれぞれ独立に同期させる場合、奇数用の回路と、偶数用の回路とを直列接続することが考えられる。しかし、この場合、位相のずれが増幅される虞を有しているが、第３の実施例のように、奇数用の回路と、偶数用の回路とを並列接続することにより、位相のずれが増幅されることを防止できる。
【０１０３】
（第４の実施例）
次に、本発明の第４の実施例について説明する。第２、第３の実施例では状態保持部がセット状態、リセット状態、中間状態の３つの状態を有する構成とすることにより、内部クロック信号を外部クロック信号に対して半周期ずらして同期させた。これに対して、第４の実施例では、内部クロック信号を外部クロック信号に対して４分の１周期ずらして同期させる回路について説明する。
【０１０４】
図２０は、第４の実施例に係る状態保持部を示している。この実施例の場合、隣接する４つの状態保持回路を１組とし、５つの状態を設定可能としている。すなわち、図２０（ａ）に１５ｉで示すように、４つの状態保持回路全てがリセットされている場合、リセット状態“Ｒ”、図２０（ｅ）に１５ｉで示すように、４つの状態保持回路全てがリセットされている場合、セット状態“Ｓ”、図２０（ｂ）に１５ｉで示すように、４つの状態保持回路のうち、１つがセット、３つがリセットされている場合、第１の中間状態“Ｍ１”、図２０（ｃ）に１５ｉで示すように、４つの状態保持回路のうち、２つがセット、２つがリセットされている場合、第２の中間状態“Ｍ２”、図２０（ｄ）に１５ｉで示すように、４つの状態保持回路のうち、３つがセット、１つがリセットされている場合、第３の中間状態“Ｍ３”とされる。
【０１０５】
図２１乃至図２５は、第４の実施例に係る第１の遅延線１４、状態保持部１５、第２の遅延線１６の一部を示している。図２１乃至図２５において、第１乃至第３の実施例と同一部分には同一符号を付している。
【０１０６】
図２１に示すように、状態保持部１５は、４つの状態保持回路が一組とされ、第２の遅延線１６は４つの状態保持回路１５ｉ+１〜１５ｉ+４に対して１つの単位遅延素子１６ｉ＋１が設けられている。
【０１０７】
図２２は、第１の遅延線１４を構成する単位遅延素子１４ｉ+１、１４ｉ+２を示し、図２３は第１の遅延線１４を構成する単位遅延素子１４ｉ+３、１４ｉ+４を示している。各単位遅延素子１４ｉ+１〜１４ｉ+４は同一構成であり、前段の単位遅延素子の出力信号が後段の単位遅延素子、及び状態保持回路の入力信号となっている。
【０１０８】
単位遅延素子１４ｉ+１は、前段の単位遅延素子１４ｉの出力信号Ｆｉが供給されるインバータ回路７１ａ、入力端が接地され、出力端が前記インバータ回路７１ａの出力端に接続されたインバータ回路７２ａ、これらインバータ回路７１ａ、７２ａの出力端に入力端が接続され、出力端から信号Ｆｉ＋１を出力するインバータ回路７３ａ、前記インバータ回路７１ａ、７２ａの出力端に入力端が接続され、出力端から信号ＦＦｉ＋１を出力するインバータ回路７４ａ、後述する第２の遅延線を構成する単位遅延素子に接続された信号発生回路に対応したダミーのインバータ回路７５ａ、７６ａ、７７ａとにより構成されている。
【０１０９】
単位遅延素子１４ｉ+２〜１４ｉ+４において、単位遅延素子１４ｉ+１と同一部分にはそれぞれ添え字“ｂ”、“ｃ”、“ｄ”を付し、説明は省略する。
【０１１０】
図２４は、状態保持回路１５ｉ+１〜１５ｉ+４の構成を示している。これら状態保持回路１５ｉ+１〜１５ｉ+４は、同一構成であり、各状態保持回路１５ｉ+１〜１５ｉ+４は、信号ｂｐｍに応じて制御されるクロックド・インバータ回路８１ａ、８１ｂ、８１ｃ、８１ｄと、これらクロックド・インバータ回路８１ａ〜８１ｄの出力端にそれぞれ接続されたインバータ回路８２ａ、８２ｂ、８２ｃ、８２ｄとにより構成されている。各状態保持回路１５ｉ+１〜１５ｉ+４は、第１の遅延線１４を構成する単位遅延素子１４ｉ〜１４ｉ+３の出力信号ＦＦｉ〜ＦＦｉ＋３に応じてセットされ、第２の遅延線１６を構成する図示せぬ単位遅延素子１６ｉ−３の出力信号に応じてリセットされる。これら状態保持回路１５ｉ+１〜１５ｉ+４からは信号ｑｉ+１〜ｑｉ+４が出力される。
【０１１１】
図２５は、第２遅延線１６を構成する単位遅延素子１６ｉ＋１を示している。この単位遅延素子１６ｉ＋１は、入力端に前段の図示せぬ単位遅延素子１６ｉ＋５から出力される信号Ｒｉ＋５を受けるクロックド・インバータ回路９１と、入力端にクロック信号ＣＬＫが供給されるクロックド・インバータ回路９２と、これらクロックド・インバータ回路９１、９２の出力端に入力端が接続され、出力端から信号Ｒｉ＋１を出力するインバータ回路９３と、前記クロックド・インバータ回路９１に接続されたインバータ回路９４と、ノア回路９５とにより構成されている。
【０１１２】
前記クロックド・インバータ回路９１は前記状態保持回路１５ｉ＋３の出力信号ｑｉ＋３と、インバータ回路９４により反転された信号ｂｑｉ＋３とにより制御される。前記ノア回路９５には前記状態保持回路１５ｉ、１５ｉ＋１、１５ｉ＋２の出力信号ｑｉ、ｑｉ＋１、ｑｉ＋２が供給され、前記クロックド・インバータ回路９２は、このノア回路９５の出力信号と、前記状態保持回路１５ｉ＋３の出力信号ｑｉ＋３とにより制御される。
【０１１３】
前記インバータ回路９３の入力端には、信号発生回路１６ｉ＋２、１６ｉ＋３、１６ｉ＋４が接続されている。各信号発生回路１６ｉ＋２、１６ｉ＋３、１６ｉ＋４は、クロック信号ＣＬＫより早いタイミングのクロック信号ｂＣＬＫが供給されるインバータ回路９６ａ、９６ｂ、９６ｃと、これらインバータ回路９６ａ、９６ｂ、９６ｃから出力されるクロック信号ＣＬＫが供給されるクロックド・インバータ回路９７ａ、９７ｂ、９７ｃとにより構成されている。
【０１１４】
前記クロックド・インバータ回路９７ａのＰＭＯＳトランジスタは信号ＣＬＫ、ｂｑｉ、ｑｉ＋１、ｑｉ＋２、ｑｉ＋３、ｂｐ０により制御され、ＮＭＯＳトランジスタは信号ＣＬＫ、ｑｉ、ｂｑｉ＋１、ｂｑｉ＋２、ｂｑｉ＋３、ｐ０により制御される。
【０１１５】
前記クロックド・インバータ回路９７ｂのＰＭＯＳトランジスタは信号ＣＬＫ、ｂｑｉ、ｂｑｉ＋１、ｑｉ＋２、ｑｉ＋３、ｂｐ０により制御され、ＮＭＯＳトランジスタは信号ＣＬＫ、ｑｉ、ｑｉ＋１、ｂｑｉ＋２、ｂｑｉ＋３、ｐ０により制御される。
【０１１６】
前記クロックド・インバータ回路９７ｃのＰＭＯＳトランジスタは信号ＣＬＫ、ｂｑｉ、ｂｑｉ＋１、ｂｑｉ＋２、ｑｉ＋３、ｂｐ０により制御され、ＮＭＯＳトランジスタは信号ＣＬＫ、ｑｉ、ｑｉ＋１、ｑｉ＋２、ｂｑｉ＋３、ｐ０により制御される。
【０１１７】
上記構成において、状態保持部がセット状態のとき、つまり、隣接する４つの状態保持回路１５ｉ、１５ｉ＋１、１５ｉ＋２、１５ｉ＋３の出力信号ｑｉ、ｑｉ＋１、ｑｉ＋２、ｑｉ＋３が全てハイレベルのとき、第２の遅延線１６の単位遅延素子１６ｉ＋１はクロックド・インバータ回路９１が導通され、クロックド・インバータ回路９２、９６ａ、９６ｂ、９６ｃが非導通とされる。このため、前段の単位遅延素子の出力信号Ｒｉ＋５が通過される。
【０１１８】
一方、状態保持部がリセット状態のとき、つまり、隣接する４つの状態保持回路１５ｉ、１５ｉ＋１、１５ｉ＋２、１５ｉ＋３の出力信号ｑｉ、ｑｉ＋１、ｑｉ＋２、ｑｉ＋３が全てローレベルのとき、単位遅延素子１６ｉ＋１はクロックド・インバータ回路９１、９６ａ、９６ｂ、９６ｃが非導通とされ、クロックド・インバータ回路９２が導通される。このため、クロック信号ＣＬＫが通過される。
【０１１９】
また、状態保持部が第１の中間状態“Ｍ１”のとき、つまり、信号ｑｉがハイレベル、信号ｑｉ＋１、ｑｉ＋２、ｑｉ＋３がローレベルのとき、クロックド・インバータ回路９７ａが導通し、クロック信号ＣＬＫの立ち上がりから単位遅延素子の１．２５倍の遅延量となるようなパスを形成する。
【０１２０】
状態保持部が第２の中間状態“Ｍ２”のとき、つまり、信号ｑｉ、ｑｉ＋１がハイレベル、信号ｑｉ＋２、ｑｉ＋３がローレベルのとき、クロックド・インバータ回路９７ｂが導通し、クロック信号ＣＬＫの立ち上がりから単位遅延素子の１．５倍の遅延量となるようなパスを形成する。
【０１２１】
状態保持部が第３の中間状態“Ｍ３”のとき、つまり、信号ｑｉ、ｑｉ＋１、ｑｉ＋２がハイレベル、信号ｑｉ＋３がローレベルのとき、クロックド・インバータ回路９７ｃが導通し、クロック信号ＣＬＫの立ち上がりから単位遅延素子の１．７５倍の遅延量となるようなパスを形成する。
【０１２２】
すなわち、これらクロックド・インバータ回路９７ａ、９７ｂ、９７ｃの遅延量は前記クロックド・インバータ回路９１、９２の１＋ｍ／４（ｍ＝１、２、３）倍に設定される。
【０１２３】
単位遅延素子の１．２５倍、１．５倍、１．７５倍の遅延量は、前述したように、クロックド・インバータ回路を構成するＮＭＯＳトランジスタやＰＭＯＳトランジスタのチャネル幅等を変化させて電流駆動能力を低下させたり、信号発生回路１６ｉ＋２、１６ｉ＋３、１６ｉ＋４の入力信号としてｂＣＬＫよりインバータ回路１段前の信号であるｂｂＣＬＫ等を使うことにより、実現できる。
【０１２４】
上記第４の実施例によれば、単位遅延素子の遅延量の４分の１の周期精度で内部クロック信号を外部クロック信号に同期させることができるため、同期精度を一層向上できる。
【０１２５】
（第５の実施例）
上記第４の実施例の場合、同期精度は単位遅延素子の遅延量の４分の１に向上させることはできる。しかし、外部クロック信号に対して、同期をとった内部クロック信号は４分の１周期ずれている。そこで、第５の実施例では、第４の実施例に示す同期回路を４個並列に組み合わせることによって、外部クロック信号と同期した内部クロック信号を発生する同期回路について説明する。
【０１２６】
図２６は、第５の実施例に係る同期回路を示し、図２７は図２６の各部の信号を示している。この同期回路は基本的には、図１８に示す回路と同様であり、外部クロック信号ＥＣＫを４つのクロック信号に分け、各クロック信号をそれぞれ独立に４分の１周期ずらして同期をとり、４分の１周期ずれた４つのクロック信号をノア回路で合成して内部クロック信号ＩＣＫを生成する。
【０１２７】
すなわち、外部クロック信号ＥＣＫは、４つのナンド回路１０１ａ〜１０１ｄに供給される。これらナンド回路１０１ａ〜１０１ｄには倍周期信号生成回路１０３、１０４から供給される信号（ａ、ｂ、ｃ、ｄ）がそれぞれ供給される。ナンド回路１０１ａ〜１０１ｄの出力信号はインバータ回路１０２ａ〜１０２ｄに供給され、これらインバータ回路１０２ａ〜１０２ｄの出力信号（ｅ、ｆ、ｇ、ｈ）は、入力バッファ回路１２ａ〜１２ｄに供給される。これら入力バッファ回路１２ａ〜１２ｄの出力信号（ｉ、ｊ、ｋ、ｌ（但しｉ、ｋ、ｌは図２７中には図示していない））は、ノア回路１０５、インバータ回路１０６に順次供給されて合成される。このインバータ回路１０６の出力信号（ｍ）はノア回路１０７ａ〜１０７ｃ、インバータ回路１０８ａ〜１０８ｃ、及びナンド回路１０９ａ〜１０９ｃ、インバータ回路１１０ａ〜１１０ｃを介してディレイモニタ３１に供給される。
【０１２８】
このディレイモニタ３１の出力信号（ｎ）はナンド回路１１３ａ〜１１３ｄに供給される。これらナンド回路１１３ａ〜１１３ｄには、倍周期信号生成回路１０３、１０４から供給される信号（ｏ、ｐ、ｑ、ｒ）がそれぞれ供給される。これらナンド回路１１３ａ〜１１３ｄの出力信号はインバータ回路１１４ａ〜１１４ｄを介してクウォータＳＴＢＤ１１５ａ〜１１５ｄに供給される。前記インバータ回路１１４ａの出力信号（ｓ）は図２７に示すようであり、他のインバータ回路１１４ｂ〜１１４ｄの出力信号は、この信号（ｓ）から前記信号（ｎ）の１／２クロック分順次遅延している。さらに、これらクウォータＳＴＢＤ１１５ａ〜１１５ｄには前記入力バッファ回路１２ａ〜１２ｄから供給される信号がそれぞれ供給されている。これらクウォータＳＴＢＤ１１５ａ〜１１５ｄは、図２１乃至図２５に示すように、後進パルス用の第２の遅延線が前進パルス用の第１の遅延線の４分の１とされており、状態保持部がセット状態、リセット状態、第１乃至第３の中間状態からなる５つの状態を有している。これらクウォータＳＴＢＤ１１５ａ〜１１５ｄの出力信号（ｗ、ｔ、ｕ、ｖ（但し、ｔ、ｕ、ｖは図２７中には図示していない））はノア回路１１６、インバータ回路１１７に順次供給されて合成される。このインバータ回路１１７の出力信号（ｘ）は出力バッファ回路１７に供給され、この出力バッファ回路１７の出力端より、内部クロック信号ＩＣＫが出力される。この内部クロック信号ＩＣＫは、外部クロック信号ＥＣＫと同一周期であり、外部クロック信号ＥＣＫと同期している。
【０１２９】
上記第５の実施例によれば、単位遅延素子の遅延量の４分の１の周期精度で内部クロック信号を外部クロック信号に同期させることができるため、同期精度を向上でき、しかも、外部クロック信号ＥＣＫと同一周期の内部クロック信号ＩＣＫを生成できる。
【０１３０】
上記第４、第５の実施例に示す回路は同期精度上げて、外部クロック信号と内部クロック信号との同期をとる回路の例である。これら第４、第５の実施例の本質は高周波数のクロック信号を低周波数のクロック信号に分割し、低周波数の各クロック信号を高周波数のクロック信号に同期させ、最後に低周波数の各クロック信号をオア回路（ノア回路）で合成して高周波数のクロック信号に戻している。
【０１３１】
第１乃至第３の実施例のように、同期回路単体では周波数の帯域が限られている。特に高周波数域において、入力バッファ回路や出力バッファ回路が遅延を有しているため、単体の同期回路が扱える周波数は３００ＭＨｚ程度が限界であった。しかし、第４、第５の実施例に示す回路を使用すれば、理想的には周波数に関する制限がなくなる。
【０１３２】
（第６の実施例）
次に、遅延線を構成する単位遅延素子に供給される信号と、単位遅延素子から出力される信号のパルス幅を一定にする手段について説明する。
【０１３３】
一般に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのサイズが同一である場合、ＮＭＯＳトランジスタの方が電流駆動能力が大きい。ＣＭＯＳインバータ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの電流駆動能力の比が２対１であり、これらトランジスタのチャネル長が同じとき、一般的にはチャネル幅を１対２とすることにより、論理閾値をあわせてパルス信号の立ち上がり時間と立ち下がり時間を一致させることができる。
【０１３４】
また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの電流駆動能力の比が２対１のノア回路の場合も論理閾値を合わせると、チャネル幅の比は１対４になる。同様にナンド回路の場合は１対１になる。
【０１３５】
例えば、単位遅延素子が論理閾値を合わせたノア回路を含んで構成されており、ノア回路への２つの入力信号のパルス幅は同じであるが、一方のパルスが他方のパルスに比べてタイミングが遅れているとき、ノア回路の論理の特徴からパルス幅を変化させてしまう。
【０１３６】
図２８は、クロックド・インバータ回路とノア回路で構成された単位遅延素子の一例を示している。直列接続された単位遅延素子１４ｉ、１４ｉ＋１はそれぞれクロックド・インバータ回路２０１ａ、２０２ａ、ノア回路２０１ｂ、２０２ｂにより構成されている。クロックド・インバータ回路２０１ａはＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ２、ＮＭ１により構成され、クロックド・インバータ回路２０２ａはＰＭＯＳトランジスタＭＰ４、ＭＰ３、ＮＭＯＳトランジスタＭＮ４、ＮＭ３により構成されている。各ノア回路２０１ｂ、２０２ｂの入力端には、そのノア回路が設けられている単位遅延素子のクロックド・インバータ回路からの出力信号と前段の単位遅延素子のクロックド・インバータ回路から出力される信号が供給される。
【０１３７】
図２９は、図２８の各部の信号を示している。先ず、クロックド・インバータ回路２０１ａの入力端にパルス幅Ｔのパルス信号Ｆｉ−１が供給された場合を考える。クロックド・インバータ回路２０１ａのＮＭＯＳトランジスタによるパルス信号Ｆｉの立ち下がりの遅延量とＰＭＯＳトランジスタによるパルス信号の立ち上がりの遅延量を共に“ｄ”とする。このクロックド・インバータ回路２０１ａは論理閾値をあわせているため、立ち上がり、立ち下がり両方の遅延量は等しい。クロックド・インバータ回路２０１ａの出力端から出力されるパルス信号ｂＦｉは入力パルス信号Ｆｉ−１より遅延量“ｄ”だけ遅延した反転パルスとなる。このときのパルス幅はＴで変わらない。
【０１３８】
次に、ノア回路２０１ｂに入力される信号ｂＦｉ−１は、単位遅延素子１段分前の信号である。このため、信号ｂＦｉのパルス幅は信号Ｆｉ−１のそれと同じパルス幅Ｔであるが、遅延時間“ｄ＋Ｄ”だけ遅延している。ここで、“Ｄ”はノア回路２０１ｂの立ち上がり、立ち下がり両方の遅延量である。このノア回路２０１ｂは論理閾値をあわせているため、立ち上がり、立ち下がり両方の遅延量は等しい。
【０１３９】
ノア回路２０１ｂから出力される信号Ｆｉの立ち上がりは、信号ｂＦｉ−１より遅れて立ち下がる信号ｂＦｉで規定され、信号ｂＦｉの立ち下がりから遅延量“Ｄ”遅れる。同様に信号Ｆｉの立ち下がりは、先に立ち上がる信号ｂＦｉ−１で規定され、信号ｂＦｉ−１の立ち上がりから遅延量“Ｄ”遅れるため、Ｆｉ−１の立ち下がりと等しくなる。この信号Ｆｉのパルス幅はＴ−（ｄ＋Ｄ）となる。
【０１４０】
上記信号Ｆｉは、単位遅延素子１４ｉ＋１のクロックド・インバータ回路２０２ａに供給される。このため、このクロックド・インバータ回路２０２ｂの出力信号ｂＦｉ＋１の立ち下がり、立ち上がりは共に遅延量“ｄ”遅れる。この信号ｂＦｉ＋１のパルス幅はＴ−（ｄ＋Ｄ）となる。
【０１４１】
この信号ｂＦｉ＋１と前記信号ｂＦｉが供給されるノア回路２０２ｂの出力信号Ｆｉ＋１の立ち上がりは、信号ｂＦｉ＋１の立ち下がりで規定され、それより遅延量“Ｄ”遅れる。また、信号Ｆｉ＋１の立ち下がりは、信号ｂＦｉ＋１と同じタイミングで立ち上がる信号ｂＦｉの立ち上がりから遅延量“Ｄ”遅れる。この信号Ｆｉ＋１のパルス幅はＴ−（ｄ＋Ｄ）となる。
【０１４２】
上記のように、２つの単位遅延素子を通ることにより、ノア回路２０２ｂから出力される信号のパルス幅はＴからＴ−（ｄ＋Ｄ）となる。つまり、２つの単位遅延素子を通ると、単位遅延素子の遅延量だけパルス幅が短くなる。複数の単位遅延素子からなる遅延線において、このようにパルス幅が狭くなると、最悪の場合、パルスを消失してしまうという問題があった。
【０１４３】
また、ノア回路２０１ｂ、２０２ｂに代えてナンド回路を使用した場合、ナンド回路の論理の特徴により、単位遅延素子を通過した信号のパルス幅が広がる。このため、最悪の場合、隣接するパルス信号が連結してしまう問題を有している。
【０１４４】
また、この遅延線を用いたＳＡＤ方式の同期回路は、１番目のクロック信号と２番目のクロック信号の間の１サイクル間で遅延量を決定し、２番目のクロックを実際に遅延させ、３番目のクロック信号に同期させている。つまり、２周期後に同期をとるしくみになっている。このため、同期速度（Ｌｏｃｋ−ｉｎ Ｔｉｍｅ）が速いという長所を有しているが、１番目のクロック信号や２番目のクロック信号がジッター（クロック信号の位相ずれ）を持っていると、そのジッターを増幅してしまうという欠点がある。
【０１４５】
そこで、１番目のクロック信号と３番目のクロック信号の間の２サイクル間の平均を求めることにより、ジッターの増幅を抑制する方式が提案されている。具体的には状態保持部の制御信号をクロック信号の奇数番目と偶数番目に対応した２種類の信号とし、前進パルス信号用と後進パルス信号用の単位遅延素子を構成するインバータ回路をノア回路とすることにより、２サイクル間の信号の平均をとることにより、ジッターの増幅を抑制している。
【０１４６】
図３０（ａ）はノア回路２２１を用いた前進パルス信号が供給される単位遅延素子を示し、図３０（ｂ）は奇数番目の信号ｂＲｏ、Ｓｏと偶数番目の信号ｂＲｅ、Ｓｅにより制御される状態保持回路を示し、奇数番目の状態保持回路は信号ｂＲｏ、Ｓｏにより制御され、偶数番目の状態保持回路は信号ｂＲｅ、Ｓｅにより制御される。信号ｂＲｏ、Ｓｏは前記信号ｂｐｍの２倍の周期の信号であり、信号ｂＲｏはデューティ比は信号ｂｐｍと殆ど変わらないが、信号Ｓｏはデューティ比がほぼ半分になる。図３１は上記ノア回路２２２を用いた後進パルス信号が供給される単位遅延素子を示している。従来の同期回路は最悪の場合、ジッター量δに対して３δに増幅されるが、図３０、図３１に示すように、２サイクルで信号を平均している同期回路はジッターの増幅を２δに抑制することができる。しかし、図３０、図３１に示す単位遅延素子はクロックド・インバータ回路とノア回路から構成されているため、前述したように信号が単位遅延素子を通る度にパルス幅が減少していくという欠点がある。つまり、周期の長いクロックやデューティ比が小さいクロック信号は単位遅延素子を通過する途中でクロック信号が消滅する可能性を有している。
【０１４７】
そこで、第６の実施例では、単位遅延素子をパルス幅を広げる回路と、パルス幅を狭める回路とにより構成し、単位遅延素子の入力信号と出力信号のパルス幅を一致させている。
【０１４８】
すなわち、図３２に示す第６の実施例において、直列接続された単位遅延素子１４ｉ、１４ｉ＋１は、それぞれ入力信号のパルス幅を広げるクロックド・インバータ回路２３１ａ、２３２ａと、パルス幅を狭めるノア回路２３１ｂ、２３２ｂとから構成されている。
【０１４９】
図３３は、図３２に示す単位遅延素子１４ｉ、１４ｉ＋１の各部の信号を示している。クロックド・インバータ回路２３１ａの入力端にパルス幅がＴの信号Ｆｉ−１が供給された場合について考える。
【０１５０】
クロックド・インバータ回路２３１ａを構成するＮＭＯＳトランジスタＮＭ５１、ＮＭ５２によるパルス信号の立ち下がり時の遅延量を“ｄ１”とし、ＰＭＯＳトランジスタＰＭ５１、ＰＭ５２によるパルス信号の立ち上がり時の遅延量を“ｄ２”とする。この場合、クロックド・インバータ回路２３１ａの出力信号ｂＦｉの立ち下がりと立ち上がりは、信号Ｆｉ−１に対してそれぞれ遅延量“ｄ１”、“ｄ２”遅れる。この信号ｂＦｉのパルス幅はＴ＋ｄ２−ｄ１である。
【０１５１】
次に、ノア回路２３１ｂの入力信号ｂＦｉ−１は、信号ｂＦｉと比較して単位遅延素子１段分前の信号であるため、パルス幅がＴで、遅延量が“ｄ１＋Ｄ”である。ここで、遅延量が“Ｄ”はノア回路２３１ｂの立ち上がり、立ち下がり両方の遅延量である。このノア回路２３１ｂは論理閾値を合わせているため、立ち上がり、立ち下がり両方の遅延量は等しい。
【０１５２】
ノア回路２３１ｂの出力信号Ｆｉの立ち上がりは、信号ｂＦｉ−１より遅れて立ち下がる信号ｂＦｉにより規定され、信号ｂＦｉの立ち下がりから遅延量“Ｄ”遅れる。また、信号Ｆｉの立ち下がりは、信号ｂＦｉ−１により規定され、信号ｂＦｉ−１の立ち上がりから遅延量“Ｄ”遅れ、信号Ｆｉ−１の立ち下がりと等しい。この信号Ｆｉのパルス幅はＴ−（ｄ１＋Ｄ）となる。
【０１５３】
単位遅延素子１４ｉ＋１において、クロックド・インバータ回路２３２ａの入力端には信号Ｆｉが供給されるため、このクロックド・インバータ回路２３２ａの出力信号ｂＦｉ＋１の立ち下がりは遅延量“ｄ１”遅れ、立ち上がりは遅延量“ｄ２”遅れる。この信号ｂＦｉ＋１のパルス幅はＴ＋ｄ２−２ｄ１−Ｄとなる。この信号ｂＦｉ＋１とクロックド・インバータ回路２３１ａの出力信号ｂＦｉがノア回路２３２ｂに供給される。このため、ノア回路２３２ｂの出力信号Ｆｉ＋１の立ち上がりは、信号ｂＦｉより遅れて立ち下がる信号ｂＦｉ＋１の立ち下がりで規定され、信号ｂＦｉ＋１より遅延量“Ｄ”遅れる。また、信号Ｆｉ＋１の立ち下がりは、同じタイミングで立ち上がる信号ｂＦｉ＋１と信号ｂＦｉの立ち上がりから遅延量“Ｄ”遅れる。この信号Ｆｉ＋１のパルス幅はＴ＋ｄ２−２ｄ１−Ｄとなる。
【０１５４】
上記のように、２個の単位遅延素子１４ｉ、１４ｉ＋１を通ると、パルス幅ＴがＴ＋ｄ２−２ｄ１−Ｄとなることが分かる。ここで、ｄ２＝２ｄ１＋Ｄとなるようにクロックド・インバータ回路２３１ａ、２３１ｂの遅延量を設定することにより、信号が２個の単位遅延素子１４ｉ、１４ｉ＋１を通過してもその信号のパルス幅はＴとなり、パルス幅は変化しない。遅延量をｄ２＝２ｄ１＋Ｄとするためには、以下のような方法がある。
【０１５５】
クロックド・インバータ回路２３１ａ、２３１ｂのＮＭＯＳトランジスタＮＭ５１、ＮＭ５２、ＮＭ５３、ＮＭ５４のチャネル幅を大きくし、ＰＭＯＳトランジスタＰＭ５１、ＰＭ５２、ＰＭ５３、ＰＭ５４のチャネル幅を小さくする。このようにすることで、クロックド・インバータ回路２３１ａ、２３１ｂを通過した信号のパルス幅が広がる。つまり、ＮＭＯＳトランジスタのチャネル幅を大きくすることによりＮＭＯＳトランジスタの電流駆動能力を大きくできるため、パルスの立ち下がり時間が速くなる。また、ＰＭＯＳトランジスタのチャネル幅を小さくすることによりＰＭＯＳトランジスタの電流駆動能力を小さくできるため、パルスの立ち上がり時間が遅くなる。したがって、信号のパルス幅が広がることとなる。
【０１５６】
ここで、上記単位遅延素子を構成するクロックド・インバータ回路のチャネル幅の決定方法について説明する。
【０１５７】
図３４（ａ）に示すように、単位遅延素子１４ｉはクロックド・インバータ回路２３１ａとノア回路２３１ｂとにより構成されている。このため、クロックド・インバータ回路２３１ａとノア回路２３１ｂを構成する全てトランジスタのチャネル幅を変化させて最適化を図ることは困難である。このため、ノア回路２３１ｂを構成するトランジスタのチャネル幅はＮＭＯＳトランジスタやＰＭＯＳトランジスタの駆動能力を考え論理閾値を合わせたチャネル幅とする。ノア回路２３１ｂを構成するトランジスタのチャネル幅を決定した後、ゲート容量などを考慮し、ノア回路２３１ｂが駆動する容量とクロックド・インバータ回路２３１ａが駆動する容量とをほぼ同じにすれば、クロックド・インバータ回路２３１ａを構成するＰＭＯＳトランジスタのチャネル幅（Ｗｐ）とＮＭＯＳトランジスタのチャネル幅（Ｗｎ）の和は一意的に決まる。これらチャネル幅Ｗｐ、Ｗｎの和を固定（Ｗｐ＋Ｗｎ＝一定）として、チャネル幅ＷｐもしくはＷｎを変化させ、図３４（ｂ）に示すように、パルス信号の立ち上がりの遅延量“ＲＤ”とパルス信号の立ち下がりの遅延量“ＦＤ”をシミュレートし、立ち上がりの遅延量“ＲＤ”と立ち下がりの遅延量“ＦＤ”が等しくなるチャネル幅Ｗｐ、Ｗｎを決定する。
【０１５８】
図３５は、上記シミュレート結果を示している。縦軸は単位遅延素子１段当たりの立ち上がりの遅延量“ＲＤ”と立ち下がりの遅延量“ＦＤ”を示し、横軸はクロックド・インバータ回路を構成するＰＭＯＳトランジスタのチャネル幅Ｗｐを示している。立ち上がりの遅延量と立ち下がりの遅延量が交わるディメンジョンのとき、単位遅延素子を通過した信号のパルス幅が一定に保たれることになる。立ち上がりの遅延量が立ち下がりの遅延量に比べて大きいとき、単位遅延素子を通過した信号のパルス幅は減少し、逆に立ち上がりの遅延量が立ち下がりの遅延量に比べて小さいとき、単位遅延素子を通過した信号のパルス幅は拡大していく。この例の場合、Ｗｐ＋Ｗｎ＝９μｍとし、ＰＭＯＳトランジスタのチャネル幅Ｗｐを３．５μｍ、ＮＭＯＳトランジスタのチャネル幅Ｗｎを５．５μｍとした場合を示している。
【０１５９】
また、上記とは逆に、先にクロックド・インバータ回路のチャネル幅を決定し、この後、ノア回路のＰＭＯＳトランジスタのチャネル幅とＮＭＯＳトランジスタのチャネル幅の和を一定とし、立ち上がりの遅延量と立ち下がりの遅延量が等しくなるノア回路のチャネル幅を決定することもできる。
【０１６０】
このどちらが最適かは遅延量の絶対値で決まる。同期回路の精度は単位遅延素子１段当たりの立ち上がりの遅延量で決まるため、その遅延量の絶対値が小さい方が最適である。
【０１６１】
信号のパルス幅を広げる方法は、上記のようにトランジスタのチャネル幅を変えるだけでなく、トランジスタのチャネル長、閾値電圧、トランジスタが形成される基板電圧を変えることでも可能である。
【０１６２】
トランジスタのチャネル長を変える場合、クロックド・インバータ回路を構成するＮＭＯＳトランジスタのチャネル長を短くし、ＰＭＯＳトランジスタのチャネル長を長くする。
【０１６３】
トランジスタの閾値電圧を変える場合、クロックド・インバータ回路を構成するＮＭＯＳトランジスタの閾値電圧を低くし、ＰＭＯＳトランジスタの閾値電圧を高くする。
【０１６４】
また、基板電圧を変える場合、クロックド・インバータ回路を構成するＮＭＯＳトランジスタの基板電圧を高くし、ＰＭＯＳトランジスタの基板電圧を低くする。
【０１６５】
図３５に示す方法は、チャネル幅の決定に限定されるものではなく、チャネル長、閾値電圧、基板電圧の決定にも適用できる。
【０１６６】
上記第６の実施例によれば、パルス幅を広げる回路と、パルス幅を狭める回路とにより単位遅延素子を構成しているため、単位遅延素子の入力信号と出力信号のパルス幅を一致させるこてができ、単位遅延素子にノア回路を含む場合においても、単位遅延素子から出力される信号のパルス幅が狭まることを防止できる。
【０１６７】
（第７の実施例）
図３６は、本発明の第７の実施例を示すものであり、単位遅延素子をクロックド・インバータ回路とナンド回路により構成する場合について示している。単位遅延素子１４ｉ、１４ｉ＋１、１４ｉ＋２において、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａはそれぞれ単位遅延素子を通過する信号のパルス幅を狭める回路であり、ナンド回路２４１ｂ、２４２ｂはそれぞれ単位遅延素子を通過する信号のパルス幅を広げる回路である。
【０１６８】
図３７は、図３６の各部の信号を示している。先ず、クロックド・インバータ回路２４１ａの入力端にパルス幅がＴの信号Ｆｉ−１が入力される場合を考える。クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを構成するＮＭＯＳトランジスタによるパルス信号の立ち下がりの遅延量を“ｄ１”とし、ＰＭＯＳトランジスタによるパルス信号の立ち上がりの遅延量を“ｄ２”とすると、クロックド・インバータ回路２４１ａの出力信号ｂＦｉの立ち下がりと立ち上がりの遅延量は、それぞれ“ｄ１”、“ｄ２”となり、この信号ｂＦｉのパルス幅はＴ＋ｄ２−ｄ１となる。
【０１６９】
次に、ナンド回路２４１ｂの入力信号ｂＦｉ−１は信号ｂＦｉに比べて単位遅延素子１段分前の信号であるため、パルス幅がＴで遅延量“ｄ１＋Ｄ”遅延した信号である。ここで、遅延量“Ｄ”はナンド回路２４１ｂ、２４２ｂの立ち上がり、立ち下がり両方の遅延量である。これらナンド回路２４１ｂ、２４２ｂは論理閾値をあわせているため、立ち上がり、立ち下がり両方の遅延量は等しい。
【０１７０】
ナンド回路２４１ｂの出力信号Ｆｉの立ち上がりは信号ｂＦｉより先に立ち下がる信号ｂＦｉ−１によって規定され、信号ｂＦｉ−１の立ち下がりから遅延量“Ｄ”遅れる。また、信号Ｆｉの立ち下がりは信号ｂＦｉ−１より遅れて立ち上がる信号ｂＦｉにより規定され、信号ｂＦｉの立ち上がりから遅延量“Ｄ”遅れる。この信号Ｆｉのパルス幅はＴ＋（ｄ１＋Ｄ）となる。
【０１７１】
次の単位遅延素子１４ｉ＋１において、クロックド・インバータ回路２４２ａの入力端には信号Ｆｉが供給される。このため、クロックド・インバータ回路２４２ａの出力信号ｂＦｉ＋１の立ち下がりは信号Ｆｉより遅延量“ｄ１”遅れ、立ち上がりは信号Ｆｉより遅延量“ｄ２”遅れる。この信号ｂＦｉ＋１のパルス幅はＴ＋ｄ２＋Ｄとなる。この信号ｂＦｉ＋１と信号ｂＦｉはナンド回路２４２ｂに供給される。このナンド回路２４２ｂの出力信号Ｆｉ＋１の立ち上がりは信号ｂＦｉより先に立ち下がる信号ｂＦｉ＋１の立ち下がりで規定され、信号ｂＦｉ＋１より遅延量“Ｄ”遅れている。また、信号Ｆｉ＋１の立ち下がりはｂＦｉより遅れて立ち上がる信号ｂＦｉ＋１の立ち上がりから遅延量“Ｄ”遅れている。この信号Ｆｉ＋１のパルス幅はＴ＋ｄ２＋Ｄとなる。
【０１７２】
次の単位遅延素子１４ｉ＋２において、クロックド・インバータ回路２４３ａの入力端には信号Ｆｉ＋１が供給される。このため、このクロックド・インバータ回路２４３ａの出力信号ｂＦｉ＋２の立ち下がりは、信号Ｆｉ＋１より遅延量“ｄ１”遅れ、立ち上がりは信号Ｆｉ＋１より遅延量“ｄ２”遅れる。この信号Ｆｉ＋１のパルス幅はＴ−ｄ１＋２ｄ２＋Ｄとなる。
【０１７３】
上記のように、信号が２つの単位遅延素子１４ｉ、１４ｉ＋１、及びクロックド・インバータ回路２４３ａを通過すると、信号のパルス幅ＴがＴ−ｄ１＋２ｄ２＋Ｄとなることが分かる。ここで、遅延量ｄ１＝２ｄ２＋Ｄとなるような遅延を設定することにより、２つの単位遅延素子１４ｉ、１４ｉ＋１、及びインバータ回路２４３ａを通過してもパルス幅はＴとなり、パルス幅は一定となる。ｄ１＝２ｄ２＋Ｄとなる遅延量を設定するには、以下のような手段がある。
【０１７４】
クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａのＮＭＯＳトランジスタＮＭ６１、ＮＭ６２、ＮＭ６３、ＮＭ６４、ＮＭ６５、ＮＭ６６のチャネル幅を小さくし、ＰＭＯＳトランジスタＰＭ６１、ＰＭ６２、ＰＭ６３、ＰＭ６４、ＰＭ６５、ＰＭ６６のチャネル幅を広くする。このように設定することにより、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを通過した信号のパルス幅を狭めることができる。つまり、ＮＭＯＳトランジスタのチャネル幅を小さくすることにより、これらトランジスタの電流駆動能力が低下し、パルスの立ち下がり時間が遅くなる。また、ＰＭＯＳトランジスタのチャネル幅を広くすることにより、これらトランジスタの電流駆動能力が向上し、パルスの立ち上がり時間が速くなる。したがって、実効的なパルス幅を狭めることができる。
【０１７５】
このパルス幅を狭める手段はチャネル幅を変えるだけでなく、チャネル長、閾値電圧、基板電圧の少なくとも１つを変えることによっても、同様の効果を得ることができる。
【０１７６】
上記チャネル長を変える場合、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを構成するＮＭＯＳトランジスタのチャネル長を長くし、ＰＭＯＳトランジスタのチャネル長を短くすればよい。
【０１７７】
上記閾値電圧を変える場合、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを構成するＮＭＯＳトランジスタの閾値電圧を高くし、ＰＭＯＳトランジスタの閾値電圧を低くすればよい。
【０１７８】
また、基板電圧を変える場合、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを構成するＮＭＯＳトランジスタが形成される基板電圧を低くし、ＰＭＯＳトランジスタが形成される基板電圧を高くすればよい。
【０１７９】
上記第７の実施例によれば、単位遅延素子をクロックド・インバータ回路とナンド回路とにより構成し、ナンド回路により信号のパルス幅が広がる分、クロックド・インバータ回路により信号のパルス幅を狭めている。したがって、単位遅延素子を通過した信号のパルス幅が広がることを防止できる。
【０１８０】
また、上記第６、第７の実施例に示す方法は、新たな回路を単位遅延素子に組み込む必要がないため、回路の占有面積が増大することがないという利点を有している。
【０１８１】
尚、上記第６、第７の実施例では、同期回路を構成する前進パルス信号用の第１の遅延線にいて説明したが、後進パルス信号用の第２の遅延線についても同様の構成とすることにより、後進パルス信号についても、単位遅延素子の前後でパルス幅を一定に保持することができる。
【０１８２】
さらに、第６、第７の実施例に示す単位遅延素子を用いて前進パルス信号を伝搬する第１の遅延線、後進パルス信号を遅延する第２の遅延線を構成することにより、同期回路を構成できる。
【０１８３】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【０１８４】
【発明の効果】
以上、詳述したように本発明によれば、クロック信号の周波数が高くなった場合においても同期精度を向上することができ、しかも、単位遅延素子を通過した信号のパルス幅を一定に保持することが可能な同期回路を提供できる。
【図面の簡単な説明】
【図１】図１は、第１の実施例に適用されるＳＡＤ方式の同期回路を示す回路構成図。
【図２】図２（ａ）（ｂ）（ｃ）は図１に示す第１、第２の遅延線、状態保持部の一部を示す回路図。
【図３】図２に示す単位遅延素子を具体的に示す回路図。
【図４】図２に示す単位遅延素子を具体的に示す回路図。
【図５】図１乃至図４の各部の信号を示す波形図。
【図６】本発明の第２の実施例に係る同期回路を示す構成図。
【図７】図７（ａ）（ｂ）は、図６に示す状態保持部の概略的な動作を示す図。
【図８】図８（ａ）（ｂ）（ｃ）は、図６に示す状態保持部の概略的な動作を示す図。
【図９】図６を具体的に示す構成図。
【図１０】図９の一部を示す回路図。
【図１１】図１０に示す単位遅延素子を具体的に示す回路図。
【図１２】図１０に示す単位遅延素子を具体的に示す回路図。
【図１３】図９乃至図１２の動作を示す波形図。
【図１４】中間状態“Ｍ”を説明するために示す図。
【図１５】第２の実施例の変形例を示すものであり、同期回路を示す構成図。
【図１６】図１５の一部を示す回路図。
【図１７】図１６の一部を示す回路図。
【図１８】本発明の第３の実施例を示す構成図。
【図１９】図１８の動作を示す波形図。
【図２０】本発明の第４の実施例に係る状態保持部を説明するために示す構成図。
【図２１】本発明の第４の実施例に係る同期回路の一部を示す構成図。
【図２２】図２１の一部を示す回路図。
【図２３】図２１の一部を示す回路図。
【図２４】図２１の一部を示す回路図。
【図２５】図２１の一部を示す回路図。
【図２６】本発明の第５の実施例に係る同期回路を示す構成図。
【図２７】図２６の動作を示す波形図。
【図２８】クロックド・インバータ回路と論理回路を含む単位遅延素子を示す回路図。
【図２９】図２８の動作を示す波形図。
【図３０】図３０（ａ）はノア回路を用いた単位遅延素子を示す回路図、図３０（ｂ）は状態保持回路を示す回路図。
【図３１】ノア回路を用いた単位遅延素子を示す回路図。
【図３２】本発明の第６の実施例を示す回路図。
【図３３】図３２の動作を示す波形図。
【図３４】図３４（ａ）は、単位遅延素子の最適化を説明するための回路図、図３４（ｂ）は図３４（ａ）の動作を示す波形図。
【図３５】図３４（ａ）に示す単位遅延素子を最適化するためのシミュレート結果を示す図。
【図３６】本発明の第７の実施例を示す回路図。
【図３７】図３６の動作を示す波形図。
【符号の説明】
１１…同期回路、
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ…入力バッファ回路、
１３、３１…ディレイモニタ、
１４…第１の遅延線、
１４ｉ−３〜１４ｉ〜１４ｉ＋３…単位遅延素子、
１５…状態保持部、
１６…第２の遅延線、
１６ｉ−３〜１６ｉ〜１６ｉ＋３…単位遅延素子、
１７…出力バッファ回路、
１８、３０…第１の信号発生回路、
１９…第２の信号発生回路、
２０…第３の信号発生回路、
５１ａ、５１ｂ、１０３、１０４、１１１、１１２…倍周期信号生成回路、
６２ａ、６２ｂ…ハーフＳＴＢＤ、
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ…クウォータＳＴＢＤ。
Claims (20)
- 複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、
複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、
前記第１の遅延線を伝搬される前進パルス信号の伝搬位置を検出し、前記第２の遅延線を伝搬する後進パルス信号を制御する状態保持部とを具備し、
前記第１、第２の遅延線を構成する前記単位遅延素子は、制御信号に応じて前記前進パルス信号又は前記後進パルス信号を伝搬する直列接続された複数のクロックドインバータ回路を有し、各クロックドインバータ回路は、前記単位遅延素子に入力する信号が第１のレベルからそれより高い第２のレベルに変化するときに応答する複数の第１のトランジスタと、前記単位遅延素子に入力する信号が前記第２のレベルから第１のレベルに変化するときに応答する複数の第２のトランジスタとを含み、複数の前記第１、第２のトランジスタのうち、前記単位遅延素子に入力する信号の立ち上がりに応答する前記第１、第２のトランジスタの電流駆動能力は、他の前記第１、第２のトランジスタの電流駆動能力より大きく設定されていることを特徴とする同期回路。 - 前記第１のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より大きく設定されることを特徴とする請求項１記載の同期回路。
- 前記第１のトランジスタのチャネル長は、前記第２のトランジスタのチャネル長より短く設定されることを特徴とする請求項１記載の同期回路。
- 前記第１のトランジスタの閾値電圧は、前記第２のトランジスタの閾値電圧より小さく設定されることを特徴とする請求項１記載の同期回路。
- 前記第１のトランジスタが形成される基板の電圧は、前記第２のトランジスタが形成される基板の電圧より高く設定されることを特徴とする請求項１記載の同期回路。
- 複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、
複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、
前記第１の遅延線を構成する単位遅延素子に対応して配置され、第１の遅延線に伝搬される前進パルス信号を検出してセットされ、前記第２の遅延線に伝搬される後進パルス信号に応じてリセットされる複数の状態保持回路を有し、隣接する一対の前記状態保持回路が共にセットされたセット状態、隣接する一対の前記状態保持回路が共にリセットされたリセット状態、隣接する一対の前記状態保持回路がセット、リセットされた中間状態を有し、前記第２の遅延線を制御する状態保持部と
を具備することを特徴とする同期回路。 - 前記第２の遅延線は、前記状態保持部がセット状態の場合、前段の単位遅延素子からのパルス信号を通過し、前記状態保持部がリセット状態の場合、前段の単位遅延素子からのパルス信号に代えて前記単位遅延素子に供給されるクロック信号を通過し、前記状態保持部が中間状態の場合、前段の単位遅延素子からのパルス信号に代えて前記クロック信号を単位遅延素子が有する遅延量の１．５倍だけ遅延して通過することを特徴とする請求項６記載の同期回路。
- 前記第２の遅延線を構成する単位遅延素子は、前記クロック信号を通過するクロックド・インバータ回路を有し、前記状態保持部が前記中間状態であるとき、前記クロックドインバータの制御電圧を前記リセット状態の制御電圧とセット状態の制御電圧の中間に設定することを特徴とする請求項６記載の同期回路。
- 前記第２の遅延線を構成する単位遅延素子は、前記クロック信号を通過するクロックド・インバータ回路を有し、前記状態保持部が前記中間状態であるとき導通されるクロックド・インバータ回路を構成するトランジスタのチャネル幅、チャネル長、閾値電圧、基板電圧のうちの少なくとも一つを変化させ、前記クロックド・インバータ回路を通過するクロック信号を単位遅延素子の遅延量の１．５倍分だけ遅延させることを特徴とする請求項６記載の同期回路。
- 前記第２の遅延線を構成する単位遅延素子は、前記状態保持部がリセット状態のとき前記クロック信号を通過する第１のクロックド・インバータ回路と、前記状態保持部が前記中間状態であるとき前記クロック信号を通過する第２のクロックド・インバータ回路を有し、この第２のクロックド・インバータ回路の遅延量を前記第１のクロックド・インバータ回路の１．５倍に設定することを特徴とする請求項６記載の同期回路。
- 前記第１、第２の遅延線を構成する単位遅延素子は、前段の単位遅延素子から供給されるパルス信号を後段の単位遅延素子に伝送するクロックド・インバータ回路をそれぞれ有し、これらクロックド・インバータ回路は外部クロック信号に同期した信号により制御されることを特徴とする請求項１記載の同期回路。
- 第１のクロック信号を２倍の周期の第１、第２の信号に分割する分割回路と、
前記分割回路により分割された第１の信号の同期をとる第１の同期回路と、
前記分割回路により分割された第２の信号の同期をとる第２の同期回路と、
前記第１、第２の同期回路の出力信号を合成し、前記第１のクロック信号に同期し、前記クロック信号と同一周期の第２のクロック信号を生成する生成回路と
を具備することを特徴とする同期回路。 - 複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、
複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、
前記第１の遅延線を構成する単位遅延素子に対応して配置され、第１の遅延線に伝搬される前進パルス信号を検出してセットされ、前記第２の遅延線に伝搬される後進パルス信号に応じてリセットされる複数の状態保持回路を有し、隣接するｎ個（ｎは２以上の整数）の前記状態保持回路が共にセットされたセット状態、前記隣接するｎ個の前記状態保持回路が全てリセットされたリセット状態、前記隣接するｎ個の前記状態保持回路がセット、リセットのいずれかとされたｎ−１個の中間状態を有し、前記第２の遅延線を制御する状態保持部と
を具備することを特徴とする同期回路。 - 前記第２の遅延線を構成する単位遅延素子は、前記状態保持部がリセット状態のとき前記クロック信号を通過する第１のクロックド・インバータ回路と、前記状態保持部が前記中間状態であるとき前記クロック信号を通過するｎ−１個の第２のクロックド・インバータ回路を有し、これら第２のクロックド・インバータ回路の遅延量は、ｎ＝４のとき、前記第１のクロックド・インバータ回路の１＋ｍ／４倍（ｍ＝１、２…ｎ−１）に設定されることを特徴とする請求項１３記載の同期回路。
- 第１のクロック信号をｎ倍（ｎは２以上の整数）の周期のｎ個の信号に分割するｎ個の分割回路と、
前記ｎ個の分割回路により分割された各信号の同期をそれぞれとるｎ個の同期回路と、
前記ｎ個の同期回路の出力信号を合成し、前記第１のクロック信号に同期し、前記第１のクロック信号と同一周期の第２のクロック信号を生成する生成回路と
を具備することを特徴とする同期回路。 - 入力パルス信号が供給されるクロックド・インバータ回路と、
前記クロックド・インバータ回路から出力されるパルス信号と反転された前記入力パルス信号が供給される論理回路とを具備し、
前記クロックド・インバータ回路は前記論理回路から出力されるパルス信号のパルス幅の変化方向と反対方向に前記入力パルス信号のパルス幅を変化させることを特徴とする遅延回路。 - 前記論理回路はノア回路であり、前記クロックド・インバータ回路はパルス信号の後端を遅延することを特徴とする請求項１６記載の遅延回路。
- 前記論理回路はナンド回路であり、前記クロックド・インバータ回路はパルス信号の先端を遅延することを特徴とする請求項１６記載の遅延回路。
- 前記クロックド・インバータ回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタにより構成され、これらＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネル幅、チャネル長、閾値電圧、基板電圧のうちの少なくとも１つを変えることにより、ＮＭＯＳトランジスタの電流駆動能力に対するＰＭＯＳトランジスタの電流駆動能力の比を１以外に設定し、パルス信号の立ち上がり時間と立ち下がり時間を異ならせることを特徴とする請求項１６、１７、１８のいずれかに記載の遅延回路。
- 複数の単位遅延素子を有し、前進パルス信号が伝搬される第１の遅延線と、
複数の単位遅延素子を有し、後進パルス信号が伝搬される第２の遅延線と、
前記第１の遅延線に伝搬される前進パルス信号の伝搬位置に応じてセット状態、リセット状態が設定され、セット状態には前記後進パルス信号を前記第２の遅延線に伝搬させ、リセット状態にはクロック信号を前記第２の遅延線に伝搬させる状態保持部とを具備し、
前記第１、第２の遅延線を構成する各単位遅延素子は、クロックド・インバータ回路と、このクロックド・インバータ回路から出力される前記前進又は後進パルス信号と前段の単位遅延素子から供給される反転された前記前進又は後進パルス信号が供給される論理回路とを有し、前記クロックド・インバータ回路は前記論理回路から出力されるパルス信号のパルス幅の変化方向と反対方向に前記前進又は後進パルス信号のパルス幅を変化させることを特徴とする同期回路。
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| US5287025A (en) * | 1991-04-23 | 1994-02-15 | Matsushita Electric Industrial Co., Ltd. | Timing control circuit |
| US5146110A (en) * | 1991-05-22 | 1992-09-08 | Samsung Electronics Co., Ltd. | Semiconductor memory with substrate voltage generating circuit for removing unwanted substrate current during precharge cycle memory mode of operation |
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| US5498989A (en) * | 1994-04-19 | 1996-03-12 | Xilinx, Inc. | Integrated circuit one shot with extended length output pulse |
| US5606270A (en) * | 1994-12-16 | 1997-02-25 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charge leakage |
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