JP2023040523A - 半導体集積回路、及び、半導体記憶装置、並びに、メモリシステム - Google Patents

Abstract

【課題】、面積や消費電流を抑制しつつ、パルス信号の計測分解能を高めることができる、半導体集積回路、及び、半導体記憶装置、並びに、メモリシステムを提供する。【解決手段】遅延量Ｔｗを有するフリップフロップ５３１＿βを複数個直列に接続した遅延ライン５３βを複数有する遅延ライン群５３０と、一の入力クロック信号から、遅延量Ｔｗよりも小さな第２遅延量の遅延差を有する複数の出力クロック信号を生成する遅延素子群５４０と、第２遅延量よりも小さな第３遅延量を設定可能な遅延部５５と、を有し、入力信号ＣＬＫ＿ＤＥＴの出力端子と、遅延ライン群５３０の入力端子との間に、遅延素子群５４０と遅延部５５とが直列に接続される。【選択図】図６

Description

本実施形態は、半導体集積回路、及び、半導体記憶装置、並びに、メモリシステムに関する。

クロックなどのパルス信号の周期を計測する半導体集積回路や、これを備えた半導体記憶装置、及びメモリシステムが知られている。

特開２０１９－１６９８２６号公報

本実施形態は、面積や消費電流を抑制しつつ、パルス信号の計測分解能を高めることができる、半導体集積回路、及び、半導体記憶装置、並びに、メモリシステムを提供することを目的とする。

本実施形態の半導体集積回路は、第１遅延量を有する第１遅延要素を複数個直列に接続した遅延素子群を複数有する第１遅延回路と、一の入力クロック信号から、前記第１遅延量よりも小さな第２遅延量の遅延差を有する複数の出力クロック信号を生成する第２遅延回路と、前記第２遅延量よりも小さな第３遅延量を設定可能な可変遅延回路と、を有する。基準クロックの出力端子と、前記第１遅延回路の入力端子との間に、前記第２遅延回路と前記可変遅延回路とが直列に接続される。

本発明の実施形態にかかるメモリシステムの構成例を示すブロック図。 本実施形態の半導体記憶装置の構成例を示すブロック図。 ＤＣＣ回路の構成例を示すブロック図。 ＤＣＤ回路の構成例を示すブロック図。 遅延素子アレイ回路の一例を示す回路図。 第１実施形態のエッジ検出回路の一例を示す回路図。 ＤＣＡ回路の構成例を示すブロック図。 遅延ブロック回路の構成例を示す回路図。 ＦＩＮＥ遅延回路の構成例を示す回路図。 波形生成回路の構成例を示す回路図。 ＤＣＣ回路の動作の一例を説明するタイミングチャート。 ＤＣＤ回路の動作の一例を説明するタイミングチャート。 ＤＣＤ回路の動作の一例を説明するタイミングチャート。 ＤＣＤ回路の動作の一例を説明するタイミングチャート。 演算回路の動作を説明するフローチャート。 ＤＣＣ回路の入力クロックと出力クロックの一例を示す波形図。 コード信号ＤＮ＿Ｆの値の例。 コード信号ＤＮ＿Ｃの値の例。 コード信号ＤＮ＿ＦＤの値の例。 コード信号ＤＮ＿ＣＤの値の例。 ＦＩＮＥ遅延回路における動作を説明するタイミングチャート。 コード信号ＤＮ＿ＦＤ、ＤＮ＿ＦＤＢと、クロックＦＯＵＴＢ＿ＥＶＮ、クロックＦＯＵＴＢ＿ＯＤＤの遅延時間との関係を示す図。 ＣＯＵＲＳＥ遅延回路の動作の間の一状態の例を示す図。 図２２の状態におけるＣＯＵＲＳＥ遅延回路の動作を説明するタイミングチャート。 ＣＯＵＲＳＥ遅延回路の動作の間の一状態の例を示す図。 図２４の状態におけるＣＯＵＲＳＥ遅延回路の動作を説明するタイミングチャート。 波形生成回路における動作の一例を説明するタイミングチャート。 比較例のエッジ検出回路の一例を示す回路図。 第２実施形態のエッジ検出回路の一例を示す回路図。 ＰＩ回路の一例を示す回路図。 ＰＩ回路の動作の一例を説明する回路図。 ＰＩ回路の動作の一例を説明する回路図。 ＰＩ回路の動作の一例を説明するタイミングチャート。 第３実施形態におけるＤＬＬ回路の構成例を示すブロック図。 第３実施形態におけるＤＣＤ回路の動作の一例を説明するタイミングチャート。 ＤＤＲ通信におけるクロック信号の位相調整を説明するタイミングチャート。

以下、図面を参照して実施形態を説明する。
（第１実施形態）
（１．構成）
（１－１．メモリシステムの構成）
図１は、本発明の実施形態にかかるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

半導体記憶装置２は、データを不揮発に記憶するメモリ（以下、不揮発性メモリと示す）を備えている。不揮発性メモリは、たとえば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。なお、不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／ＣｅｌｌのＮＡＮＤメモリであっても構わない。

メモリコントローラ１は、ホストからの書き込みリクエストに従って、半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って、半導体記憶装置２からのデータの読み出しを制御する。メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。なお、本明細書において、信号の名称の前の記号「／」は、記号「／」を伴わない名称の信号の反転論理を示す。

例えば、半導体記憶装置２とメモリコントローラ１とは、それぞれが、半導体チップ（以下、単に"チップ"ともいう）として形成される。

チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示すための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１により、コマンド、アドレス、及びデータを受信する都度アサートされる。ライトイネーブル信号／ＷＥが"Ｌ（Ｌｏｗ）"レベルである間に信号ＤＱ＜７：０＞を取り込むよう、半導体記憶装置２に指示する。

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス回路１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４、及びメモリインターフェイス回路１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス回路１３、ＥＣＣ回路１４、及びメモリインターフェイス回路１５は、互いに内部バス１６で接続される。

ホストインターフェイス回路１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス回路１３は、半導体記憶装置２から読み出されたユーザデータや、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス回路１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理や半導体記憶装置２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などである。プロセッサ１２は、ホストからホストインターフェイス回路１３経由でリクエストを受けた場合に、そのリクエストに従って、半導体記憶装置２へのユーザデータおよびパリティの書き込みをメモリインターフェイス回路１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス回路１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２
上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、半導体記憶装置２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的にはＥＣＣ回路１４によって符号化されて符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータと半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には、物理アドレスが割り当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２に書き込むようメモリインターフェイス回路１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス回路１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。

ＲＡＭ１１は、ホストから受信したユーザデータを、半導体記憶装置２へ記憶するまでの間に一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでの間に一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス回路１５をそれぞれ備える構成例を示したが、ＥＣＣ回路１４がメモリインターフェイス回路１５に内蔵される構成でもよい。また、ＥＣＣ回路１４が半導体記憶装置２に内蔵される構成でもよい。

ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス回路１５に入力する。メモリインターフェイス回路１５は、入力された符号語を半導体記憶装置２に書き込む。

ホストからの読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス回路１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、複合したデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス回路１３を介してホストへ送信する。
（１－２．半導体記憶装置の構成）
図２は、本実施形態の半導体記憶装置の構成例を示すブロック図である。本実施形態の半導体記憶装置２は、インタフェースチップ２Ａと、不揮発性メモリ２Ｂとを備えている。

インタフェースチップ２Ａは、メモリコントローラ１と不揮発性メモリ２Ｂとの間において、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号をインタフェースする機能を有する。インタフェースチップ２Ａは、例えば、データストローブ信号ＤＱＳ、／ＤＱＳとともに、信号ＤＱ＜７：０＞内のコマンドＣＭＤやアドレスＡＤＤを、不揮発性メモリ２Ｂに転送する。また、例えば、データストローブ信号ＤＱＳ、／ＤＱＳとともに、信号ＤＱ＜７：０＞内の書き込みデータおよび読み出しデータを、不揮発性メモリ２Ｂとの間で送受信する。

また、インタフェースチップ２Ａは、不揮発性メモリ２ＢのＩ／Ｏ速度を向上させるための周波数ブースト機能を有する。例えば、インタフェースチップ２Ａは、メモリコントローラ１から入力された信号を、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ）方式で不揮発性メモリ２Ｂへ転送する機能を有する。このような高速転送方式を用いる場合、メモリコントローラ１と不揮発性メモリ２Ｂとの間で信号ＤＱ＜７：０＞の送受信するタイミングを指示する信号（具体的には、リードイネーブル信号ＲＥ、／ＲＥと、データストローブ信号ＤＱＳ、／ＤＱＳ）のデューティーサイクルを、高精度に調整することが必要となる。インタフェースチップ２Ａは、リードイネーブル信号ＲＥ、／ＲＥと、データストローブ信号ＤＱＳ、／ＤＱＳのデューティーサイクルを調整するために、ＤＣＣ（Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｉｏｎ）回路２０を備えている。

より具体的には、インタフェースチップ２Ａは、メモリコントローラ１から出力されて不揮発性メモリ２Ｂへ入力されるリードイネーブル信号ＲＥ、／ＲＥのデューティーサイクルを調整するＤＣＣ回路２０ａと、メモリコントローラ１から出力されて不揮発性メモリ２へ入力されるデータストローブ信号ＤＱＳ、／ＤＱＳのデューティーサイクルを調整するＤＣＣ回路２０ｂとを備えている。なお、ＤＣＣ回路２０ｂは、不揮発性メモリ２から出力されてメモリコントローラ１へ入力されるデータストローブ信号ＤＱＳ、／ＤＱＳのデューティーサイクルを調整することも可能である。ＤＣＣ回路２０の詳細な構成は、のちに詳述する。

不揮発性メモリ２Ｂは、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２４、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロウデコーダ３０、センスアンプユニット３１、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。

メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。

入出力回路２２は、インタフェースチップ２Ａを介し、メモリコントローラ１との間で信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプユニット３１との間で送受信する。

ロジック制御回路２４は、インタフェースチップ２Ａを介し、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２４は、レディービジー信号／ＲＢを、インタフェースチップ２Ａを介してメモリコントローラ１に転送して、不揮発性メモリ２Ｂの状態を外部に通知する。

電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、読み出し、及び、消去等の動作に必要な電圧を生成する。

ロウデコーダ３０は、レジスタ２６からアドレス内のブロックアドレスおよびロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線を選択する。

センスアンプユニット３１は、データの読み出し時には、メモリセルトランジスタからビット線に読み出された読み出しデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプユニット３１は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルトランジスタに転送する。センスアンプユニット３１は、複数のセンスアンプＳＡを有する。

入出力用パッド群３２は、インタフェースチップ２Ａとの間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

ロジック制御用パッド群３４は、インタフェースチップ２Ａとの間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。

電源入力用端子群３５は、外部から不揮発性メモリ２Ｂに、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２Ｂとの間で信号を送受信するための入出力系を駆動するための電源として用いられる。

電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。例えば、高電圧を供給することができない環境において不揮発性メモリ２Ｂが用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、不揮発性メモリ２Ｂは、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、不揮発性メモリ２Ｂに標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。

センスユニット２４は、データの読み出し時において、ＮＡＮＤメモリセルアレイ２３から読み出したデータを検知する。また、センスユニット２４は、データの書き込み時において、インタフェースチップ２を介してメモリコントローラ１から入力された書き込みデータを一時的に格納し、ＮＡＮＤメモリセルアレイ２３に転送する。
（１－３．ＤＣＣ回路の構成）
図３は、ＤＣＣ回路の構成例を示すブロック図である。実施形態のＤＣＣ回路２０は、ＤＣＤ（Ｄｕｔｙ Ｃｙｃｌｅ Ｄｅｔｅｃｔｏｒ）回路４１と、演算回路４２と、ＤＣＡ（Ｄｕｔｙ Ｃｙｃｌｅ Ａｄｊｕｓｔｏｒ）回路４３と、波形生成回路４４とを備えている。

ＤＣＤ回路４１は、デューティー補正対象となるクロック信号のデューティー誤差を観測し、遅延素子の段数に換算する回路である。ＤＣＤ回路４１は、入力クロックＤＣＤ＿ＩＮのパルス幅（ハイレベルである期間）と、入力クロック／ＤＣＤ＿ＩＮのパルス幅を検出（計測）し、入力クロックＤＣＤ＿ＩＮのパルス幅、及び、入力クロック／ＤＣＤ＿ＩＮのパルス幅を示す信号ＤＣＤ＿ＣＯＤＥを出力する。信号ＤＣＤ＿ＣＯＤＥは、複数のビット（例えば、３２ビット）を有する。

演算回路４２は、ＤＣＤ回路４１からの出力信号に基づき、デューティー補正対象となるクロック信号の遅延設定値を算出する回路である。演算回路４２は、ＤＣＤ回路４１から出力される信号ＤＣＤ＿ＣＯＤＥを受け取り、入力クロックＤＣＤ＿ＩＮのパルス幅と、入力クロック／ＤＣＤ＿ＩＮのパルス幅とを比較する。そして、比較結果に基づいて、信号ＤＣＡ＿ＣＯＤＥを生成する。

ＤＣＡ回路４３は、信号ＤＣＡ＿ＣＯＤＥに基づいて、デューティー補正対象である入力クロックＩＮの遅延クロックＣＤＬＹ＿Ｔと、入力クロック／ＩＮの遅延クロックＣＤＬＹ＿Ｂとを生成する。

波形生成回路４４は、ＤＣＡ回路４３から出力される遅延クロックＣＤＬＹ＿Ｔ、ＣＤＬＹ＿Ｂを受け取り、出力クロックＯＵＴ、／ＯＵＴを生成する。すなわち、出力クロックＯＵＴ、／ＯＵＴは、入力クロックＩＮ、／ＩＮのデューティーサイクル調整後の出力信号である。なお、波形生成回路４４において生成された出力クロックＯＵＴ、／ＯＵＴは、ＤＣＣ回路２０から出力されるとともに、ＤＣＤ回路４１へ入力される。
（１－３－１．ＤＣＤ回路の構成）
図４は、ＤＣＤ回路の構成例を示すブロック図である。実施形態のＤＣＣ回路４１は、信号生成回路５１と、遅延素子アレイ回路５２と、エッジ検出回路５３とを含んで構成される。

信号生成回路５１には、入力クロックＤＣＤ＿ＩＮ、及び、／ＤＣＤ＿ＩＮが入力される。信号生成回路５１は、入力クロックＤＣＤ＿ＩＮ、及び、／ＤＣＤ＿ＩＮから、信号ＣＬＫ＿ＤＬＹ及び信号ＣＬＫ＿ＤＥＴを生成する。

信号ＣＬＫ＿ＤＬＹのハイレベルの期間、及び、信号ＣＬＫ＿ＤＥＴのハイレベルの期間は、入力クロックＤＣＤ＿ＩＮの１周期と同じ長さ（＝入力クロック／ＤＣＤ＿ＩＮの１周期と同じ長さ）に設定される。

信号ＣＬＫ＿ＤＬＹの偶数周期目の立ち上りは、入力クロックＤＣＤ＿ＩＮの立ち上りと同じタイミングに設定される。また、信号ＣＬＫ＿ＤＬＹの奇数周期目の立ち上りは、入力クロック／ＤＣＤ＿ＩＮの立ち上りと同じタイミングに設定される。

信号ＣＬＫ＿ＤＥＴの偶数周期目の立ち上がりは、入力クロックＤＣＤ＿ＩＮの立ち下がりと同じタイミングに設定される。また、信号ＣＬＫ＿ＤＥＴの奇数周期目の立ち上りは、入力クロック／ＤＣＤ＿ＩＮの立ち下がりと同じタイミングに設定される。

すなわち、信号ＣＬＫ＿ＤＬＹの偶数周期目の立ち上がりから信号ＣＬＫ＿ＤＥＴの立ち上がりまでの期間が、入力クロックＤＣＤ＿ＩＮのハイレベルの期間と同じ長さになり、信号ＣＬＫ＿ＤＬＹの奇数周期目の立ち上がりから信号ＣＬＫ＿ＤＥＴの立ち上がりまでの期間が、入力クロック／ＤＣＤ＿ＩＮのハイレベルの期間と同じ長さになるように、信号ＣＬＫ＿ＤＬＹ及び信号ＣＬＫ＿ＤＥＴが生成される。故に、入力クロックＤＣＤ＿ＩＮの立ち上がりから入力クロックＤＣＤ＿ＩＮの立ち上がりまでの期間を継続的に計測することにより、入力クロックＤＣＤ＿ＩＮのハイレベルの期間と、入力クロック／ＤＣＤ＿ＩＮのハイレベルの期間とを交互に観測することができる。

なお、信号ＣＬＫ＿ＤＬＹと信号ＣＬＫ＿ＤＥＴにおいて、ｎ周期目の立ち上がりからｎ＋１周期目の立ち上がりまでの期間は、入力クロックＤＣＤ＿ＩＮ、または、／ＤＣＤ＿ＩＮのハイレベルの期間の計測からＤＣＤ＿ＣＯＤＥを生成するまでに十分な期間とする。

遅延素子アレイ回路５２は、信号生成回路５１から入力される信号ＣＬＫ＿ＤＬＹを用い、ｎ（ｎは２以上の自然数）ビットの信号Ｄｎ（Ｄ１～Ｄｎ）を生成する。信号Ｄｎの組は、後述のエッジ検出回路５３でラッチされて、入力クロックのパルス幅、または周期を示す。

図５は、遅延素子アレイ回路の一例を示す回路図である。遅延素子アレイ回路５２は、ｎ個の遅延要素５２１＿１～５２１＿ｎを含む。α（αは１以上ｎ以下の自然数）が１以上ｎ以下の各々のケースにおいて、遅延要素５２１＿αは、信号Ｄ（α―１）を受け取り、信号Ｄαを出力する。なお、信号Ｄ０は、信号ＣＬＫ＿ＤＬＹと等しい信号とする。以下、「α」を含んだ表記は、αが１以上ｎ以下の値の各々のケースの全てを一括して示すものとする。すなわち、「α」を含んだ表記は、αが１のケース、αが２のケース、…、αがｎのケースを一括して示すものとする。信号Ｄαは、信号Ｄ（α―１）が、ある時間だけ遅延された信号である。遅延要素５２１＿αは、信号ＣＬＫ＿ＤＬＹを受け取り、信号ＣＬＫ＿ＤＬＹがハイレベルに移行したときの信号Ｄαの論理レベルを保持して、保持された信号Ｄαの論理レベルと同じ論理レベルの信号Ｄαを出力し続ける。

遅延要素５２１＿１～５２１＿ｎの各要素における遅延量は、遅延素子５２１＿１～５２１＿ｎの性能の意図せぬばらつきによりばらつき得るが、時間Ｔｗであることが意図されている。以下の説明において、遅延素子５２１＿１～５２１＿ｎの遅延量は、等しく時間Ｔｗであるとする。遅延要素５２１＿αは、例えば、３つのＮＡＮＤゲートを含む。第１のＮＡＮＤゲートは、１つの入力において、信号Ｄ（α―１）を受け取る。また、第１のＮＡＮＤゲートは、もう１つの入力において接地されており、すなわち、接地電位Ｖｓｓのノードに接続されている。第２のＮＡＮＤゲートは、２つの入力において接地されており、すなわち接地電位Ｖｓｓのノードに接続されている。第３のＮＡＮＤゲートは、第１のＮＡＮＤゲートの出力と、第２のＮＡＮＤゲートの出力とを受け取り、信号Ｄαを出力する。遅延要素５２１＿αは、時間Ｔｗだけの遅延を生じさせる。

本実施形態の半導体集積回路としてのエッジ検出回路５３は、遅延素子アレイ回路５２から出力される信号Ｄ１～Ｄｎと、信号生成回路５１から出力される信号ＣＬＫ＿ＤＥＴとを受け取り、信号ＤＣＤ＿ＣＯＤＥを出力する。図６は、第１実施形態のエッジ検出回路の一例を示す回路図である。エッジ検出回路５３は、第１遅延回路としての遅延ライン群５３０を有する。遅延ライン群５３０は、ｍ（ｍは２以上の自然数）個の遅延ライン５３１～５３ｍ（遅延素子群）を含む。各遅延ライン５３β（βは、１以上ｍ以下の自然数）は、第１遅延要素としてのｎ個のＤ型フリップフロップ（以下、単にフリップフロップと示す）５３β＿１～５３β＿ｎを含む。以下、「β」を含んだ表記は、βが１以上ｍ以下の値の各々のケースの全てを一括して示すものとする。すなわち、「β」を含んだ表記は、βが１のケース、βが２のケース、…、βがｍのケースを一括して示すものとする。エッジ検出回路５３は、第２遅延回路としての遅延素子群５４０も有する。遅延素子群５４０は、ｍ個の遅延素子５４β（第３遅延要素）も含む。各遅延素子５４βの遅延量は、時間｛１．０＋（β－１）／ｍ｝×Ｔｗとなるように設定されている。

また、エッジ検出回路５３は、遅延素子５４βへの入力信号ＣＬＫ＿ＤＥＴａを生成する遅延部５５を有する。可変遅延回路としての遅延部５５は、ｓ個の遅延素子５５δ（δは、１以上ｓ以下の自然数）と、セレクタ５６とを含む。以下、「δ」を含んだ表記は、δが１のケース、δが２のケース、…、δがｓのケースを一括して示すものとする。各遅延素子５５δの遅延量は、時間｛１．０＋（δ－１）／（ｍ×ｓ）｝×Ｔｗとなるように設定されている。

各遅延素子５５δ（第２遅延要素）は、信号生成回路５１から出力される信号ＣＬＫ＿ＤＥＴを受け取り、設定された時間だけ遅延させて、セレクタ５６へ出力する。遅延素子５５δは、例えば、３つのＮＡＮＤゲートを含む。第１のＮＡＮＤゲートは、１つの入力において、信号ＣＬＫ＿ＤＥＴを受け取る。また、第１のＮＡＮＤゲートは、もう１つの入力において接地されており、すなわち、接地電位Ｖｓｓのノードに接続されている。第２のＮＡＮＤゲートは、２つの入力において接地されており、すなわち接地電位Ｖｓｓのノードに接続されている。第３のＮＡＮＤゲートは、第１のＮＡＮＤゲートの出力と、第２のＮＡＮＤゲートの出力とを受け取り、信号ＣＬＫ＿ＤＥＴａδを出力する。遅延要素５５δは、時間｛１．０＋（δ－１）／（ｍ×ｓ）｝×Ｔｗだけの遅延を生じさせる。セレクタ５６は、ｓ個の遅延素子５５δから入力される信号ＣＬＫ＿ＤＥＴａδのうち、一つの信号を選択して出力する。

各遅延素子５４βは、セレクタ５６から出力される信号ＣＬＫ＿ＤＥＴａを受け取り、設定された時間だけ遅延させて、遅延ライン５３βへ出力する。遅延要素５４βは、例えば、３つのＮＡＮＤゲートを含む。第１のＮＡＮＤゲートは、１つの入力において、信号ＣＬＫ＿ＤＥＴａを受け取る。また、第１のＮＡＮＤゲートは、もう１つの入力において接地されており、すなわち、接地電位Ｖｓｓのノードに接続されている。第２のＮＡＮＤゲートは、２つの入力において接地されており、すなわち接地電位Ｖｓｓのノードに接続されている。第３のＮＡＮＤゲートは、第１のＮＡＮＤゲートの出力と、第２のＮＡＮＤゲートの出力とを受け取り、信号ＣＬＫ＿ＤＥＴｍを出力する。遅延要素５４βは、時間｛１．０＋（β－１）／ｍ｝×Ｔｗだけの遅延を生じさせる。

図６は、一例として、ｓ＝２、ｍ＝４の場合のエッジ検出回路５３を示している。遅延素子５５１の遅延量は、時間｛１．０＋（１－１）／（４×２）｝Ｔｗ＝１．０Ｔｗである。遅延素子５５１は、信号ＣＬＫ＿ＤＥＴを受け取って、時間１．０Ｔｗだけ遅延させ、信号ＣＬＫ＿ＤＥＴａ１を出力する。遅延素子５５２の遅延量は、時間｛１．０＋（２－１）／（４×２）｝Ｔｗ＝１．１２５Ｔｗである。遅延素子５５２は、信号ＣＬＫ＿ＤＥＴを受け取って、時間１．１２５Ｔｗだけ遅延させ、信号ＣＬＫ＿ＤＥＴａ２を出力する。セレクタは、信号ＣＬＫ＿ＤＥＴａ１と信号ＣＬＫ＿ＤＥＴａ２とを受け取って、どちらか一方の信号を出力する（信号ＣＬＫ＿ＤＥＴａ）。

遅延素子５４１の遅延量は、時間｛１．０＋（１－１）／４｝Ｔｗ＝１．０Ｔｗである。遅延素子５４１は、信号ＣＬＫ＿ＤＥＴａを受け取って、時間１．０Ｔｗだけ遅延させ、信号ＣＬＫ＿ＤＥＴ１を出力する。遅延素子５４２の遅延量は、時間｛１．０＋（２－１）／４｝Ｔｗ＝１．２５Ｔｗである。遅延素子５４２は、信号ＣＬＫ＿ＤＥＴａを受け取って、時間１．２５Ｔｗだけ遅延させ、信号ＣＬＫ＿ＤＥＴ２を出力する。遅延素子５４３の遅延量は、時間｛１．０＋（３－１）／４｝Ｔｗ＝１．５Ｔｗである。遅延素子５４３は、信号ＣＬＫ＿ＤＥＴａを受け取って、時間１．５Ｔｗだけ遅延させ、信号ＣＬＫ＿ＤＥＴ３を出力する。遅延素子５４４の遅延量は、時間｛１．０＋（４－１）／４｝Ｔｗ＝１．７５Ｔｗである。遅延素子５４４は、信号ＣＬＫ＿ＤＥＴａを受け取って、時間１．７５Ｔｗだけ遅延させ、信号ＣＬＫ＿ＤＥＴ４を出力する。

セレクタ５６が信号ＣＬＫ＿ＤＥＴａ１を選択した場合、信号ＣＬＫ＿ＤＥＴａは信号ＣＬＫ＿ＤＥＴを時間１．０Ｔｗだけ遅延させた信号である。この場合、信号ＣＬＫ＿ＤＥＴ１は、信号ＣＬＫ＿ＤＥＴを時間（１．０＋１．０）Ｔｗ＝２．０Ｔｗだけ遅延させた信号となる。また、信号ＣＬＫ＿ＤＥＴ２は、信号ＣＬＫ＿ＤＥＴを時間（１．０＋１．２５）Ｔｗ＝２．２５Ｔｗだけ遅延させた信号となる。さらに、信号ＣＬＫ＿ＤＥＴ３は、信号ＣＬＫ＿ＤＥＴを時間（１．０＋１．５）Ｔｗ＝２．５Ｔｗだけ遅延させた信号となる。また、信号ＣＬＫ＿ＤＥＴ４は、信号ＣＬＫ＿ＤＥＴを時間（１．０＋１．７５）Ｔｗ＝２．７５Ｔｗだけ遅延させた信号となる。

セレクタ５６が信号ＣＬＫ＿ＤＥＴａ２を選択した場合、信号ＣＬＫ＿ＤＥＴａは信号ＣＬＫ＿ＤＥＴを時間１．１２５Ｔｗだけ遅延させた信号である。この場合、信号ＣＬＫ＿ＤＥＴ１は、信号ＣＬＫ＿ＤＥＴを時間（１．１２５＋１．０）Ｔｗ＝２．１２５Ｔｗだけ遅延させた信号となる。また、信号ＣＬＫ＿ＤＥＴ２は、信号ＣＬＫ＿ＤＥＴを時間（１．１２５＋１．２５）Ｔｗ＝２．３７５Ｔｗだけ遅延させた信号となる。さらに、信号ＣＬＫ＿ＤＥＴ３は、信号ＣＬＫ＿ＤＥＴを時間（１．１２５＋１．５）Ｔｗ＝２．６２５Ｔｗだけ遅延させた信号となる。また、信号ＣＬＫ＿ＤＥＴ４は、信号ＣＬＫ＿ＤＥＴを時間（１．１２５＋１．７５）Ｔｗ＝２．８７５Ｔｗだけ遅延させた信号となる。

遅延ライン５３βのフリップフロップ５３β＿αは、データ入力において、遅延素子アレイ回路５２の遅延要素５２１＿αから出力される信号Ｄαを受け取り、クロック入力において信号ＣＬＫ＿ＤＥＴβを受け取り、信号Ｆβαを出力する。例えば、遅延ライン５３１のフリップフロップ５３１＿１は、データ入力において信号Ｄ１を受け取り、クロック入力において信号ＣＬＫ＿ＤＥＴ１を受け取り、信号Ｆ１１を出力する。遅延ライン５３４のフリップフロップ５３４＿ｎは、データ入力において信号Ｄｎを受け取り、クロック入力において信号ＣＬＫ＿ＤＥＴ４を受け取り、信号Ｆ４ｎを出力する。すなわち、エッジ検出回路５３は、ｍ×ｎビットの信号Ｆｍｎを生成し、信号ＤＣＤ＿ＣＯＤＥとして出力する。
（１－３－２．演算回路の構成）
演算回路４２は、ＤＣＤ回路４１からの出力信号に基づき、デューティー補正対象となるクロック信号の遅延設定値を算出する回路である。演算回路４２は、ＤＣＤ回路４１から出力される信号ＤＣＤ＿ＣＯＤＥを受け取り、入力クロックＤＣＤ＿ＩＮのパルス幅（ハイレベル期間）と、入力クロック／ＤＣＤ＿ＩＮのパルス幅（ハイレベル期間）とを比較する。そして、比較結果に基づいて、信号ＤＣＡ＿ＣＯＤＥを生成する。コード信号ＤＣＡ＿ＣＯＤＥは、入力クロックＩＮの立ち上がりのタイミングを補正するためのコード信号ＤＮ＿Ｆ、ＤＮ＿Ｃと、入力クロック／ＩＮの立ち上がりのタイミングを補正するためのコード信号ＵＰ＿Ｆ、ＵＰ＿Ｃとから構成される。コード信号ＤＣＡ＿ＣＯＤＥは、例えば、（ｍ×ｓ＋１）ビットのコード信号ＤＮ＿Ｆ、lビットのコード信号ＤＮ＿Ｃ、（ｍ×ｓ＋１）ビットのコード信号ＵＰ＿Ｆ、lビットのコード信号ＵＰ＿Ｃが、この順に並べられて出力される。なお、演算回路４２における信号ＤＣＡ＿ＣＯＤＥの生成については、後に詳述する。
（１－３－３．ＤＣＡ回路の構成）
図７は、ＤＣＡ回路の構成例を示すブロック図である。実施形態のＤＣＡ回路４３は、２つの遅延ブロック回路６１、６２から構成される。遅延ブロック回路６１は、入力クロックＩＮの立ち上がりのタイミングを補正する遅延回路である。遅延ブロック回路６１は、入力クロックＩＮと、信号ＤＣＡ＿ＣＯＤＥを構成するコード信号ＤＮ＿Ｆ、ＤＮ＿Ｃを受け取り、遅延クロックＣＤＬＹ＿Ｔを生成する。遅延ブロック回路６２は、入力クロック／ＩＮの立ち上がりのタイミングを補正する遅延回路である。遅延ブロック回路６２は、入力クロック／ＩＮと、信号ＤＣＡ＿ＣＯＤＥを構成するコード信号ＵＰ＿Ｆ、ＵＰ＿Ｃを受け取り、遅延クロックＣＤＬＹ＿Ｂを生成する。

まず、遅延ブロック回路６１について説明する。図８は、遅延ブロック回路の構成例を示す回路図である。遅延ブロック回路６１は、２組のＦＩＮＥ遅延回路６１１ｅ、６１１оと、ＣＯＡＲＳＥ遅延回路６１２と、コード制御回路６１３とを含む。

ＦＩＮＥ遅延回路６１１ｅ、６１１оは、入力クロックＩＮの立ち上がりのタイミングを、１．０Ｔｗ時間以下の分解能（具体的には、（１．０／（ｍ×ｓ））Ｔｗ時間単位）で補正する遅延回路である。ＦＩＮＥ遅延回路６１１ｅ、６１１оは、４つの入力端子ＣＫＩＮ＿Ａ、ＣＫＩＮ＿Ｂ、ＦＩ＿Ｔ、ＦＩ＿Ｂと、１つの出力端子ＣＫＯＵＴを有する遅延回路である。

図９は、ＦＩＮＥ遅延回路の構成例を示す回路図である。ＦＩＮＥ遅延回路６１１ｅは、２組のインバータ回路６１４ａ、６１４ｂを含む。インバータ回路６１４ａは、（ｍ×ｓ）個のＰサイドスイッチ７１＿１、７１＿２、…、７１＿（ｍ×ｓ）と、１個のＮサイドスイッチ７２とから構成される。図９は、ｓ＝２、ｍ＝４の場合を示している。Ｐサイドスイッチ７１＿εは、２個のＰＭＯＳトランジスタを直列に接続して構成される。以下、「ε」を含んだ表記は、εが１以上（ｍ×ｓ）以下の値の各々のケースの全てを一括して示すものとする。すなわち、「ε」を含んだ表記は、εが１のケース、εが２のケース、…、εが（ｍ×ｓ）のケースを一括して示すものとする。（ｍ×ｓ）個のＰサイドスイッチ７１＿εは、インバータ回路６１４ａの出力端子ＣＫＯＵＴ＿Ｔと電源電位Ｖｃｃのノードとの間に、並列に接続される。Ｎサイドスイッチ７２は、２個のＮＭＯＳトランジスタを直列に接続して構成される。Ｎサイドスイッチ７２は、インバータ回路６１４ａの出力端子ＣＫＯＵＴ＿Ｔと接地電位Ｖｓｓのノードとの間に接続される。

Ｐサイドスイッチ７１＿εを構成する２個のＰＭＯＳトランジスタのうち、ドレインがインバータ回路６１４ａの出力端子ＣＫＯＵＴ＿Ｔに接続されている側のＰＭＯＳトランジスタ（以下、第１ＰＭＯＳトランジスタと示す）のゲートは、入力端子ＣＫＩＮ＿Ａと接続されている。Ｐサイドスイッチ７１＿εを構成する他方のＰＭＯＳトランジスタ（以下、第２ＰＭＯＳトランジスタと示す）のゲートには、入力端子ＦＩ＿Ｔから入力される（ｍ×ｓ）ビットのコード信号のうち、設定された１ビットのデータが入力される。すなわち、出力端子ＣＫＯＵＴ＿Ｔに近いＰサイドスイッチ７１から順に、入力端子ＦＩ＿Ｔから入力されるコード信号の１ビット目のデータ、２ビット目のデータ、…、（ｍ×ｓ）ビット目のデータ、が入力される。

図９に示す構成の場合、入力端子ＦＩ＿Ｔから入力されるコード信号の１ビット目のデータはＰサイドスイッチ７１＿８に入力され、同信号の２ビット目のデータはＰサイドスイッチ７１＿７に入力され、同信号の３ビット目のデータはＰサイドスイッチ７１＿６に入力され、同信号の４ビット目のデータはＰサイドスイッチ７１＿５に入力される。さらに、同信号の５ビット目のデータはＰサイドスイッチ７１＿４に入力され、同信号の６ビット目のデータはＰサイドスイッチ７１＿３に入力され、同信号の７ビット目のデータはＰサイドスイッチ７１＿２に入力され、同信号の８ビット目のデータはＰサイドスイッチ７１＿１に入力される。具体的には、入力端子ＦＩ＿Ｔから入力される８ビットのコード信号が"１１１０００００"の場合、Ｐサイドスイッチ７１＿１、７１＿２、７１＿３のゲートには"１（＝Ｈ）"が入力され、Ｐサイドスイッチ７１＿４、７１＿５、７１＿６、７１＿７、７１＿８の第２ＰＭＯＳトランジスタのゲートには"０（＝Ｌ）"が入力される。

Ｎサイドスイッチ７２を構成する２個のＮＭＯＳトランジスタのうち、ドレインがインバータ回路６１４ａの出力端子ＣＫＯＵＴ＿Ｔに接続されている側のＮＭＯＳトランジスタ（以下、第１ＮＭＯＳトランジスタと示す）のゲートは、入力端子ＣＫＩＮ＿Ａと接続されている。Ｎサイドスイッチ７２を構成する他方のＮＭＯＳトランジスタ（以下、第２ＮＭＯＳトランジスタと示す）のゲートは、入力端子ＣＫＩＮ＿Ｂと接続されている。

インバータ回路６１４ｂは、（ｍ×ｓ）個のＰサイドスイッチ７３＿１、７３＿２、…、７３＿（ｍ×ｓ）と、１個のＮサイドスイッチ７４とから構成される。Ｐサイドスイッチ７３＿εは、２個のＰＭＯＳトランジスタを直列に接続して構成される。（ｍ×ｓ）個のＰサイドスイッチ７３＿εは、インバータ回路６１４ａの出力端子ＣＫＯＵＴ＿Ｂと電源電位Ｖｃｃのノードとの間に、並列に接続される。なお、Ｐサイドスイッチ７１＿εと同様に、Ｐサイドスイッチ７３＿εを構成する２個のＰＭＯＳトランジスタのうち、ドレインがインバータ回路６１４ｂの出力端子ＣＫＯＵＴ＿Ｂに接続されている側のＰＭＯＳトランジスタを第１ＰＭＯＳトランジスタと示し、他方のＰＭＯＳトランジスタを第２ＰＭＯＳトランジスタと示す。Ｎサイドスイッチ７４は、２個のＮＭＯＳトランジスタを直列に接続して構成される。Ｎサイドスイッチ７４は、インバータ回路６１４ｂの出力端子ＣＫＯＵＴ＿Ｂと接地電位Ｖｓｓのノードとの間に接続される。なお、Ｎサイドスイッチ７２と同様に、Ｎサイドスイッチ７４を構成する２個のＮＭＯＳトランジスタのうち、ドレインがインバータ回路６１４ｂの出力端子ＣＫＯＵＴ＿Ｂに接続されている側のＮＭＯＳトランジスタを第１ＮＭＯＳトランジスタと示し、他方のＮＭＯＳトランジスタを第２ＮＭＯＳトランジスタと示す。

Ｐサイドスイッチ７３＿εを構成する２個のＰＭＯＳトランジスタのうち、第１ＰＭＯＳトランジスタのゲートは入力端子ＣＫＩＮ＿Ｂと接続されている。Ｐサイドスイッチ７３＿εの第２ＰＭＯＳトランジスタのゲートには、入力端子ＦＩ＿Ｂから入力される（ｍ×ｓ）ビットのコード信号のうち、設定された１ビットのデータが入力される。すなわち、出力端子ＣＫＯＵＴ＿Ｂに近いＰサイドスイッチ７３から順に、入力端子ＦＩ＿Ｂから入力されるコード信号の１ビット目のデータ、２ビット目のデータ、…、（ｍ×ｓ）ビット目のデータ、が入力される。

図９に示す構成の場合、入力端子ＦＩ＿Ｂから入力されるコード信号の１ビット目のデータはＰサイドスイッチ７３＿８に入力され、同信号の２ビット目のデータはＰサイドスイッチ７３＿７に入力され、同信号の３ビット目のデータはＰサイドスイッチ７３＿６に入力され、同信号の４ビット目のデータはＰサイドスイッチ７３＿５に入力される。さらに、同信号の５ビット目のデータはＰサイドスイッチ７３＿４に入力され、同信号の６ビット目のデータはＰサイドスイッチ７３＿３に入力され、同信号の７ビット目のデータはＰサイドスイッチ７３＿２に入力され、同信号の８ビット目のデータはＰサイドスイッチ７３＿１に入力される。具体的には、入力端子ＦＩ＿Ｂから入力される８ビットのコード信号が"０００１１１１１"の場合、Ｐサイドスイッチ７３＿４、７３＿５、７３＿６、７３＿７、７３＿８、のゲートには"１（＝Ｈ）"が入力され、Ｐサイドスイッチ７３＿１、７３＿２、７３＿３の第２ＰＭＯＳトランジスタのゲートには"０（＝Ｌ）"が入力される。

Ｎサイドスイッチ７４を構成する２個のＮＭＯＳトランジスタのうち、第１ＮＭＯＳトランジスタのゲートは、入力端子ＣＫＩＮ＿Ｂと接続されている。Ｎサイドスイッチ７２の第２ＮＭＯＳトランジスタのゲートは、入力端子ＣＫＩＮ＿Ａと接続されている。

インバータ回路６１４ａの出力端子ＣＫＯＵＴ＿Ｔと、インバータ回路６１４ｂの出力端子ＣＫＯＵＴ＿Ｂとは、電気的に接続されている。すなわち、出力端子ＣＫＯＵＴ＿Ｔと出力端子ＣＫＯＵＴ＿Ｂとは、ショートされている。インバータ回路６１４ａからの出力信号とインバータ回路６１４ｂからの出力信号がマージされた信号ＰＩ＿ＣＬＫＢは、インバータにより論理反転され、出力端子ＣＫＯＵＴから出力される。

ＦＩＮＥ遅延回路６１１ｅは、入力端子ＣＫＩＮ＿Ａに入力クロックＩＮの論理が反転された信号（クロックＩＮＢ）が入力され、入力端子ＣＫＩＮ＿ＢにクロックＩＮＢが１．０Ｔｗ時間遅延された信号（クロックＩＮＢ１）が入力される。また、ＦＩＮＥ遅延回路６１１ｅは、入力端子ＦＩ＿Ｔに、コード信号ＤＮ＿ＦＤが入力される。さらに、入力端子ＦＩ＿Ｂに、コード信号ＤＮ＿ＦＤが論理反転された信号であるコード信号ＤＮ＿ＦＤＢが入力される。

ＦＩＮＥ遅延回路６１１ｅは、クロックＩＮＢ、クロックＩＮＢ１と、コード信号ＤＮ＿ＦＤと、コード信号ＤＮ＿ＦＤＢとを受け取り、クロックＦＯＵＴＢ＿ＥＶＮを生成する。クロックＦＯＵＴＢ＿ＥＶＮは、入力クロックＩＮの立ち上がりを、コード信号ＤＮ＿ＦＤ、ＤＮ＿ＦＤＢに基づき０～１．０ＴＷの範囲で遅延させ、論理反転させた信号である。

ＦＩＮＥ遅延回路６１１оは、入力端子ＣＫＩＮ＿Ｂに入力クロックＩＮの論理が反転された信号（クロックＩＮＢ）が入力され、入力端子ＣＫＩＮ＿ＡにクロックＩＮＢが１．０Ｔｗ時間遅延された信号（クロックＩＮＢ１）が入力される。また、ＦＩＮＥ遅延回路６１１ｅは、入力端子ＦＩ＿Ｔに、コード信号ＤＮ＿ＦＤが入力される。さらに、入力端子ＦＩ＿Ｂに、コード信号ＤＮ＿ＦＤが論理反転された信号であるコード信号ＤＮ＿ＦＤＢが入力される。

ＦＩＮＥ遅延回路６１１ｏは、クロックＩＮＢ、クロックＩＮＢ１と、コード信号ＤＮ＿ＦＤと、コード信号ＤＮ＿ＦＤＢとを受け取り、クロックＦＯＵＴＢ＿ＯＤＤを生成する。クロックＦＯＵＴＢ＿ＯＤＤは、入力クロックＩＮの立ち上がりを、コード信号ＤＮ＿ＦＤ、ＤＮ＿ＦＤＢに基づき０～１．０ＴＷの範囲で遅延させ、論理反転させた信号である。なお、ＦＩＮＥ遅延回路６１１ｅ、６１１оにおけるクロックＦＯＵＴＢ＿ＥＶＮ、ＦＯＵＴＢ＿ＯＤＤの生成については、後に詳述する。

コード制御回路６１３は、コード信号ＤＮ＿Ｃ、ＤＮ＿Ｆを受け取り、ＦＩＮＥ遅延回路６１１ｅの入力端子ＦＩ＿Ｔ、及び、ＦＩＮＥ遅延回路６１１оの入力端子ＦＩ＿Ｔに入力するコード信号ＤＮ＿ＦＤを生成する。コード信号ＤＮ＿ＦＤは、（ｍ×ｓ）ビットの温度計コードである。コード制御回路６１３におけるコード信号ＤＮ＿ＦＤの生成については、後に詳述する。

ＣＯＡＲＳＥ遅延回路６１２は、入力クロックＩＮの立ち上がりのタイミングを、１．０Ｔｗ時間単位で補正する遅延回路である。ＣＯＡＲＳＥ遅延回路６１２は、信号ＦＯＵＴＥ＿ＥＶＮと、信号ＦＯＵＴＥ＿ＯＤＤと、コード信号ＤＮ＿Ｃとを受け取り、コード信号ＤＮ＿Ｃに基づき、クロックＦＯＵＴＢ＿ＥＶＮ、クロックＦＯＵＴＢ＿ＯＤＤのいずれか一方を、コード信号ＤＮ＿Ｃに基づく量だけ選択した信号を遅延させ、遅延させた信号を出力クロックＣＤＬＹＯＵＴとして出力する。

ＣＯＡＲＳＥ遅延回路６１２は、ｌ＋１個の遅延要素６１５＿０～６１５＿ｌを含む。遅延要素６１５＿０～６１５＿ｌは、出力端に近い側から、遅延要素６１５＿０、６１５＿１、６１５＿２、…、６１５＿ｌの順に配置されている。γ（γは０、及び、１以上ｌ以下の自然数）が０～ｌの各々のケースにおいて、遅延要素６１５＿γは、例えば、３つのＮＡＮＤゲートを含む。以下、「γ」を含んだ表記は、γが０以上ｌ以下の値の各々のケースの全てを一括して示すものとする。すなわち、「γ」を含んだ表記は、γが０のケース、γが１のケース、…、γがｌのケースを一括して示すものとする。遅延要素６１５＿γは、時間１．０Ｔｗだけの遅延を生じさせる。

また、ＣＯＡＲＳＥ遅延回路６１２は、コード変換回路６１６を含む。コード変換回路６１６は、演算回路４２から出力された信号ＤＣＡ＿ＣＯＤＥに含まれるコード信号ＤＮ＿Ｃを受け取ってデコードし、バイナリコードを温度計コードに変換し、コード信号ＤＮ＿ＣＤを生成する。コード信号ＤＮ＿ＣＤは、ｌビットのコード信号である。例えば、コード信号ＤＮ＿Ｃとして十進数の"４"を示すバイナリコード"１００"を受け取った場合、コード変換回路６１６は、コード信号ＤＮ＿ＣＤとして"０…０１１１１"を生成する。すなわち、コード変換回路６１６は、１ビット目からコード信号ＤＮ＿Ｃが示す数のビットまでを"１"とし、他のビットを"０"とするコード信号ＤＮ＿ＣＤを生成する。コード変換回路６１６は、生成したコード信号ＤＮ＿ＣＤを、遅延要素６１５に出力する。

遅延要素６１５＿γの第１のＮＡＮＤゲートは、１つの入力において、クロックＦＯＵＴＢ＿ＥＶＮ、クロックＦＯＵＴＢ＿ＯＤＤのいずれか一方を受け取る。具体的には、γが偶数の場合、クロックＦＯＵＴＢ＿ＥＶＮを受け取り、γが奇数の場合、クロックＦＯＵＴＢ＿ＯＤＤを受け取る。また、第１のＮＡＮＤゲートは、もう１つの入力において、コード信号ＤＮ＿ＣＤγ（コード信号ＤＮ＿ＣＤのγビット目の値）を受け取る。ただし、遅延要素６１５＿０においては、第１のＮＡＮＤゲートは、もう１つの入力において、電源電位Ｖｃｃのノードに接続されている。

遅延要素６１５＿γの第２のＮＡＮＤゲートは、１つの入力において、遅延要素６１５＿（γ＋１）から出力される信号ＦＯＵＴＢ＿（γ＋１）を受け取る。また、第２のＮＡＮＤゲートは、もう１つの入力において、電源電位Ｖｃｃのノードに接続されている。ただし、遅延要素６１５＿ｎの第２のＮＡＮＤゲートは、２つの入力において接地されており、すなわち、接地電位Ｖｓｓのノードに接続されている。

遅延要素６１５＿γの第３のＮＡＮＤゲートは、第１のＮＡＮＤゲートの出力と、第２のＮＡＮＤゲートの出力とを受け取り、信号ＦＯＵＴＢ＿γを出力する。

遅延要素６１５＿γは、第１のＮＡＮＤゲートに入力される、コード信号ＤＮ＿ＣＤγの値が"０（＝Ｌ）"である場合、信号ＦＯＵＴＢ＿γとして"０（＝Ｌ）"を出力する。一方、第１のＮＡＮＤゲートに入力される、コード信号ＤＮ＿ＣＤγの値が"１（＝Ｈ）"であり、コード信号ＤＮ＿ＣＤ（γ＋１）の値が"０（＝Ｌ）"である場合、信号ＦＯＵＴＢ＿γとして、第１のＮＡＮＤゲートに入力される信号ＦＯＵＴＢ＿ＯＤＤもしくはＦＯＵＴＢ＿ＥＶＮが時間１．０Ｔｗだけ遅延された信号を出力する。コード信号ＤＮ＿ＣＤγの値が"１（＝Ｈ）"であり、コード信号ＤＮ＿ＣＤ（γ＋１）の値が"１（＝Ｈ）"である場合、信号ＦＯＵＴＢ＿γとして、第２のＮＡＮＤゲートに入力される信号ＦＯＵＴＢ＿（γ＋１）が時間１．０Ｔｗだけ遅延された信号を出力する。遅延要素６１５＿０から出力された信号ＦＯＵＴＢ＿０は、出力クロックＣＤＬＹＯＵＴとしてＣＯＡＲＳＥ遅延回路６１２から出力される。

出力クロックＣＤＬＹＯＵＴは、インバータにより論理反転され、遅延クロックＣＤＬＹ＿Ｔとして遅延ブロック回路６１から出力される。

遅延ブロック回路６２は、上述した遅延ブロック回路６１と同様の構成である。ただし、入出力信号が、遅延ブロック回路６１とは異なる。すなわち、遅延ブロック回路６１では、入力クロックＩＮと、信号ＤＣＡ＿ＣＯＤＥを構成するコード信号ＤＮ＿Ｆ、ＤＮ＿Ｃを受け取り、遅延クロックＣＤＬＹ＿Ｔを生成するのに対し、遅延ブロック回路６２では、入力クロック／ＩＮと、信号ＤＣＡ＿ＣＯＤＥを構成するコード信号ＵＰ＿Ｆ、ＵＰ＿Ｃを受け取り、遅延クロックＣＤＬＹ＿Ｂを生成する。

波形生成回路４４は、遅延クロックＣＤＬＹ＿Ｔの立ち上がり（立ち上がりエッジ）から遅延クロックＣＤＬＹ＿Ｂの立ち上がり（立ち上がりエッジ）までの期間にわたってハイレベルを維持する出力クロックＯＵＴを生成する回路である。波形生成回路４４は、例えば、遅延クロックＣＤＬＹ＿Ｔ、及び、遅延クロックＣＤＬＹ＿Ｂの２つの信号を入力とし、出力クロックＯＵＴを出力とする、２入力１出力のマルチプレクサ（遅延クロックＣＤＬＹ＿Ｔと、遅延クロックＣＤＬＹ＿Ｂの反転信号との論理積を出力するマルチプレクサ）として構成される。
（１－３－４．波形生成回路の構成）
図１０は、波形生成回路の構成例を示すブロック図である。実施形態の波形生成回路４４は、インバータＩＮＶ１と、複数のインバータが直列に接続されたインバータ群ＩＮＶＧ１、ＩＮＶＧ２と、ＰＭＯＳトランジスタＰ１、Ｐ２と、ＮＭＯＳトランジスタＮ１、Ｎ２と、ラッチ回路ＬＡＴ１とから構成されている。

ＰＭＯＳトランジスタＰ２、Ｐ１、及び、ＮＭＯＳトランジスタＮ１、Ｎ２は直列接続されている。ＰＭＯＳトランジスタＰ２のソースは電源電位Ｖｃｃに接続されており、ＮＭＯＳトランジスタＮ２のソースは接地電位Ｖｓｓに接続されている。遅延クロックＣＤＬＹ＿Ｂは、インバータＩＮ１を介して論理反転され、ＰＭＯＳトランジスタＰ１のゲートと、インバータ群ＩＮＶＧ１に入力される。インバータ群ＩＮＶＧ１の出力は、ＰＭＯＳトランジスタＰ２のゲートに入力される。遅延クロックＣＤＬＹ＿Ｔは、ＮＭＯＳトランジスタＮ２のゲート電極と、インバータ群ＩＮＶＧ２に入力される。インバータ群ＩＮＶＧ２の出力は、ＮＭＯＳトランジスタＮ２のゲートに入力される。

ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ２のドレインの接続点は、ラッチ回路ＬＡＴ１の入力に接続されている。ラッチ回路ＬＡＴ２は、２つのインバータを正帰還させた構成を有する。

波形生成回路４４に入力された遅延クロックＣＤＬＹ＿Ｂがローレベルからハイレベルに切り替わると、ＰＭＯＳトランジスタＰ１、Ｐ２がＯＮになり、電源電位Ｖｃｃがラッチ回路ＬＡＴ１に入力される。一方、波形生成回路４４に入力された遅延クロックＣＤＬＹ＿Ｔがローレベルからハイレベルに切り替わると、ＮＭＯＳトランジスタＮ１、Ｎ２がＯＮになり、接地電位Ｖｓｓがラッチ回路ＬＡＴ１に入力される。従って、ラッチ回路ＬＡＴ１から出力される信号（＝出力クロックＯＵＴ）は、遅延クロックＣＤＬＹ＿Ｔの立ち上がりエッジにおいてローレベルからハイレベルに切り替わり、遅延クロックＣＤＬＹ＿Ｂの立ち上がりエッジにおいて、ハイレベルからローレベルに切り替わる、クロック信号となる。

波形生成回路４４は、ラッチ回路ＬＡＴ１から出力される信号を、出力クロックＯＵＴとして出力する。また、出力クロックＯＵＴの論理を反転した信号（出力クロック／ＯＵＴ）も生成し、出力する。なお、出力クロックＯＵＴ、／ＯＵＴは、ＤＣＣ回路２０から出力されるとともに、ＤＣＤ回路４１に入力される。出力クロックＯＵＴは、入力クロックＤＣＤ＿ＩＮとしてＤＣＤ回路４１に入力され、出力クロック／ＯＵＴは、入力クロック／ＤＣＤ＿ＩＮとしてＤＣＤ回路４１に入力される。
（２．動作）
（２－１．ＤＣＣ回路の動作）
図１１は、ＤＣＣ回路の動作の一例を説明するタイミングチャートである。図１１に示すように、ＤＣＣ回路２０に入力される入力クロックＩＮは、あるデューティーサイクルを有する。例えば、デューティーサイクルは５０％でなく、ハイレベル期間（期間ＣＩＮＨ）がローレベル期間（期間ＣＩＮＬ）よりも短い。入力クロックＩＮは、周期ＣＩＮを有し、期間ＣＩＮＨに亘ってハイレベルであり、期間ＣＩＮＬに亘ってローレベルである。すなわち、入力クロックＩＮは、ＣＩＮ＝ＣＩＮＨ＋ＣＩＮＬ、ＣＩＮＨ＜ＣＩＮＬの関係を有する。

ＤＣＣ回路２０に入力された入力クロックＩＮは、ＤＣＤ回路４１において、最初の数サイクル（例えば、１２サイクル）でデューティーが検出される。具体的な検出方法について以下に述べる。まず、入力クロックＤＣＤ＿ＩＮの１サイクル目において、エッジ検出回路５３のセレクタ５６は、遅延素子５５１から出力される信号ＣＬＫ＿ＤＥＴａ１を選択し信号ＣＬＫ＿ＤＥＴａとして出力するように設定される。ＤＣＤ回路４１は、入力クロックＤＣＤ＿ＩＮの１サイクル目のパルス幅（ハイレベルの期間）を計測し、信号ＤＣＤ＿ＣＯＤＥを生成して演算回路４２へ出力する。また、ＤＣＤ回路４１は、入力クロック／ＤＣＤ＿ＩＮの４サイクル目のパルス幅を計測し、信号ＤＣＤ＿ＣＯＤＥを生成して演算回路４２へ出力する。

入力クロック／ＤＣＤ＿ＩＮの７サイクル目において、エッジ検出回路５３のセレクタ５６は、遅延素子５５１から出力される信号ＣＬＫ＿ＤＥＴａ２を選択し信号ＣＬＫ＿ＤＥＴａとして出力するように切り替られる。ＤＣＤ回路４１は、入力クロックＤＣＤ＿ＩＮの８サイクル目のパルス幅（ハイレベルの期間）を計測し、信号ＤＣＤ＿ＣＯＤＥを生成して演算回路４２へ出力する。また、ＤＣＤ回路４１は、入力クロック／ＤＣＤ＿ＩＮの１１サイクル目のパルス幅を計測し、信号ＤＣＤ＿ＣＯＤＥを生成して演算回路４２へ出力する。

すなわち、セレクタ５６において、出力する信号ＣＬＫ＿ＤＥＴａを切り替える都度、入力クロックＤＣＤ＿ＩＮのハイレベルの期間と、入力クロック／ＤＣＤ＿ＩＮのハイレベルの期間とを計測し、信号ＤＣＤ＿ＣＯＤＥを生成して演算回路４２へ出力する。入力クロックＤＣＤ＿ＩＮのハイレベルの期間の計測と、入力クロック／ＤＣＤ＿ＩＮのハイレベルの期間の計測とを１セットとすると、ｓセット分の計測が実行される。

なお、入力クロックＩＮ、／ＩＮのデューティー補正がなされる以前のサイクルにおいて、出力クロックＯＵＴ、／ＯＵＴは入力クロックＩＮ、／ＩＮとデューティーが等しい。従って、入力クロックＤＣＤ＿ＩＮ、／ＤＣＤ＿ＩＮのデューティーは、入力クロックＩＮ、／ＩＮのデューティーと等しい。すなわち、ＤＣＣ回路２０から出力される信号ＤＣＤ＿ＣＯＤＥは、各セットにおいて、入力クロックＩＮの１サイクル目の立ち下がり（＝入力クロック／ＩＮの１サイクル目の立ち上がり）から入力クロック／ＩＮの４サイクル目の立ち下がり（＝入力クロックＩＮの５サイクル目の立ち上がり）までの期間は、クロックＩＮの１サイクル目のパルス幅の検出結果に基づいて生成された値であり、入力クロック／ＩＮの４サイクル目の立ち下がり（＝入力クロックＩＮの５サイクル目の立ち上がり）から入力クロックＩＮの８サイクル目の立ち下がり（＝入力クロック／ＩＮの８サイクル目の立ち上がり）までの期間は、入力クロック／ＩＮの４サイクル目のパルス幅の検出結果に基づいて生成された値である。

すなわち、ＤＣＣ回路２０から出力される信号ＤＣＤ＿ＣＯＤＥは、「信号ＣＬＫ＿ＤＥＴａ１を用いて計測した入力クロックＤＣＤ＿ＩＮのハイレベルの期間（＝１セット目における入力クロックＤＣＤ＿ＩＮのハイレベルの期間）」「信号ＣＬＫ＿ＤＥＴａ１を用いて計測した入力クロック／ＤＣＤ＿ＩＮのハイレベルの期間（＝１セット目における入力クロック／ＤＣＤ＿ＩＮのハイレベルの期間）」「信号ＣＬＫ＿ＤＥＴａ２を用いて計測した入力クロックＤＣＤ＿ＩＮのハイレベルの期間（＝２セット目における入力クロックＤＣＤ＿ＩＮのハイレベルの期間）」「信号ＣＬＫ＿ＤＥＴａ２を用いて計測した入力クロック／ＤＣＤ＿ＩＮのハイレベルの期間（＝２セット目における入力クロック／ＤＣＤ＿ＩＮのハイレベルの期間）」の順に出力される。

演算回路４２は、信号ＤＣＤ＿ＣＯＤＥにより、信号ＣＬＫ＿ＤＥＴａ１を用いて計測した入力クロックＩＮのパルス幅の検出結果と、信号ＣＬＫ＿ＤＥＴａ２を用いて計測した入力クロックＩＮのパルス幅の検出結果とを受け取ると、これらを用いて入力クロックＩＮのパルス幅を算出する。また、信号ＤＣＤ＿ＣＯＤＥにより、信号ＣＬＫ＿ＤＥＴａ１を用いて計測した入力クロック／ＩＮのパルス幅の検出結果と、信号ＣＬＫ＿ＤＥＴａ２を用いて計測した入力クロック／ＩＮのパルス幅の検出結果とを受け取ると、これらを用いて入力クロック／ＩＮのパルス幅を算出する。続いて、算出された入力クロックＩＮのパルス幅と、算出された入力クロック／ＩＮのパルス幅とを比較する。そして、比較結果に基づいて、信号ＤＣＡ＿ＣＯＤＥを生成する。例えば上述のように、入力クロックＩＮの１２サイクル目の立ち上がりから信号ＣＬＫ＿ＤＥＴａ２を用いて計測した入力クロック／ＩＮのパルス幅の検出結果を受け取る場合、入力クロックＩＮの１２サイクル目の間に信号ＤＣＡ＿ＣＯＤＥを生成して出力する。

そして、ＤＣＡ回路４３と波形生成回路４４において、信号ＤＣＡ＿ＣＯＤＥに基づいて入力クロックＩＮ、／ＩＮのデューティーが補正され、出力クロックＯＵＴ、／ＯＵＴとしてＤＣＣ回路２０から出力される。なお、信号ＤＣＡ＿ＣＯＤＥが生成される前のサイクル（１～１２サイクル目）については、入力クロックＩＮ、／ＩＮが補正されずに出力クロックＯＵＴ、／ＯＵＴとなる。入力クロックＩＮの１２サイクル目の間に受け取った信号ＤＣＡ＿ＣＯＤＥに基づいて、入力クロックＩＮのデューティーを補正する。そして、出力クロックＯＵＴの１３サイクル目からは、補正後のクロック信号ＤＣＣ回路２０から出力される。

出力クロックＯＵＴ、／ＯＵＴは、それぞれ入力クロックＤＣＤ＿ＩＮ、／ＤＣＤ＿ＩＮとしてＤＣＤ回路４１にフィードバックされる。ＤＣＤ回路４１は、設定された適切な間隔で、入力クロックＤＣＤ＿ＩＮのパルス幅と、入力クロック／ＤＣＤ＿ＩＮのパルス幅とを計測し、信号ＤＣＤ＿ＣＯＤＥを更新する。演算回路４２は、信号ＤＣＤ＿ＣＯＤＥが更新されると、信号ＤＣＡ＿ＣＯＤＥを更新する。そして、ＤＣＡ回路４３と波形生成回路４４において、更新された信号ＤＣＡ＿ＣＯＤＥに基づいて入力クロックＩＮ、／ＩＮのデューティーが補正され、出力クロックＯＵＴ、／ＯＵＴとしてＤＣＣ回路２０から出力される。

このように、本実施形態によれば、入力クロックＩＮ、／ＩＮのデューティー補正後も、出力クロックＯＵＴ、／ＯＵＴをＤＣＤ回路４１にフィードバックしてモニタを続け、信号ＤＣＤ＿ＣＯＤＥを更新し続ける。これにより、半導体記憶装置２が動作中における温度や電圧の変動により、入力クロックＩＮ、／ＩＮのデューティーに変化が生じた場合にも、これらの変動に追従して、デューティーを適切に補正することができる。また、信号ＤＣＤ＿ＣＯＤＥを検出する際に、ノイズなどの外乱により一時的に誤差が生じる場合にも、継続的に信号ＤＣＤ＿ＣＯＤＥを検出することにより、信号ＤＣＤ＿ＣＯＤＥの検出回数を増加させ、誤差を平均化して影響を低減することができる。さらに、ＤＣＤ回路４１に設けられている遅延要素５２１＿αと、ＤＣＡ回路４３に設けられている遅延要素６１５＿γの特性差分に起因する誤差を解消することができる。
（２－１－１．ＤＣＤ回路の動作）
図１２、図１３Ａ、及び、図１３Ｂは、ＤＣＤ回路の動作の一例を説明するタイミングチャートである。ＤＣＤ回路４１には、入力クロックＤＣＤ＿ＩＮ、／ＤＣＤ＿ＩＮが入力される。信号生成回路５１は、各セットにおいて、入力クロックＤＣＤ＿ＩＮの最初のサイクルの立ち上がりを検出し、この立ち上がりから入力クロックＤＣＤ＿ＩＮの次のサイクルの立ち上がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＬＹをハイレベルに維持する。また、信号生成回路５１は、各セットにおいて、入力クロック／ＤＣＤ＿ＩＮの４サイクル目の立ち上がり（＝入力クロックＤＣＤ＿ＩＮの４サイクル目の立ち下がり）を検出し、この立ち上がりから入力クロック／ＣＬＫ＿ＤＬＹの次のサイクルの立ち上がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＬＹをハイレベルに維持する。

すなわち、信号生成回路５１は、１セット目において、入力クロックＤＣＤ＿ＩＮの１サイクル目の立ち上がりを検出し、この立ち上がりから入力クロックＤＣＤ＿ＩＮの次のサイクルの立ち上がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＬＹをハイレベルに維持する。また、信号生成回路５１は、入力クロック／ＤＣＤ＿ＩＮの４サイクル目の立ち上がり（＝入力クロックＤＣＤ＿ＩＮの４サイクル目の立ち下がり）を検出し、この立ち上がりから入力クロック／ＤＣＤ＿ＩＮの次のサイクルの立ち上がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＬＹをハイレベルに維持する。

さらに、信号生成回路５１は、エッジ検出回路５３のセレクタ５６が切り替えられ、信号ＣＬＫ＿ＤＥＴａとして出力される信号が変更された後、すなわち２セット目に切り替わった後の最初のサイクルである８サイクル目の立ち上がりを検出し、この立ち上がりから入力クロックＤＣＤ＿ＩＮの次のサイクルの立ち上がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＬＹをハイレベルに維持する。また、信号生成回路５１は、２セット目の入力クロック／ＤＣＤ＿ＩＮの４サイクル目、すなわち、入力クロック／ＤＣＤ＿ＩＮの１１サイクル目の立ち上がり（＝入力クロックＤＣＤ＿ＩＮの１１サイクル目の立ち下がり）を検出し、この立ち上がりから入力クロック／ＣＬＫ＿ＤＬＹの次のサイクルの立ち上がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＬＹをハイレベルに維持する。

信号生成回路５１は、各セットにおいて、入力クロックＤＣＤ＿ＩＮの最初のサイクルの立ち下がりを検出し、この立ち下がりから入力クロックＤＣＤ＿ＩＮの次のサイクルの立ち下がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＥＴをハイレベルに維持する。また、信号生成回路５１は、入力クロック／ＤＣＤ＿ＩＮの４サイクル目の立ち下がり（＝入力クロックＤＣＤ＿ＩＮの５サイクル目の立ち上がり）を検出し、この立ち下がりから入力クロック／ＤＣＤ＿ＩＮの次のサイクルの立ち下がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＥＴをハイレベルに維持する。

すなわち、信号生成回路５１は、１セット目において、入力クロックＤＣＤ＿ＩＮの最初のサイクルの立ち下がりを検出し、この立ち下がりから入力クロックＤＣＤ＿ＩＮの次のサイクルの立ち下がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＥＴをハイレベルに維持する。また、信号生成回路５１は、入力クロック／ＤＣＤ＿ＩＮの４サイクル目の立ち下がり（＝入力クロックＤＣＤ＿ＩＮの５サイクル目の立ち上がり）を検出し、この立ち下がりから入力クロック／ＤＣＤ＿ＩＮの次のサイクルの立ち下がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＥＴをハイレベルに維持する。

さらに、信号生成回路５１は、エッジ検出回路５３のセレクタ５６が切り替えられ、信号ＣＬＫ＿ＤＥＴａとして出力される信号が変更された後、すなわち２セット目に切り替わった後の最初のサイクルである入力クロックＤＣＤ＿ＩＮの最初のサイクル（＝８サイクル目）の立ち下がりを検出し、この立ち下がりから入力クロックＤＣＤ＿ＩＮの次のサイクルの立ち下がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＥＴをハイレベルに維持する。また、信号生成回路５１は、２セット目の入力クロック／ＤＣＤ＿ＩＮの４サイクル目である入力クロック／ＤＣＤ＿ＩＮの１１サイクル目の立ち下がり（＝入力クロックＤＣＤ＿ＩＮの１２サイクル目の立ち上がり）を検出し、この立ち下がりから入力クロック／ＤＣＤ＿ＩＮの次のサイクルの立ち下がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＥＴをハイレベルに維持する。

なお、信号生成回路５１は、定められたタイミングの都度、あるいは、デューティーの調整が要求される都度、信号ＣＬＫ＿ＤＬＹ、ＣＬＫ＿ＤＥＴについて、上述の動作を繰り返す。すなわち、信号ＣＬＫ＿ＤＬＹの奇数サイクルにおけるハイレベルの期間は、入力クロックＣＬＫ＿ＩＮの１サイクルと同じ長さであり、偶数サイクルにおけるハイレベルの期間は、入力クロック／ＣＬＫ＿ＩＮの１サイクルと同じ長さである。また、信号ＣＬＫ＿ＤＥＴの奇数サイクルにおけるハイレベルの期間は、入力クロックＣＬＫ＿ＩＮの１サイクルと同じ長さであり、偶数サイクルにおけるハイレベルの期間は、入力クロック／ＣＬＫ＿ＩＮの１サイクルと同じ長さである。

上述のように生成された信号ＣＬＫ＿ＤＬＹと信号ＣＬＫ＿ＤＥＴにおいては、信号ＣＬＫ＿ＤＬＹの奇数サイクルの立ち上がりから、信号ＣＬＫ＿ＤＥＴの立ち上がりまでの期間は、入力クロックＤＣＤ＿ＩＮのパルス幅と同じ期間である。また、信号ＣＬＫ＿ＤＬＹの偶数サイクルの立ち上がりから、信号ＣＬＫ＿ＤＥＴの立ち上がりまでの期間は、入力クロック／ＤＣＤ＿ＩＮのパルス幅と同じ期間である。

遅延素子アレイ回路５２は、信号生成回路５１から受け取った信号ＣＬＫ＿ＤＬＹを信号Ｄ０とし、信号Ｄ０に基づき各遅延素子５２１＿αにおいて信号Ｄαを生成し出力する。すなわち、遅延素子５２１＿αは、信号Ｄ（α―１）が時間Ｔｗだけ遅延された信号を信号Ｄαとして出力する。こうして、αの値が昇順に、時間Ｔｗだけ遅延された信号Ｄ１～Ｄｎが得られる。図１３Ａは、信号Ｄ１～信号Ｄ（ｋ＋１）（ｋはｎ－１以下の自然数）の一部の信号を示している。

エッジ検出回路５３の遅延ライン５３βには、クロック信号ＣＬＫ＿ＤＥＴａが時間｛１．０＋（β－１）／ｍ｝×Ｔｗだけ遅延された信号が、クロック信号ＤＬＫ＿ＤＥＴβとして供給される。

例えば、図６に示すように、エッジ検出回路５３に４本の遅延ライン（ｍ＝４）が設けられている場合、遅延ライン５３１には、クロック信号ＣＬＫ＿ＤＥＴａを時間１．０Ｔｗだけ遅延させた信号（クロック信号ＣＬＫ＿ＤＥＴ１）が供給される。同様に、遅延ライン５３２には、クロック信号ＣＬＫ＿ＤＥＴを時間１．２５Ｔｗだけ遅延させた信号（クロック信号ＣＬＫ＿ＤＥＴ２）が供給され、遅延ライン５３３には、クロック信号ＣＬＫ＿ＤＥＴを時間１．５Ｔｗだけ遅延させた信号（クロック信号ＣＬＫ＿ＤＥＴ３）が供給される。また、遅延ライン５３４には、クロック信号ＣＬＫ＿ＤＥＴを時間１．７５Ｔｗだけ遅延させた信号（クロック信号ＣＬＫ＿ＤＥＴ４）が供給される。

遅延ライン５３βに設けられたフリップフロップ５３β＿αは、クロック信号ＣＬＫ＿ＤＥＴβのハイレベルへの移行に応答して信号Ｄαをラッチし、ラッチされた信号Ｄαを信号Ｆβαとして出力する。

例えば、図１３Ａに示すように、遅延ライン５３１において、クロック信号ＣＬＫ＿ＤＥＴ１がハイレベルに切り替わるタイミングにおいて、信号Ｄ１～Ｄ（ｋ－１）がハイレベルであり、信号Ｄｋ～Ｄｎはローレベルである場合、フリップフロップ５３１＿１～５３１＿（ｋ－１）からは、信号Ｆ１１～Ｆ１（ｋ－１）としてハイレベルの信号が出力され、フリップフロップ５３１＿ｋ～５３１＿ｎからは、信号Ｆ１ｋ～Ｆ１ｎとしてローレベルの信号が出力される。

遅延ライン５３２において、クロック信号ＣＬＫ＿ＤＥＴ２がハイレベルに切り替わるタイミングにおいて、信号Ｄ１～Ｄ（ｋ－１）がハイレベルであり、信号Ｄｋ～Ｄｎはローレベルである場合、フリップフロップ５３２＿１～５３２＿（ｋ－１）からは、信号Ｆ２１～Ｆ２（ｋ－１）としてハイレベルの信号が出力される。フリップフロップ５３２＿ｋ～５３２＿ｎからは、信号Ｆ２ｋ～Ｆ２ｎとしてローレベルの信号が出力される。

遅延ライン５３３において、クロック信号ＣＬＫ＿ＤＥＴ３がハイレベルに切り替わるタイミングにおいて、信号Ｄ１～Ｄ（ｋ－１）がハイレベルであり、信号Ｄｋ～Ｄｎはローレベルである場合、図には示されていないが、フリップフロップ５３３＿１～５３３＿（ｋ－１）からは、信号Ｆ３１～Ｆ３（ｋ－１）としてハイレベルの信号が出力される。フリップフロップ５３３＿ｋ～５３３＿ｎからは、信号Ｆ３ｋ～Ｆ３ｎとしてローレベルの信号が出力される。

遅延ライン５３４において、クロック信号ＣＬＫ＿ＤＥＴ４がハイレベルに切り替わるタイミングにおいて、信号Ｄ１～Ｄｋがハイレベルであり、信号Ｄ（ｋ＋１）～Ｄｎはローレベルである場合、フリップフロップ５３４３＿１～５３４＿ｋからは、信号Ｆ４１～Ｆ４ｋとしてハイレベルの信号が出力される。フリップフロップ５３４＿（ｋ＋１）～５３４＿ｎからは、図には示されていないが、信号Ｆ４（ｋ＋１）～Ｆ４ｎとしてローレベルの信号が出力される。

遅延ライン５３βから出力される信号Ｆβαは、信号ＤＣＤ＿ＣＯＤＥとして出力される。

ここで、図１３Ｂに示すように、１セット目におけるクロック信号ＣＬＫ＿ＤＥＴａ（クロック信号ＣＬＫ＿ＤＥＴａ１）に対し、２セット目におけるクロック信号ＣＬＫ＿ＤＥＴａ（＝クロック信号ＣＬＫ＿ＤＥＴａ２）は、｛１／（ｍ×ｓ）｝×Ｔｗだけ遅延されている。従って、１セット目におけるクロック信号ＤＬＫ＿ＤＥＴβより、２セット目におけるクロック信号ＤＬＫ＿ＤＥＴβは、｛１／（ｍ×ｓ）｝×Ｔｗだけ遅延されている。例えば、ｎ＝８、ｋ＝５の場合、１セット目のクロック信号ＣＬＫ＿ＤＥＴａ（クロック信号ＣＬＫ＿ＤＥＴａ１）では、図１３Ａに示すタイミングチャートに従って得られる信号Ｆβαは、以下のようになる。すなわち、信号Ｆ１ｎ～信号Ｆ１１は"００００１１１１"、信号Ｆ２ｎ～信号２１は"００００１１１１"、信号Ｆ３ｎ～信号Ｆ３１は"００００１１１１"、信号Ｆ４ｎ～信号Ｆ４１の"０００１１１１１"の８ビット×４＝３２ビットの信号が得られる。エッジ検出回路５３は、信号Ｆβαを順に並べて３２ビット（＝ｎ×ｍビット）の信号ＤＣＤ＿ＣＯＤＥを生成し、出力する。例えば、上述の場合、信号ＤＣＤ＿ＣＯＤＥは、"００００１１１１００００１１１１００００１１１１０００１１１１１"となる。

２セット目のクロック信号ＣＬＫ＿ＤＥＴａ（クロック信号ＣＬＫ＿ＤＥＴａ２）では、図１３Ａに示すタイミングチャートに従って得られる信号Ｆβαは、以下のようになる。すなわち、信号Ｆ１ｎ～信号Ｆ１１は"００００１１１１"、信号Ｆ２ｎ～信号２１は"００００１１１１"、信号Ｆ３ｎ～信号Ｆ３１は"０００１１１１１"、信号Ｆ４ｎ～信号Ｆ４１の"０００１１１１１"の８ビット×４＝３２ビットの信号が得られる。つまり、１セット目に対して２セット目はクロック信号ＣＬＫ＿ＤＥＴａが｛１／（ｍ×ｓ）｝×Ｔｗだけ遅延されているため、信号Ｆ３４が"０"から"１"に変化している。エッジ検出回路５３は、信号Ｆβαを順に並べて３２ビット（＝ｎ×ｍビット）の信号ＤＣＤ＿ＣＯＤＥを生成し、出力する。例えば、上述の場合、信号ＤＣＤ＿ＣＯＤＥは、"００００１１１１００００１１１１０００１１１１１０００１１１１１"となる。
（２－１－２．演算回路の動作）
演算回路４２は、各セットにおけるクロック信号ＣＬＫ＿ＤＥＴの最初のサイクルにおいて、ＤＣＤ回路４１から受け取った信号ＤＣＤ＿ＣＯＤＥのハイレベルのビット数（ｉδ）を計数する。例えば、１セット目における信号ＤＣＤ＿ＣＯＤＥが"００００１１１１００００１１１１００００１１１１０００１１１１１"の場合、ハイレベルのビット数は「ｉ１＝１７」と計数される。また、２セット目における信号ＤＣＤ＿ＣＯＤＥが"００００１１１１００００１１１１０００１１１１１０００１１１１１"の場合、ハイレベルのビット数は「ｉ２＝１８」と計数される。

演算回路４２は、各セットにおけるクロック信号ＣＬＫ＿ＤＥＴの次のサイクルにおいて、ＤＣＤ回路４１から受け取った信号ＤＣＤ＿ＣＯＤＥのハイレベルのビット数（ｊδ）を計数する。例えば、１セット目の信号ＤＣＤ＿ＣＯＤＥが"０１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１"の場合、ハイレベルのビット数は「ｊ１＝３１」と計数される。また、２セット目における信号ＤＣＤ＿ＣＯＤＥが"０１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１"の場合、ハイレベルのビット数は「ｊ２＝３１」と計数される。

数ｉは、入力クロックＩＮのパルス幅（ハイレベルの期間）を表現する。具体的には、各セットの数ｉｋの平均値をｍで除した値と遅延時間Ｔｗとの積が、入力クロックＩＮのハイレベルの幅を表現する。例えば、ｓ＝２、ｍ＝４、ｉ１＝１７、ｉ２＝１８の場合、入力クロックＩＮのハイレベルの幅は、｛（１７＋１８）／２｝／４×Ｔｗ＝４．３７５Ｔｗとなる。

数ｊは、入力クロック／ＩＮのパルス幅（ハイレベルの期間）を表現する。具体的には、各セットの数ｊｋの平均値をｍで除した値と遅延時間Ｔｗとの積が、入力クロック／ＩＮのハイレベルの幅を表現する。入力クロック／ＩＮのハイレベルの幅は、入力クロックＩＮのローレベルの幅と等しい。ゆえに、数ｊは、入力クロックＩＮのローレベルの幅を表現する。例えば、ｓ＝２、ｍ＝４、ｊ１＝３１、ｊ２＝３１の場合、入力クロックＩＮのローレベルの幅は、｛（３１＋３１）／２｝／４×Ｔｗ＝７．７５Ｔｗとなる。

図１４は、演算回路の動作を説明するフローチャートである。まず、演算回路４２は、数ｉ、数ｊの計算に用いる各種変数を初期設定する（Ｓ１）。具体的には、クロック信号ＣＬＫ＿ＤＥＴのサイクル数をあらわす変数ｋに１をセットし、数ｉｋの積算値を格納する変数ｉｓｕｍに０をセットし、数ｊｋの積算値を格納する変数ｊｓｕｍに０をセットする。演算回路４２は、クロック信号ＣＬＫ＿ＤＥＴの最初のサイクルにおいて、信号ＤＣＤ＿ＣＯＤＥのハイレベルのビット数を計数し、計数結果である数ｉｋを取得する。（Ｓ２）。演算回路４２は、数ｉｋの積算値ｉｓｕｍにＳ２で取得した数ｉｋを足し合わせ、サイクル数ｋを１つインクリメントした後（Ｓ３）、クロック信号ＣＬＫ＿ＤＥＴの次のサイクルにおいて、信号ＤＣＤ＿ＣＯＤＥのハイレベルのビット数を計数し、計数結果である数ｊｋを取得する（Ｓ４）。演算回路４２は、数ｊｋの積算値ｊｓｕｍにＳ４で取得した数ｊｋを足し合わせ、サイクル数ｋを１つインクリメントした後（Ｓ５）、入力クロックＤＣＤ＿ＩＮのパルス幅、及び、入力クロック／ＤＣＤ＿ＩＮのパルス幅について、予定されたセット数を取得完了したか否かを判定する（Ｓ６）。具体的には、次に取得予定のクロック信号ＣＬＫ＿ＤＥＴのサイクル数ｋを２で割った数が、設定されたセット数（ｓ）より大きいか否かを判定する。

サイクル数ｋを２で割った数が、設定されたセット数（ｓ）以下である場合（Ｓ６、Ｎｏ）、Ｓ２に戻ってＳ２からＳ５の手順を繰り返し、次のセットにおける２サイクル分のデータ（信号ＤＣＤ＿ＣＯＤＥのハイレベルのビット数である数ｉ、及び、数ｊ）を取得する。

一方、サイクル数ｋを２で割った数が、設定されたセット数（ｓ）より大きい場合（Ｓ６、Ｙｅｓ）、数ｉの積算値ｉｓｕｍと数ｊの積算値ｊｓｕｍとをそれぞれセット数ｓで割り、数ｉｋの平均値である数ｉと数ｊｋの平均値である数ｊとを算出する（Ｓ７）。演算回路４２は、Ｓ７で取得した数ｉと数ｊとを用い、Δ＝（ｉ－ｊ）／２を算出する（Ｓ８）。図１５は、ＤＣＣ回路の入力クロックと出力クロックの一例を示す波形図である。上述されるとともに、図１５に示すように、数ｉは入力クロックＩＮのハイレベルの期間を示し、数ｊは、入力クロックＩＮのローレベルの期間を示す。よって、差ｉ－ｊは、入力クロックＩＮのハイレベルの期間と、ローレベルの期間との差である。そして、Δは、入力クロックＩＮの周期ＣＩＮと同じ周期ＣＩＮを有するとともに５０％のデューティー比を有する目的の出力クロックＯＵＴにおけるハイレベル（またはローレベル）の期間ＴＯＵＴＨと、入力クロックＩＮのハイレベルの期間ＣＩＮＨ（またはローレベルの期間ＣＩＮＬ）との差に等しい。なお、図１５は、ｉとｊとが異なる例を示す。

図１４に戻り、演算回路４２は、Δが０であるか否かを判定する（Ｓ９）。Δが０である場合（Ｓ９、Ｙｅｓ）、演算回路４２は、信号ＤＣＡ＿ＣＯＤＥを変更せずにそのまま出力する（Ｓ１０）。信号ＤＣＡ＿ＣＯＤＥは、コード信号ＤＮ＿Ｆ、ＤＮ＿Ｃ、及び、コード信号ＵＰ＿Ｆ、ＵＰ＿Ｃから構成される。コード信号ＤＮ＿Ｆ、ＤＮ＿Ｃは、入力クロックＩＮの立ち下がりの遅延量を設定する信号であり、コード信号ＵＰ＿Ｆ、ＵＰ＿Ｃは、入力クロックＩＮの立ち上がりの遅延量を設定する信号である。コード信号ＤＮ＿Ｆは、（ｍ×ｓ＋１）ビットの信号であり、入力クロックＩＮの立ち下がりを１．０Ｔｗ時間以下の分解能（具体的には、｛１．０／（ｍ×ｓ）｝Ｔｗ時間単位）で遅延を指示する。コード信号ＤＮ＿Ｃは、ｌビットの信号であり、入力クロックＩＮの立ち下がりを、１．０Ｔｗ時間単位で遅延を指示する。コード信号ＵＰ＿Ｆは、（ｍ×ｓ＋１）ビットの信号であり、入力クロックＩＮの立ち上がりを１．０Ｔｗ時間以下の分解能（具体的には、｛１．０／（ｍ×ｓ）｝Ｔｗ時間単位）で遅延を指示する。コード信ＵＰ＿Ｃは、ｌビットの信号であり、入力クロックＩＮの立ち上がりを、１．０Ｔｗ時間単位で遅延を指示する。コード信号ＤＮ＿Ｆ、ＤＮ＿Ｃ、及び、コード信号ＵＰ＿Ｆ、ＵＰ＿Ｃは、デフォルトの状態において、全ビット"０"（ＦＩＮＥ遅延回路６１１における最小遅延時間Ｔｆだけ遅延を指示する設定）になされている。

本実施形態では、ＤＣＣ回路２０において、信号ＤＣＤ＿ＩＮ（＝出力クロックＯＵＴ）の遅延量調整が、繰り返し行われる。２回目以降の遅延量調整において、すでに信号ＤＣＡ＿ＣＯＤＥになんらかの遅延量が設定されている場合（コード信号ＤＮ＿Ｆ、ＤＮ＿Ｃ、及び、コード信号ＵＰ＿Ｆ、ＵＰ＿Ｃのいずれかのコード信号において、１つ以上のビットに"１"が設定されている場合）、Ｓ１０において、演算回路４２は、信号ＤＣＡ＿ＣＯＤＥをデフォルト状態に戻すことなく、そのままの信号ＤＣＡ＿ＣＯＤＥを出力する。

一方、Δが０でない場合（Ｓ９、Ｎｏ）、演算回路４２は、Δが正の数（Δ＞０）か否かを判断する（Ｓ１１）。Δが正の数である場合（Ｓ１１、Ｙｅｓ）、演算回路４２は、コード信号ＤＮ＿Ｆ、ＤＮ＿Ｃを、Δに基づく値に変更する（Ｓ１２）。具体的には、コード信号ＤＮ＿Ｆ、ＤＮ＿Ｃは、Δにより表される期間だけ入力クロックＩＮの立ち上がりを遅延させることを指示する値が設定される。そして、演算回路４２は、変更されたコード信号ＤＮ＿Ｆ、ＤＮ＿Ｃと、無変更のコード信号ＵＰ＿Ｆ、ＵＰ＿Ｃとからなる信号ＤＣＡ＿ＣＯＤＥを出力する。

Δが正の数でない（Δ＜０）場合（Ｓ１１、Ｎｏ）、演算回路４２は、コード信号ＵＰ＿Ｆ、ＵＰ＿Ｃを、Δに基づく値に変更する（Ｓ１３）。具体的には、コード信号ＵＰ＿Ｆ、ＵＰ＿Ｃは、Δにより表される期間だけ入力クロックＩＮの立ち下がりを遅延させることを指示する値が設定される。そして、演算回路４２は、変更されたコード信号ＵＰ＿Ｆ、ＵＰ＿Ｃと、無変更のコード信号ＤＮ＿Ｆ、ＤＮ＿Ｃとからなる信号ＤＣＡ＿ＣＯＤＥを出力する。

なお、図１４には記載していないが、２回目以降の遅延量調整においては、Δ＞０の場合にすでにＵＰ＿Ｆ、ＵＰ＿Ｃに何らかの遅延が設定されている場合には、ＵＰ＿Ｆ，ＵＰ＿Ｃの値を減らす調整を実施することもありえる。

図１６は、コード信号ＤＮ＿Ｆの値の例を示す。また、図１７は、コード信号ＤＮ＿Ｃの値の例を示す。なお、図１６は、ｓ＝２、ｍ＝４の場合の例に関し、図１７は、ｌが７の場合の例に関する。図１６に示すように、コード信号ＤＮ＿Ｆは、４桁のビットで構成される。コード信号ＤＮ＿Ｆの各ビットの値は、当該コード信号の値を十進数で表した値ｕをＦＩＮＥ遅延回路６１１における単位遅延時間（ｓ＝２、ｍ＝４の場合、０．１２５Ｔｗ）に乗じた時間（ｕ×Ｔｗ）が、遅延ブロック回路６１のＦＩＮＥ遅延回路６１１に入力される入力クロックＩＮの立ち上がりを遅延させることを指示する。

例えば、コード信号ＤＮ＿Ｆの値"００００"は、遅延ブロック回路６１のＦＩＮＥ遅延回路６１１に入力される、入力クロックＩＮの立ち上がりを、最小遅延時間Ｔｆに対して０．０００Ｔｗだけ遅延させることを指示する値である。また、コード信号ＤＮ＿Ｆの値"０００１"は、遅延ブロック回路６１のＦＩＮＥ遅延回路６１１において入力クロックＩＮの立ち上がりを、最小遅延時間Ｔｆに対して０．１２５Ｔｗだけ遅延させることを指示する値である。同様に、コード信号ＤＮ＿Ｆの値"００１０""００１１""０１００"は、それぞれ、遅延ブロック回路６１のＦＩＮＥ遅延回路６１１に入力される入力クロックＩＮの立ち上がりを、最小遅延時間Ｔｆに対して０．２５０Ｔｗ、０．３７５Ｔｗ、０．５００Ｔｗだけ遅延させることを指示する値である。更に、コード信号ＤＮ＿Ｆの値"０１０１""０１１０""０１１１""１０００"は、それぞれ、遅延ブロック回路６１のＦＩＮＥ遅延回路６１１に入力される入力クロックＩＮの立ち上がりを、最小遅延時間Ｔｆに対して０．６２５Ｔｗ、０．７５０Ｔｗ、０．８７５Ｔｗ、１．０００Ｔｗだけ遅延させることを指示する値である。

図１７に示すように、コード信号ＤＮ＿Ｃは、３桁のビットで構成される。コード信号ＤＮ＿Ｃの各ビットの値は、当該コード信号の値を十進数で表した値ｖをＣＯＵＲＳＥ遅延回路６１２における単位遅延時間（＝１Ｔｗ）に乗じた時間（ｖ×Ｔｗ）、ＣＯＲＳＥ遅延回路６１２に入力されるクロック信号（クロックＦＯＵＴＢ＿ＥＶＮ、及び、クロックＦＯＵＴＢ＿ＯＤＤ）の立ち上がりを遅延させることを指示する。

例えば、コード信号ＤＮ＿Ｃの値"０００"は、遅延ブロック回路６１のＣＯＵＲＳＥ遅延回路６１２に入力されるクロック信号の立ち上がりを、０Ｔｗだけ遅延させることを指示する値である。また、コード信号ＤＮ＿Ｃの値"００１"は、遅延ブロック回路６１のＣＯＵＲＳＥ遅延回路６１２に入力されるクロック信号の立ち上がりを、１Ｔｗだけ遅延させることを指示する値である。同様に、コード信号ＤＮ＿Ｃの値"０１０""０１１""１００""１０１""１１０""１１１"は、それぞれ、遅延ブロック回路６１のＣＯＵＲＳＥ遅延回路６１２に入力されるクロック信号の立ち上がりを、２Ｔｗ、３Ｔｗ、４Ｔｗ、５Ｔｗ、６Ｔｗ、７Ｔｗだけ遅延させることを指示する値である。

コード信号ＵＰ＿Ｆは、コード信号ＤＮ＿Ｆと同じ桁数のビットで構成される。コード信号ＵＰ＿Ｆの各ビットの値は、当該コード信号の値を十進数で表した値ｕを遅延ブロック回路６２のＦＩＮＥ遅延回路における単位遅延時間（ｓ＝２、ｍ＝４の場合、０．１２５Ｔｗ）に乗じた時間（ｕ×Ｔｗ）が、遅延ブロック回路６２のＦＩＮＥ遅延回路に入力される、入力クロック／ＩＮの立ち上がりを遅延させることを指示する。

例えば、コード信号ＵＰ＿Ｆの値"００００"は、遅延ブロック回路６２のＦＩＮＥ遅延回路に入力される、入力クロック／ＩＮの立ち上がりを、最小遅延時間Ｔｆに対して０．０００Ｔｗだけ遅延させることを指示する値である。また、コード信号ＵＰ＿Ｆの値"０００１"は、遅延ブロック回路６２のＦＩＮＥ遅延回路において、入力クロック／ＩＮの立ち上がりを、最小遅延時間Ｔｆに対して０．１２５Ｔｗだけ遅延させることを指示する値である。同様に、コード信号ＵＰ＿Ｆの値"００１０""００１１""０１００"は、それぞれ、遅延ブロック回路６２のＦＩＮＥ遅延回路に入力される入力クロック／ＩＮの立ち上がりを、最小遅延時間Ｔｆに対して０．２５０Ｔｗ、０．３７５Ｔｗ、０．５００Ｔｗだけ遅延させることを指示する値である。更に、コード信号ＵＰ＿Ｆの値"０１０１""０１１０""０１１１""１０００"は、それぞれ、遅延ブロック回路６２のＦＩＮＥ遅延回路に入力される入力クロックＩＮの立ち上がりを、最小遅延時間Ｔｆに対して０．６２５Ｔｗ、０．７５０Ｔｗ、０．８７５Ｔｗ、１．０００Ｔｗだけ遅延させることを指示する値である。

コード信号ＵＰ＿Ｃは、コード信号ＤＮ＿Ｃと同じ桁数のビットで構成される。コード信号ＵＰ＿Ｃの各ビットの値は、当該コード信号の値を十進数で表した値ｖをＣＯＵＲＳＥ遅延回路における単位遅延時間（＝１Ｔｗ）に乗じた時間（ｖ×Ｔｗ）、ＣＯＲＳＥ遅延回路に入力されるクロック信号（クロックＦＯＵＴＢ＿ＥＶＮ、及び、クロックＦＯＵＴＢ＿ＯＤＤ）の立ち上がりを遅延させることを指示する。すなわち、コード信号ＵＰ＿Ｃの値"０００""００１""０１０""０１１""１００""１０１""１１０""１１１"は、それぞれ、遅延ブロック回路６２のＣＯＵＲＳＥ遅延回路に入力されるクロック信号の立ち上がりを、０Ｔｗ、１Ｔｗ、２Ｔｗ、３Ｔｗ、４Ｔｗ、５Ｔｗ、６Ｔｗ、７Ｔｗだけ遅延させることを指示する値である。

ここで、Δから信号ＤＣＡ＿ＣＯＤＥを設定する方法について説明する。まず、Δにｓを乗じた値の絶対値を、（ｍ×ｓ）で除して、商（ｑ）と余り（ｒ）を算出する。そして、Δ＞０の場合、値ｑからコード信号ＵＰ＿Ｃを設定し、値ｒからコード信号ＵＰ＿Ｆを設定する。また、Δ＜０の場合、値ｑからコード信号ＤＮ＿Ｃを設定し、値ｒからコード信号ＤＮ＿Ｆを設定する。例えば、ｓ＝２、ｍ＝４、Δ＝７．５の場合、Δ×ｓ＝１５、１５／（４×２）＝１余り７であるので、コード信号ＵＰ＿Ｃは十進数の"１"を示すバイナリコードの"００１"と設定され、コード信号ＵＰ＿Ｆは十進数の"７"を示すバイナリコードの"０１１１"と設定される。また、例えば、ｍ＝４、Δ＝－９の場合、｜（－９）×２｜＝１８、１８／（４×２）＝２余り２であるので、コード信号ＤＮ＿Ｃは十進数の"２"を示すバイナリコードの"０１０"と設定され、コード信号ＤＮ＿Ｆは、十進数の"２"を示すバイナリコードの"００１０"と設定される。

なお、ｉ、ｊの値は０．１２５Ｔｗの分解能を持つので、Δ＝（ｉ－ｊ）／２ で計算されるΔは０．０６２５Ｔｗの分解能となりえる。その場合は、ＤＮ＿Ｆ、ＵＰ＿Ｆのビットを増やし、２×（ｍ×ｓ）＋１通りの組み合わせを実現できるようにFINE遅延回路を作ることで、０．０６２５Ｔｗの分解能での調整が可能となる。
（２－１－３．ＤＣＡ回路の動作）
演算回路４２から出力された信号ＤＣＡ＿ＣＯＤＥを受け取り、ＤＣＡ回路４３は、コード信号ＤＮ＿ＦＤ、ＤＮ＿ＣＤ、及び、コード信号ＵＰ＿ＦＤ、ＵＰ＿ＣＤを生成する。具体的には、遅延ブロック回路６１は、コード信号ＤＮ＿Ｆ、ＤＮ＿Ｃを受け取り、コード信号ＤＮ＿ＦＤ、ＤＮ＿ＣＤを設定する。また、遅延ブロック回路６２は、コード信号ＵＰ＿Ｆ、ＵＰ＿Ｃを受け取り、ＵＰ＿ＦＤ、ＵＰ＿ＣＤを設定する。まず、遅延ブロック回路６１におけるコード設定について説明する。

コード制御回路６１３におけるコード信号ＤＮ＿ＦＤの設定について、図１８を用いて説明する。図１８は、コード信号ＤＮ＿ＦＤの値の例を示す。なお、図１８は、ｓ＝２、ｍ＝４の場合の例に関する。図１８に示すように、コード信号ＤＮ＿ＦＤは、８桁のビットで構成される。また、コード信号ＤＮ＿ＦＤは、温度計コードで表される。コード信号ＤＮ＿Ｃが偶数（０、２、４、…）の場合、コード信号ＤＮ＿ＦＤは、コード信号ＤＮ＿Ｆの値に応じて、次のように設定される。すなわち、コード信号ＤＮ＿Ｆが"００００"の場合、コード信号ＤＮ＿ＦＤは、"００００００００"と設定される。また、コード信号ＤＮ＿Ｆが"０００１"の場合、コード信号ＤＮ＿ＦＤは、"０００００００１"と設定される。同様に、コード信号ＤＮ＿Ｆが"００１０""００１１""０１００""０１０１""０１１０""０１１１""１０００"の場合、コード信号ＤＮ＿ＦＤは、"００００００１１""０００００１１１""００００１１１１""０００１１１１１""００１１１１１１""０１１１１１１１""１１１１１１１１"と設定される。

一方、コード信号ＤＮ＿Ｃが奇数（１、３、５、…）の場合、コード信号ＤＮ＿ＦＤは、コード信号ＤＮ＿Ｆの値に応じて、次のように設定される。すなわち、コード信号ＤＮ＿Ｆが"００００"の場合、コード信号ＤＮ＿ＦＤは、"１１１１１１１１"と設定される。また、コード信号ＤＮ＿Ｆが"０００１"の場合、コード信号ＤＮ＿ＦＤは、"０１１１１１１１"と設定される。同様に、コード信号ＤＮ＿Ｆが"００１０""００１１""０１００""０１０１""０１１０""０１１１""１０００"の場合、コード信号ＤＮ＿ＦＤは、"００１１１１１１""０００１１１１１""００００１１１１""０００００１１１""００００００１１""０００００００１""００００００００"と設定される。

次に、ＣＯＵＲＳＥ遅延回路６１２のコード変換回路６１６におけるコード信号ＤＮ＿ＣＤの設定について、図１９を用いて説明する。図１９は、コード信号ＤＮ＿ＣＤの値の例を示す。なお、図１９は、ｌが７の場合の例に関する。図１９に示すように、コード信号ＤＮ＿ＣＤは、７桁のビットで構成される。コード信号ＤＮ＿ＣＤは、バイナリコードであるコード信号ＤＮ＿Ｃが表す十進数の値を、温度計コードに変換した値が設定される。すなわち、コード信号ＤＮ＿Ｃが"０００"の場合、コード信号ＤＮ＿ＣＤは"０００００００"と設定される。また、コード信号ＤＮ＿Ｃが"００１"の場合、コード信号ＤＮ＿ＣＤは"００００００１"と設定される。同様に、コード信号ＤＮ＿Ｃが"０１０""０１１""１００""１０１""１１０""１１１"の場合、コード信号ＤＮ＿ＣＤは"０００００１１""００００１１１""０００１１１１""００１１１１１""０１１１１１１""１１１１１１１"と設定される。

遅延ブロック回路６２は、遅延ブロック回路６１と同様に、コード信号ＵＰ＿Ｆ、ＵＰ＿Ｃを受け取り、ＵＰ＿ＦＤ、ＵＰ＿ＣＤを設定する。すなわち、上述の説明において、コード信号ＤＣ＿Ｆ、ＤＮ＿Ｃ、ＤＮ＿ＦＤ、ＤＮ＿ＣＤを、それぞれ、コード信号ＵＰ＿Ｆ、ＵＰ＿Ｃ、ＵＰ＿ＦＤ、ＵＰ＿ＣＤと読み替えることにより、遅延ブロック回路６２においてコード信号ＵＰ＿ＦＤ、ＵＰ＿ＣＤが設定される。

次に、ＦＩＮＥ遅延回路６１１における動作を説明する。まず、ＦＩＮＥ遅延回路６１１ｅにおける動作を説明する。図２０は、ＦＩＮＥ遅延回路における動作を説明するタイミングチャートである。なお、図２０は、ｓ＝２、ｍ＝４の場合に関する。ＦＩＮＥ遅延回路６１１ｅには、入力端子ＣＫＩＮ＿Ａに入力クロックＩＮの論理が反転された信号（クロックＩＮＢ）が入力され、入力端子ＣＫＩＮ＿ＢにクロックＩＮＢが１．０Ｔｗ時間遅延された信号（クロックＩＮＢ１）が入力される。また、ＦＩＮＥ遅延回路６１１ｅは、入力端子ＦＩ＿Ｔに、コード信号ＤＮ＿ＦＤが入力される。さらに、入力端子ＦＩ＿Ｂに、コード信号ＤＮ＿ＦＤが論理反転された信号であるコード信号ＤＮ＿ＦＤＢが入力される。

入力端子ＦＩ＿Ｔ１には、コード信号ＤＮ＿ＦＤの１ビット目の値が入力される。また、入力端子ＦＩ＿Ｔ２には、コード信号ＤＮ＿ＦＤの２ビット目の値が入力される。同様に、入力端子ＦＩ＿Ｔ３、ＦＩ＿Ｔ４、ＦＩ＿Ｔ５、ＦＩ＿Ｔ６、ＦＩ＿Ｔ７、ＦＩ＿Ｔ８には、コード信号ＤＮ＿ＦＤの３ビット目、４ビット目、５ビット目、６ビット目、７ビット目、８ビット目の値がそれぞれ入力される。

入力端子ＦＩ＿Ｂ１には、コード信号ＤＮ＿ＦＤＢの１ビット目の値が入力される。また、入力端子ＦＩ＿Ｂ２には、コード信号ＤＮ＿ＦＤＢの２ビット目の値が入力される。同様に、入力端子ＦＩ＿Ｂ３、ＦＩ＿Ｂ４、ＦＩ＿Ｂ５、ＦＩ＿Ｂ６、ＦＩ＿Ｂ７、ＦＩ＿Ｂ８には、コード信号ＤＮ＿ＦＤＢの３ビット目、４ビット目、５ビット目、６ビット目、７ビット目、８ビット目の値がそれぞれ入力される。

例えば、コード信号ＤＮ＿ＦＤの値が"０００００１１１"である場合、入力端子ＦＩ＿Ｔ１、ＦＩ＿Ｔ２、ＦＩ＿Ｔ３、ＦＩ＿Ｔ４、ＦＩ＿Ｔ５、ＦＩ＿Ｔ６、ＦＩ＿Ｔ７、ＦＩ＿Ｔ８には、それぞれ、"１""１""１""０""０""０""０""０"が入力される。また、コード信号ＤＮ＿ＦＤの値が"０００００１１１"である場合、コード信号ＤＮ＿ＦＤＢの値は"１１１１１０００"である。従って、入力端子ＦＩ＿Ｂ１、ＦＩ＿Ｂ２、ＦＩ＿Ｂ３、ＦＩ＿Ｂ４、ＦＩ＿Ｂ５、ＦＩ＿Ｂ６、ＦＩ＿Ｂ７、ＦＩ＿Ｂ８には、それぞれ、"０""０""０""１""１""１""１""１"が入力される。

クロックＩＮＢがハイレベルの期間、インバータ回路６１４ａの第１ＮＭＯＳトランジスタと、インバータ回路６１４ｂの第２ＮＭＯＳトランジスタがオン状態となる。また、クロックＩＮＢ１がハイレベルの期間、インバータ回路６１４ａの第２ＮＭＯＳトランジスタと、インバータ回路６１４ｂの第１ＮＭＯＳトランジスタがオン状態となる。従って、クロックＩＮＢとクロックＩＮＢ１とが共にハイレベルの期間、インバータ回路６１４ａのＮサイドスイッチ７２とインバータ回路６１４ｂのＮサイドスイッチ７２とがオンになるので、信号ＰＩ＿ＣＬＫＢ（インバータ回路６１４ａからの出力信号と、インバータ回路６１４ｂからの出力信号がマージされた信号）は、ローレベルとなる。

時刻ｔ１において、クロックＩＮＢがローレベルに切り替わると、インバータ回路６１４ａの第１ＮＭＯＳトランジスタと、インバータ回路６１４ｂの第２ＮＭＯＳトランジスタがオフ状態となる。すなわち、インバータ回路６１４ａのＮサイドスイッチ７２と、インバータ回路６１４ｂのＮサイドスイッチ７４が、オフに切り替わる。また、インバータ回路６１４ａの４個のＰサイドスイッチ７１＿βのそれぞれに設けられた第２ＰＭＯＳトランジスタがオン状態になる。

ここで、インバータ回路６１４ａの８個のＰサイドスイッチ７１＿βのそれぞれに設けられた第１ＰＭＯＳトランジスタは、ゲートにローレベルの信号（"０"）が入力されるとオン状態となる。従って、コード信号ＤＮ＿ＦＤにおいて、値が"０"であるビット数と同じ数だけ、第１ＰＭＯＳトランジスタはオン状態となる。例えば、コード信号ＤＮ＿ＦＤの値が"０００００１１１"である場合、入力端子ＦＩ＿Ｔ１、ＦＩ＿Ｔ２、ＦＩ＿Ｔ３には"１"が入力されるので、これらの端子がゲートに接続されている第１ＰＭＯＳトランジスタはオフ状態となる。一方、入力端子ＦＩ＿Ｔ４、ＦＩ＿Ｔ５、ＦＩ＿Ｔ６、ＦＩ＿Ｔ７、ＦＩ＿Ｔ８には"０"が入力されるので、この端子がゲートに接続されている第１ＰＭＯＳトランジスタはオン状態となる。

従って、時刻ｔ１において、４個のＰサイドスイッチ７１＿βのうち、コード信号ＤＮ＿ＦＤにおける値が"０"のビット数と同数のスイッチがオンになり、オンになされたスイッチの個数に応じて、インバータ回路６１４ａの出力端子ＣＫＯＵＴ＿Ｔに出力される信号のレベルが上昇する。すなわち、オンになされたＰサイドスイッチ７１＿βの数が多いほど、インバータ回路６１４ａの出力端子ＣＫＯＵＴ＿Ｔに出力される信号の立ち上がりの傾きが大きくなる。

時刻ｔ１からＴｗ時間経過後の時刻ｔ２において、クロックＩＮＢ１がローレベルに切り替わると、インバータ回路６１４ａの第２ＮＭＯＳトランジスタと、インバータ回路６１４ｂの第１ＮＭＯＳトランジスタがオフ状態となる。また、インバータ回路６１４ｂの４個のＰサイドスイッチ７３＿βのそれぞれに設けられた第２ＰＭＯＳトランジスタがオン状態になる。

インバータ回路６１４ｂの８個のＰサイドスイッチ７３＿βのそれぞれに設けられた第１ＭＯＳトランジスタは、ゲートにローレベルの信号（"０"）が入力されるとオン状態となる。従って、コード信号ＤＮ＿ＦＤＢにおいて値が"０"であるビット数と同じ数だけ、第１ＰＭＯＳトランジスタはオン状態となる。例えば、コード信号ＤＮ＿ＦＤＢが"１１１１１０００"である場合、入力端子ＦＩ＿Ｂ１、ＦＩ＿Ｂ２、ＦＩ＿Ｂ３には"０"が入力されるので、この端子がゲートに接続されている第１ＰＭＯＳトランジスタはオン状態となる。一方、入力端子ＦＩ＿Ｂ４～ＦＩ＿Ｂ８には"１"が入力されるので、これらの端子がゲートに接続されている第１ＰＭＯＳトランジスタはオフ状態となる。

従って、時刻ｔ２において、８個のＰサイドスイッチ７３＿βのうち、コード信号ＤＮ＿ＦＤＢにおける値が"０"のビット数と同数のスイッチがオンになり、オンになされたスイッチの個数に応じて、インバータ回路６１４ｂの出力端子ＣＫＯＵＴ＿Ｂに出力される信号のレベルが上昇する。すなわち、オンになされたＰサイドスイッチ７３＿βの数が多いほど、インバータ回路６１４ｂの出力端子ＣＫＯＵＴ＿Ｂに出力される信号の立ち上がりの傾きが大きくなる。

すなわち、インバータ回路６１４ａからの出力信号とインバータ回路６１４ｂからの出力信号がマージされた信号ＰＩ＿ＣＬＫＢは、コード信号ＤＮ＿ＦＤ、ＤＮ＿ＦＤＢの値に応じて立ち上がり時間が異なる。

クロックＩＮＢは、時刻ｔ３においてハイレベルに切り替わる。ここで、時刻ｔ２から時刻ｔ３までの期間は、入力クロックＩＮのハイレベルの期間ＣＩＮＨと等しい。続いて、時刻ｔ３からＴｗ時間経過後の時刻ｔ４において、クロックＩＮＢ１がハイレベルに切り替わる。クロックＩＮＢ、ＩＮＢ１が共にハイレベルに切り替わると、インバータ回路６１４ａのＮサイドスイッチ７２と、インバータ回路６１４ｂのＮサイドスイッチ７４とがオン状態になり、信号ＰＩ＿ＣＬＫＢはローレベルに切り替わる。

なお、図２０に示すクロックＦＯＵＴＢ＿ＥＶＮは、信号ＰＩ＿ＣＬＫＢがインバータを介して論理反転された信号であり、ＦＩＮＥ遅延回路６１１ｅから出力される信号である。

ここで、ＦＩＮＥ遅延回路６１１ｅにおける、コード信号ＤＮ＿ＦＤ、ＤＮ＿ＦＤＢと、クロックＦＯＵＴＢ＿ＥＶＮの遅延時間との関係を整理する。まず、コード信号ＤＮ＿ＦＤの値が"００００００００"（コード信号ＤＮ＿ＦＤＢの値が"１１１１１１１１"）の場合、インバータ回路６１４ａの８個のＰサイドスイッチ７１がオンであり、インバータ回路６１４ｂの０個のＰサイドスイッチ７３がオンである。従って、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がりの遅延量は、インバータ回路６１４ａにおけるクロックＩＮＢの遅延量が１００％反映された値となる。従って、クロックＩＮＢの立ち下がりに対するクロックＦＯＵＴＢ＿ＥＶＮの立ち下がりの遅延時間は、最小遅延時間Ｔｆとなる。

コード信号ＤＮ＿ＦＤの値が"０００００００１"（コード信号ＤＮ＿ＦＤＢの値が"１１１１１１１０"）の場合、インバータ回路６１４ａの７個のＰサイドスイッチ７１がオンであり、インバータ回路６１４ｂの１個のＰサイドスイッチ７３がオンである。従って、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がりの遅延量は、インバータ回路６１４ａの全てのＰサイドスイッチ７１をオンにした場合におけるクロックＩＮＢの遅延量の８７．５％と、インバータ回路６１４ｂの全てのＰサイドスイッチ７３をオンにした場合におけるクロックＩＮＢ１の遅延量の１２．５％とを加算した値となる。従って、クロックＩＮＢの立ち下がりに対するクロックＦＯＵＴＢ＿ＥＶＮの立ち下がりの遅延時間は、０．８７５Ｔｆ＋０．１２５（Ｔｗ＋Ｔｆ）＝Ｔｆ＋０．１２５Ｔｗとなる。

コード信号ＤＮ＿ＦＤの値が"００００１１１１"（コード信号ＤＮ＿ＦＤＢの値が"１１１１００００"）の場合、インバータ回路６１４ａの４個のＰサイドスイッチ７１がオンであり、インバータ回路６１４ｂの４個のＰサイドスイッチ７３がオンである。従って、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がりの遅延量は、インバータ回路６１４ａの全てのＰサイドスイッチ７１をオンにした場合におけるクロックＩＮＢの遅延量の５０％と、インバータ回路６１４ｂの全てのＰサイドスイッチ７３をオンにした場合におけるクロックＩＮＢ１の遅延量の５０％とを加算した値となる。従って、クロックＩＮＢの立ち下がりに対するクロックＦＯＵＴＢ＿ＥＶＮの立ち下がりの遅延時間は、０．５００Ｔｆ＋０．５００（Ｔｗ＋Ｔｆ）＝Ｔｆ＋０．５００Ｔｗとなる。

コード信号ＤＮ＿ＦＤの値が"００１１１１１１"（コード信号ＤＮ＿ＦＤＢの値が"１１００００００"）の場合、インバータ回路６１４ａの２個のＰサイドスイッチ７１がオンであり、インバータ回路６１４ｂの６個のＰサイドスイッチ７３がオンである。従って、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がりの遅延量は、インバータ回路６１４ａの全てのＰサイドスイッチ７１をオンにした場合におけるクロックＩＮＢの遅延量の２５％と、インバータ回路６１４ｂの全てのＰサイドスイッチ７３をオンにした場合におけるクロックＩＮＢ１の遅延量の７５％とを加算した値となる。従って、クロックＩＮＢの立ち下がりに対するクロックＦＯＵＴＢ＿ＥＶＮの立ち下がりの遅延時間は、０．２５０Ｔｆ＋０．７５０（Ｔｗ＋Ｔｆ）＝Ｔｆ＋０．７５０Ｔｗとなる。

コード信号ＤＮ＿ＦＤの値が"１１１１１１１１"（コード信号ＤＮ＿ＦＤＢの値が"００００００００"）の場合、インバータ回路６１４ａの０個のＰサイドスイッチ７１がオンであり、インバータ回路６１４ｂの８個のＰサイドスイッチ７３がオンである。従って、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がりの遅延量は、インバータ回路６１４ｂにおけるクロックＩＮＢ１の遅延量が１００％反映された値となる。従って、クロックＩＮＢの立ち下がりに対するクロックＦＯＵＴＢ＿ＥＶＮの立ち上がりの遅延時間は、Ｔｆ＋１．０００Ｔｗとなる。

ＦＩＮＥ遅延回路６１１ｅから出力されるクロックＦＯＵＴＢ＿ＥＶＮの立ち上がりは、コード信号ＤＮ＿ＦＤ、ＤＮ＿ＦＤＢの値にかかわらず、クロックＩＮＢとクロックＩＮＢ１が両方ともハイレベルになされたタイミングとなる。すなわち、クロックＦＯＵＴＢ＿ＥＶＮの立ち上がりは、クロックＩＮＢ１の立ち上がりと同じタイミングとなるので、クロックＩＮＢの立ち上がりに対する遅延時間はＴｗとなる。

このように、ＦＩＮＥ遅延回路６１１ｅは、クロックＩＮを受け取り、コード信号ＤＮ＿ＦＤの値に応じて立ち下がりの遅延時間が異なるクロックＦＯＵＴＢ＿ＥＶＮを生成し出力する。

次に、ＦＩＮＥ遅延回路６１１оにおける動作を説明する。ＦＩＮＥ遅延回路６１１оには、入力端子ＣＫＩＮ＿Ｂに入力クロックＩＮの論理が反転された信号（クロックＩＮＢ）が入力され、入力端子ＣＫＩＮ＿ＡにクロックＩＮＢが１．０Ｔｗ時間遅延された信号（クロックＩＮＢ１）が入力される。すなわち、ＦＩＮＥ遅延回路６１１ｅにおいて入力端子ＣＫＩＮ＿Ａに入力されていた信号（クロックＩＮＢ）が、ＦＩＮＥ遅延回路６１１оでは入力端子ＣＫＩＮ＿Ｂに入力され、ＦＩＮＥ遅延回路６１１ｅにおいて入力端子ＣＫＩＮ＿Ｂに入力されていた信号（クロックＩＮＢ１）が、ＦＩＮＥ遅延回路６１１оでは入力端子ＣＫＩＮ＿Ａに入力されている。従って、コード信号ＤＮ＿ＦＤ、ＤＮ＿ＦＤＢと、ＦＩＮＥ遅延回路６１１оにおいて生成されるクロックＦＯＵＴＢ＿ＯＤＤの遅延時間との関係は、以下のようになる。

まず、コード信号ＤＮ＿ＦＤの値が"００００００００"（コード信号ＤＮ＿ＦＤＢの値が"１１１１１１１１"）の場合、インバータ回路６１４ａの８個のＰサイドスイッチ７１がオンであり、インバータ回路６１４ｂの０個のＰサイドスイッチ７３がオンである。従って、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がりの遅延量は、インバータ回路６１４ａにおけるクロックＩＮＢ１の遅延量が１００％反映された値となる。従って、クロックＩＮＢの立ち下がりに対するクロックＦＯＵＴＢ＿ＯＤＤの立ち下がりの遅延時間はＴｆ＋１．００Ｔｗとなる。

コード信号ＤＮ＿ＦＤの値が"００００００１１"（コード信号ＤＮ＿ＦＤＢの値が"１１１１１１００"）の場合、インバータ回路６１４ａの６個のＰサイドスイッチ７１がオンであり、インバータ回路６１４ｂの２個のＰサイドスイッチ７３がオンである。従って、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がりの遅延量は、インバータ回路６１４ａの全てのＰサイドスイッチ７１をオンにした場合におけるクロックＩＮＢ１の遅延量の７５％と、インバータ回路６１４ｂの全てのＰサイドスイッチ７３をオンにした場合におけるクロックＩＮＢの遅延量の２５％とを加算した値となる。従って、クロックＩＮＢの立ち下がりに対するクロックＦＯＵＴＢ＿ＯＤＤの立ち下がりの遅延時間は、０．７５（Ｔｗ＋Ｔｆ）＋０．２５Ｔｆ＝Ｔｆ＋０．７５Ｔｗとなる。

コード信号ＤＮ＿ＦＤの値が"００００１１１１"（コード信号ＤＮ＿ＦＤＢの値が"１１１１００００"）の場合、インバータ回路６１４ａの４個のＰサイドスイッチ７１がオンであり、インバータ回路６１４ｂの４個のＰサイドスイッチ７３がオンである。従って、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がりの遅延量は、インバータ回路６１４ａの全てのＰサイドスイッチ７１をオンにした場合におけるクロックＩＮＢ１の遅延量の５０％と、インバータ回路６１４ｂの全てのＰサイドスイッチ７３をオンにした場合におけるクロックＩＮＢの遅延量の５０％とを加算した値となる。従って、クロックＩＮＢの立ち上がりに対するクロックＦＯＵＴＢ＿ＯＤＤの立ち下がりの遅延時間は、０．５０（Ｔｗ＋Ｔｆ）＋０．５０Ｔｆ＝Ｔｆ＋０．５０Ｔｗとなる。

コード信号ＤＮ＿ＦＤの値が"００１１１１１１"（コード信号ＤＮ＿ＦＤＢの値が"１１００００００"）の場合、インバータ回路６１４ａの２個のＰサイドスイッチ７１がオンであり、インバータ回路６１４ｂの６個のＰサイドスイッチ７３がオンである。従って、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がりの遅延量は、インバータ回路６１４ａの全てのＰサイドスイッチ７１をオンにした場合におけるクロックＩＮＢ１の遅延量の２５％と、インバータ回路６１４ｂの全てのＰサイドスイッチ７３をオンにした場合におけるクロックＩＮＢの遅延量の７５％とを加算した値となる。従って、クロックＩＮＢの立ち下がりに対するクロックＦＯＵＴＢ＿ＯＤＤの立ち上がりの遅延時間は、０．２５（Ｔｗ＋Ｔｆ）＋０．７５Ｔｆ＝Ｔｆ＋０．２５Ｔｗとなる。

コード信号ＤＮ＿ＦＤの値が"１１１１１１１１"（コード信号ＤＮ＿ＦＤＢの値が"００００００００"）の場合、インバータ回路６１４ａの０個のＰサイドスイッチ７１がオンであり、インバータ回路６１４ｂの８個のＰサイドスイッチ７３がオンである。従って、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がりの遅延量は、インバータ回路６１４ｂにおけるクロックＩＮＢの遅延量が１００％反映された値となる。従って、クロックＩＮＢの立ち下がりに対するクロックＦＯＵＴＢ＿ＥＶＮの立ち下がりの遅延時間はＴｆとなる。

ＦＩＮＥ遅延回路６１１оから出力されるクロックＦＯＵＴＢ＿ＯＤＤの立ち上がりは、コード信号ＤＮ＿ＦＤ、ＤＮ＿ＦＤＢの値にかかわらず、クロックＩＮＢとクロックＩＮＢ１が両方ともハイレベルになされたタイミングとなる。すなわち、クロックＦＯＵＴＢ＿ＥＶＮの立ち上がりは、クロックＩＮＢ１の立ち上がりと同じタイミングとなるので、クロックＩＮＢの立ち上がりに対する遅延時間はＴｗとなる。

図２１に、コード信号ＤＮ＿ＦＤ、ＤＮ＿ＦＤＢと、クロックＦＯＵＴＢ＿ＥＶＮ、クロックＦＯＵＴＢ＿ＯＤＤの遅延時間との関係を示す。すなわち、コード信号ＤＮ＿ＦＤの値が"００００００００"の場合、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がり遅延時間はＴｆであり、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がり遅延時間はＴｆ＋１．００Ｔｗである。コード信号ＤＮ＿ＦＤの値が"００００００１１"の場合、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がり遅延時間はＴｆ＋０．２５Ｔｗであり、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がり遅延時間はＴｆ＋０．７５Ｔｗである。コード信号ＤＮ＿ＦＤの値が"００００１１１１"の場合、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がり遅延時間はＴｆ＋０．５０Ｔｗであり、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がり遅延時間はＴｆ＋０．５０Ｔｗである。コード信号ＤＮ＿ＦＤの値が"００１１１１１１"の場合、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がり遅延時間はＴｆ＋０．７４Ｔｗであり、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がり遅延時間はＴｆ＋０．２５Ｔｗである。コード信号ＤＮ＿ＦＤの値が"１１１１１１１１"の場合、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がり遅延時間はＴｆ＋１．００Ｔｗであり、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がり遅延時間はＴｆである。

このように、クロックＦＯＵＴＢ＿ＥＶＮとクロックＦＯＵＴＢ＿ＯＤＤは相補的であり、入力されるコード信号ＤＮ＿ＦＤの値にかかわらず、遅延時間の和が一定（１．００Ｔｗ）になるように生成される。なお、上述の「遅延時間の和」とは、最長遅延時間Ｔｆを除く遅延時間の和を示す。すなわち、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がり遅延時間が長くなされると、ＦＯＵＴＢ＿ＯＤＤの遅延時間は短くなされる。逆に、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がり遅延時間が短くなされると、ＦＯＵＴＢ＿ＯＤＤの遅延時間は長くなされる。

次に、ＣＯＵＲＳＥ遅延回路６１２における動作を説明する。図２２は、ＣＯＵＲＳＥ遅延回路の動作の間の一状態の例を示す。また、図２３は、図２２の状態におけるＣＯＵＲＳＥ遅延回路の動作を説明するタイミングチャートである。図２２に示す一例では、入力クロックＩＮのハイレベルの期間が、ローレベルの期間よりも２．５０Ｔｗだけ長い状態を示す。図２２の例では、Δは１．２５Ｔｗである。従って、コード信号ＤＮ＿Ｃは、"００１"の値を有する。この結果、コード変換回路６１６は、コード信号ＤＮ＿ＣＤとして、"００００００１"を出力する。すなわち、コード信号ＤＮ＿ＣＤ１のみハイレベルの信号であり、コード信号ＤＮ＿ＣＤ２～ＤＮ＿ＣＤｌはローレベルの信号となる。この結果、ＦＩＮＥ遅延回路６１１оから出力されたクロックＦＯＵＴＢ＿ＯＤＤの立ち下がりが、遅延要素６１５＿１、６１５＿０によって遅延される。従って、出力クロックＣＤＬＹＯＵＴの立ち下がりは、クロックＦＯＵＴＢ＿ＯＤＤの立ち下がりに対し、ＣＯＵＲＳＥ遅延回路６１２における最小遅延時間Ｔｃ（すなわち、遅延要素６１５＿０の遅延時間）に加えて１Ｔｗだけ遅延される（図２３の太線の経路参照）。

一方、出力クロックＣＤＬＹＯＵＴの立ち上がりは、コード信号ＤＮ＿Ｃによらず、ＦＩＮＥ遅延回路６１１ｅから出力されたクロックＦＯＵＴＢ＿ＥＶＮの立ち上がりが、遅延要素６１５＿０によって遅延される。従って、出力クロックＣＤＬＹＯＵＴの立ち上がりは、クロックＦＯＵＴＢ＿ＥＶＮの立ち上がりに対し、ＣＯＵＲＳＥ遅延回路６１２における最小遅延時間Ｔｃだけ遅延される（図２３の太破線の経路参照）。

Δが１．２５Ｔｗの場合、コード信号ＤＮ＿Ｆは"００１０"の値を有する。コード信号ＤＮ＿Ｃは"００１"すなわち奇数であるので、コード制御回路６１３は、コード信号ＤＮ＿Ｆを変換して、コード信号ＤＮ＿ＦＤとして"００１１１１１１"を出力する。コード信号ＤＮ＿ＦＤの値が"００１１１１１１"の場合、ＦＩＮＥ遅延回路６１１оから出力される信号は、クロックＩＮが、ＦＩＮＥ遅延回路６１１における最小遅延時間Ｔｆに加えて０．２５Ｔｗだけ遅延された信号である。なお、コード信号ＤＮ＿ＦＤの値が"００１１１１１１"の場合、ＦＩＮＥ遅延回路６１１ｅから出力される信号は、クロックＩＮが、ＦＩＮＥ遅延回路６１１における最小遅延時間Ｔｆに加えて０．７５Ｔｗだけ遅延された信号である。

以上より、出力クロックＣＤＬＹＯＵＴの立ち下がりは、最小遅延時間（Ｔｆ＋Ｔｃ）に加えて１．２５ＴｗだけクロックＩＮが遅延された信号となる。また、出力クロックＣＤＬＹＯＵＴの立ち上がりは、Ｔｗ＋Ｔｃだけ入力クロックが遅延された信号となる。なお、図２３では、ＦＩＮＥ遅延回路６１１における最小遅延時間Ｔｆを０Ｔｗ、ＣＯＵＲＳＥ遅延回路６１２における最小遅延時間Ｔｃを１Ｔｗとして各信号の波形を示している。

次に、ＣＯＵＲＳＥ遅延回路６１２における動作を別の具体例を用いて説明する。図２４は、ＣＯＵＲＳＥ遅延回路の動作の間の一状態の例を示す。また、図２５は、図２４の状態におけるＣＯＵＲＳＥ遅延回路の動作を説明するタイミングチャートである。図２４に示す一例では、入力クロックＩＮのハイレベルの期間が、ローレベルの期間よりも４．５０Ｔｗだけ長い状態を示す。図２４の例では、Δは２．２５Ｔｗである。従って、コード信号ＤＮ＿Ｃは、"０１０"の値を有する。この結果、コード変換回路６１６は、コード信号ＤＮ＿ＣＤとして、"０００００１１"を出力する。すなわち、コード信号ＤＮ＿ＣＤ１、２がハイレベルの信号であり、コード信号ＤＮ＿ＣＤ３～ＤＮ＿ＣＤｌはローレベルの信号となる。この結果、ＦＩＮＥ遅延回路６１１ｅから出力されたクロックＦＯＵＴＢ＿ＥＶＮの立ち下がりが、遅延要素６１５＿２～６１５＿０によって遅延される。従って、出力クロックＣＤＬＹＯＵＴの立ち下がりは、クロックＦＯＵＴＢ＿ＥＶＮの立ち下がりに対し、ＣＯＵＲＳＥ遅延回路６１２における最小遅延時間Ｔｃに加えて２Ｔｗ遅延される（図２４の太線の経路参照）。

一方、出力クロックＣＤＬＹＯＵＴの立ち上がりは、コード信号ＤＮ＿Ｃによらず、ＦＩＮＥ遅延回路６１１ｅから出力されたクロックＦＯＵＴＢ＿ＥＶＮの立ち上がりが、遅延要素６１５＿０によって遅延される。従って、出力クロックＣＤＬＹＯＵＴの立ち上がりは、クロックＦＯＵＴＢ＿ＥＶＮの立ち上がりに対し、ＣＯＵＲＳＥ遅延回路６１２における最小遅延時間Ｔｃだけ遅延される（図２４の太破線の経路参照）。

Δが２．２５Ｔｗの場合、コード信号ＤＮ＿Ｆは"００１０"の値を有する。コード信号ＤＮ＿Ｃは"０１０"すなわち偶数であるので、コード制御回路６１３は、コード信号ＤＮ＿Ｆを変換して、コード信号ＤＮ＿ＦＤとして"００００００１１"を出力する。コード信号ＤＮ＿ＦＤの値が"００００００１１"の場合、ＦＩＮＥ遅延回路６１１ｅから出力される信号は、クロックＩＮが、ＦＩＮＥ遅延回路６１１における最小遅延時間Ｔｆに加えて０．２５Ｔｗだけ遅延された信号である。なお、コード信号ＤＮ＿ＦＤの値が"００００００１１"の場合、ＦＩＮＥ遅延回路６１１ｅから出力される信号は、クロックＩＮが、ＦＩＮＥ遅延回路６１１における最小遅延時間Ｔｆに加えて０．７５Ｔｗだけ遅延された信号である。

以上より、出力クロックＣＤＬＹＯＵＴの立ち上がりは、最小遅延時間（Ｔｆ＋Ｔｃ）に加えて２．２５ＴｗだけクロックＩＮが遅延された信号となる。また、出力クロックＣＤＬＹＯＵＴの立ち下がりは、Ｔｗ＋Ｔｃだけ入力クロックが遅延された信号となる。なお、図２５では、ＦＩＮＥ遅延回路６１１における最小遅延時間Ｔｆを０Ｔｗ、ＣＯＵＲＳＥ遅延回路６１２における最小遅延時間Ｔｃを１Ｔｗとして各信号の波形を示している。

ＣＯＵＲＳＥ遅延回路６１２から出力された出力クロックＣＤＬＹＯＵＴは、インバータによって論理反転され、クロックＣＤＬＹ＿Ｔとして遅延ブロック回路６１から出力される。

遅延ブロック回路６２は、入力クロック／ＩＮと、信号ＤＣＡ＿ＣＯＤＥを構成するコード信号ＵＰ＿Ｆ、ＵＰ＿Ｃを受け取り、遅延クロックＣＤＬＹ＿Ｂを生成する。遅延ブロック回路６２の各構成要素の動作は、遅延ブロック回路６１と同様である。すなわち、上述の説明において、コード信号ＤＣ＿Ｆ、ＤＮ＿Ｃ、ＤＮ＿ＦＤ、ＤＮ＿ＣＤを、それぞれ、コード信号ＵＰ＿Ｆ、ＵＰ＿Ｃ、ＵＰ＿ＦＤ、ＵＰ＿ＣＤと読み替えることにより、遅延ブロック回路６２において入力クロック／ＩＮからクロックＣＤＬＹ＿Ｂが生成され、出力される。
（２－１－４．波形生成回路の動作）
ＤＣＡ回路４３から出力された２つのクロック（クロックＣＤＬＹ＿Ｔ、ＣＤＬＹ＿Ｂ）を受け取り、波形生成回路４４は、出力クロックＯＵＴを生成する。図２６は、波形生成回路における動作の一例を説明するタイミングチャートである。なお、図２６は、クロックＩＮのハイレベルの期間ＣＩＮＨが８Ｔｗ、ローレベルの期間ＣＩＮＬが５．５Ｔｗの場合におけるタイミングチャートである。また、図２６においては、ＦＩＮＥ遅延回路６１１における最小遅延時間Ｔｆを０Ｔｗ、ＣＯＵＲＳＥ遅延回路６１２における最小遅延時間Ｔｃを１Ｔｗとしている。

この場合、ＤＣＡ回路４３から出力されるクロックＣＤＬＹ＿Ｔは、遅延ブロック６１により、クロックＩＮの立ち上がりと立ち下がりがそれぞれ所定量遅延されて生成されている。具体的には、Δ＝（８－５．５）／２＝１．２５Ｔｗであるので、クロックＣＤＬＹ＿Ｔの立ち上がりは、クロックＩＮの立ち上がりに対し、２．２５Ｔｗ（＝Ｔｆ＋Ｔｃ＋１．２５Ｔｗ）だけ遅延されており、クロックＣＤＬＹ＿Ｔの立ち下がりは、クロックＩＮの立ち下がりに対し、２Ｔｗだけ遅延されている。

また、クロックＣＤＬＹ＿Ｂは、遅延ブロック６２により、クロック／ＩＮの立ち上がりと立ち下がりがそれぞれ所定量遅延されて生成されている。具体的には、クロックＣＤＬＹ＿Ｂの立ち上がりは、クロック／ＩＮの立ち上がりに対し、１Ｔｗ（＝Ｔｆ＋Ｔｃ）だけ遅延されており、クロックＣＤＬＹ＿Ｂの立ち下がりは、クロックＩＮの立ち下がりに対し、２Ｔｗだけ遅延されている。

波形生成回路４４は、クロックＣＤＬＹ＿Ｔが立ち上がるタイミングで立ち上がり、クロックＣＤＬＹ＿Ｂが立ち上がるタイミングで立ち下がる信号を、出力クロックＯＵＴとして生成する。すなわち、出力クロックＯＵＴは、クロックＩＮの立ち上がりから２．２５Ｔｗ経過後に立ち上がり、クロック／ＩＮの立ち上がりから１Ｔｗ経過後に立ち下がる信号となる。このようにして生成されたクロックＯＵＴのハイレベルの期間ＣＯＵＴＨは６．７５Ｔｗであり、ローレベルの期間ＣＯＵＴＬも６．７５Ｔｗとなる。すなわち、出力クロックＯＵＴは５０％のデューティーサイクルを有する。なお、波形生成回路４４は、出力クロックＯＵＴを論理反転させた信号／ＯＵＴも生成し、出力クロックＯＵＴとともに出力する。
（３．効果）
本実施形態によれば、エッジ検出回路５３において、入力クロックＤＣＤ＿ＩＮのパルス幅（ハイレベルである期間）と、入力クロック／ＤＣＤ＿ＩＮのパルス幅を計測する際に、面積や消費電流の増大を抑制しつつ、高分解能で計測することができる。

図２７は、比較例のエッジ検出回路の一例を示す回路図である。図２７に示すエッジ検出回路は、図６に示す実施形態のエッジ検出回路５３と同じ計測分解能を有する。比較例のエッジ検出回路は、（ｍ×ｓ）個の遅延ライン５３ｍを含む。また、エッジ検出回路５３は、（ｍ×ｓ）個の遅延素子５４βも含む。各遅延素子５４βの遅延量は、時間｛１．０＋（β－１）／（ｍ×ｓ）｝×Ｔｗとなるように設定されている。

例えば、ｍ＝４、ｓ＝２の場合、図２７に示すように、比較例のエッジ検出回路は、８個の遅延ライン５３１～５３８を有する。各遅延ライン５３１～５３８の入力側に設けられている８個の遅延素子５４１～５４８は、遅延量が０．１２５Ｔｗ刻みで設定されている。

比較例のエッジ検出回路の構成によれば、計測分解能を２倍にするためには、遅延ライン５３ｍの個数を２倍にする必要がある。遅延ライン５３ｍは、多数のフリップフロップから構成されるため、専有面積が大きく消費電流も大きい。比較例の構成により計測分解能を高める場合には、面積が増大し、かつ、消費電流も増加してしまう。また、面積の増大に伴い、信号ＣＬＫ＿ＤＥＴを各遅延素子５４βに伝達する配線の長さの差が大きくなる。例えば、遅延素子５４１に信号ＣＬＫ＿ＤＥＴを伝達する配線の長さと、遅延素子５４８に信号ＣＬＫ＿ＤＥＴを伝達する配線の長さとの差が大きくなる。配線長の差が大きくなると、配線遅延の影響が無視できなくなる。このため、各遅延素子５４βから出力される信号ＣＬＫ＿ＤＥＴは、設定された遅延量に配線遅延の影響が加わるため、各遅延ライン５３ｍに入力される信号ＣＬＫ＿ＤＥＴの遅延差を均等にすることが困難になってしまう。

一方、本実施形態のエッジ検出回路５３は、遅延素子５４βの入力側に、遅延差を生成する遅延部５５を設けている。遅延部５５は、遅延差が０．１２５Ｔｗである２種類の信号ＣＬＫ＿ＤＥＴａ１、信号ＣＬＫ＿ＤＥＴａ２を生成している。遅延素子５４βには、信号ＣＬＫ＿ＤＥＴａ１、信号ＣＬＫ＿ＤＥＴａ２のいずれか一方が入力される。信号ＣＬＫ＿ＤＥＴａ１を入力とし、遅延素子５４１から出力される信号（信号ＣＬＫ＿ＤＥＴ１）を基準とした場合、信号ＣＬＫ＿ＤＥＴａ２を入力として遅延素子５４１から出力される信号（信号ＣＬＫ＿ＤＥＴ１）の遅延量は０．１２５Ｔｗとなる。同様にして、信号ＣＬＫ＿ＤＥＴａ１を入力とし遅延素子５４２から出力される信号（信号ＣＬＫ＿ＤＥＴ２）の遅延量は０．２５Ｔｗ、信号ＣＬＫ＿ＤＥＴａ２を入力とし遅延素子５４２から出力される信号（信号ＣＬＫ＿ＤＥＴ２）の遅延量は０．３７５Ｔｗとなる。また、信号ＣＬＫ＿ＤＥＴａ１を入力とし遅延素子５４３から出力される信号（信号ＣＬＫ＿ＤＥＴ３）の遅延量は０．５００Ｔｗ、信号ＣＬＫ＿ＤＥＴａ２を入力とし遅延素子５４３から出力される信号（信号ＣＬＫ＿ＤＥＴ３）の遅延量は０．６２５Ｔｗとなる。更に、信号ＣＬＫ＿ＤＥＴａ１を入力とし遅延素子５４４から出力される信号（信号ＣＬＫ＿ＤＥＴ４）の遅延量は０．７５０Ｔｗ、信号ＣＬＫ＿ＤＥＴａ２を入力とし遅延素子５４４から出力される信号（信号ＣＬＫ＿ＤＥＴ４）の遅延量は０．８７５Ｔｗとなる。

すなわち、実施形態のエッジ検出回路５３は、遅延ライン５３ｍに入力される信号の遅延量を、遅延素子５４βと遅延部５５の２段の回路で生成する。これにより、遅延ライン５３ｍの個数は変えることなく、遅延部５５（遅延素子５５δとセレクタ５６）を追加することで、時分割に、遅延差の異なる信号を倍増させることができる。結果として、遅延素子５４βへの入力信号の遅延差を小さくすることができる。故に、面積の増大や、フリップフロップの増加に伴う消費電流の増加を抑制しつつ、計測分解能を高めることができる。

以上述べたように、本実施形態は、面積や消費電流を抑制しつつ、パルス信号の計測分解能を高めることができる、半導体集積回路、及び、半導体記憶装置、並びに、メモリシステムを提供することができる。

なお、ＤＣＣ回路２０は、インタフェースチップ２Ａに設けるだけでなく、不揮発性メモリ２Ｂに設けてもよい。また、補正対象とする信号は、リードイネーブル信号ＲＥ、／ＲＥと、データストローブ信号ＤＱＳ、／ＤＱＳのデューティーサイクルに限定されない。高速クロックで高精度にデューティーサイクルを調整することが必要な信号に対する補正を行う部位に設けることができる。
（第２実施形態）
次に、第２実施形態について説明する。図２８は、第２実施形態のエッジ検出回路の一例を示す回路図である。図２８に示す第２実施形態は、遅延ライン５３βに入力される信号の遅延量を調整する遅延部５７の構成が、図６に示す第１実施形態とは異なる。図６に示す第１実施形態のエッジ検出回路と同一の構成要素については同一の符号を付し、説明を省略する。

図２８に示すエッジ検出回路は、遅延素子５４βの出力側と遅延ライン５３βの入力側との間に、遅延部５７が形成されている。また、遅延素子５４βに加え、遅延素子５４（ｍ＋１）が１個追加されている。遅延部５７は、ｍ個のＰＩ（Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ）回路５７βを含む。ＰＩ回路５７βには、遅延素子５４βからの出力信号と、遅延素子（β＋１）からの出力信号とが入力される。また、ＰＩ回路５７βには、遅延量を調整するコントロール信号ＣＴＬも入力される。ＰＩ回路５７βからは、コントロール信号ＣＴＬに従って、遅延量を調整された信号ＣＬＫ＿ＤＥＴβが出力される。

図２９は、ＰＩ回路の一例を示す回路図である。ＰＩ回路５７βは、２組のインバータ回路群５８ａ、５８ｂを含む。インバータ回路群５８ａは、ｓ個のインバータ回路５８ａ＿δから構成される。インバータ回路５８ａ＿δは、２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタを直列に接続して構成される。ｓ個のインバータ回路５８ａ＿δは、電源電位Ｖｃｃのノードと接地電位Ｖｓｓのノードとの間に、並列に接続される。

インバータ回路５８ａ＿δを構成する２個のＰＭＯＳトランジスタのうち、ソースが電源電位Ｖｃｃに接続されている一方のＰＭＯＳトランジスタ（以下、第３ＰＭＯＳトランジスタと示す）のゲートには、入力端子ＣＴＬＡから入力されるｓビットのコード信号（＝コントロール信号ＣＴＬ）のうち、設定された１ビットが、インバータを介して入力される。他方のＰＭＯＳトランジスタ（以下、第４ＰＭＯＳトランジスタと示す）のゲートには、入力端子ＩＮ＿Ａを介して遅延素子５４βから入力される信号（遅延素子５４βにより信号ＣＬＫ＿ＤＥＴが遅延された信号）が入力される。インバータ回路５８ａ＿δを構成する２個のＮＭＯＳトランジスタのうち、ドレインが接地電位Ｖｓｓに接続されている一方のＮＭＯＳトランジスタ（以下、第３ＮＭＯＳトランジスタと示す）のゲートには、入力端子ＣＴＬＡから入力されるｓビットのコード信号（＝コントロール信号ＣＴＬ）のうち、設定された１ビットが入力される。他方のＮＭＯＳトランジスタ（以下、第４ＮＭＯＳトランジスタと示す）のゲートには、入力端子ＩＮ＿Ａを介して遅延素子５４βから入力される信号（遅延素子５４βにより信号ＣＬＫ＿ＤＥＴが遅延された信号）が入力される。すなわち、入力端子ＣＴＬＡから入力されるｓビットのコード信号（＝コントロール信号ＣＴＬ）のうち、設定された１ビットは、第３ＰＭＯＳトランジスタのゲートと第３ＮＭＯＳトランジスタのゲートとに入力される。また、入力端子ＩＮ＿Ａを介して遅延素子５４βから入力される信号（遅延素子５４βにより信号ＣＬＫ＿ＤＥＴが遅延された信号）は、第４ＰＭＯＳトランジスタのゲートと第４ＮＭＯＳトランジスタのゲートとに入力される。

インバータ回路５８ｂ＿δを構成する２個のＰＭＯＳトランジスタのうち、ソースが電源電位Ｖｃｃに接続されている一方のＰＭＯＳトランジスタ（以下、第５ＰＭＯＳトランジスタと示す）のゲートには、入力端子ＣＴＬＢから入力されるｓビットのコード信号（＝コントロール信号ＣＴＬ）のうち、設定された１ビットが、インバータを介して入力される。他方のＰＭＯＳトランジスタ（以下、第６ＰＭＯＳトランジスタと示す）のゲートには、入力端子ＩＮ＿Ｂを介して遅延素子５４（β＋１）から入力される信号（遅延素子５４（β＋１）により信号ＣＬＫ＿ＤＥＴが遅延された信号）が入力される。インバータ回路５８ａ＿δを構成する２個のＮＭＯＳトランジスタのうち、ドレインが接地電位Ｖｓｓに接続されている一方のＮＭＯＳトランジスタ（以下、第５ＮＭＯＳトランジスタと示す）のゲートには、入力端子ＣＴＬＢから入力されるｓビットのコード信号（＝コントロール信号ＣＴＬ）のうち、設定された１ビットが入力される。他方のＮＭＯＳトランジスタ（以下、第６ＮＭＯＳトランジスタと示す）のゲートには、入力端子ＩＮ＿Ｂを介して遅延素子５４（β＋１）から入力される信号（遅延素子５４（β＋１）により信号ＣＬＫ＿ＤＥＴが遅延された信号）が入力される。すなわち、入力端子ＣＴＬＢから入力されるｓビットのコード信号（＝コントロール信号ＣＴＬが論理反転された信号）のうち、設定された１ビットは、第５ＰＭＯＳトランジスタのゲートと第５ＮＭＯＳトランジスタのゲートとに入力される。また、入力端子ＩＮ＿Ｂを介して遅延素子５４（β＋１）から入力される信号（遅延素子５４（β＋１）により信号ＣＬＫ＿ＤＥＴが遅延された信号）は、第６ＰＭＯＳトランジスタのゲートと第６ＮＭＯＳトランジスタのゲートとに入力される。

インバータ回路群５８ａからの出力とインバータ回路群５８ｂからの出力とをマージした信号を反転した信号が、出力端子ＯＵＴから出力される。すなわち、インバータ回路５８ａ＿δの出力とインバータ回路５８ｂ＿δの出力とをマージし、反転した信号が、クロック信号ＣＬＫ＿ＤＥＴβとして、出力端子ＯＵＴから出力される。

上述したＰＩ回路５７βの動作を、図３０Ａ、図３０Ｂ、及び、図３１を用いて説明する。図３０Ａと図３０Ｂは、ＰＩ回路の動作の一例を説明する回路図である。なお、図３０Ａと図３０Ｂは、ｓ＝２の場合のＰＩ回路の一例を示している。図３１は、ＰＩ回路の動作の一例を説明するタイミングチャートである。

ｓ＝２の場合、ＰＩ回路５７βは、２個のインバータ回路５８ａ＿１、５８ａ＿２から構成されるインバータ回路群５８ａと、２個のインバータ回路５８ｂ＿１、５８ｂ＿２から構成されるインバータ回路群５８ｂとを有する。コントロール信号ＣＴＬは２ビットのコード信号である。コントロール信号ＣＴＬの１ビット目のデータは２個のインバータ回路５８ａ＿１、５８ｂ＿１に入力され、２ビット目のデータは２個のインバータ回路５８ａ＿２、５８ｂ＿２に入力される。

図３０Ａは、２ビットのコントロール信号ＣＴＬが"１１"の場合を示している。コントロール信号ＣＴＬの値が"１１"の場合、入力端子ＣＴＬＡから２ビットのコード信号として"１１"が入力される。具体的には、入力端子ＣＴＬＡ＿１から"１"が入力され、入力端子ＣＴＬＡ＿２から"１"が入力される。また、入力端子ＣＴＬＢから２ビットのコード信号として"００"が入力される。具体的には、入力端子ＣＴＬＢ＿１から"０"が入力され、入力端子ＣＴＬＢ＿２から"０"が入力される。

インバータ回路５８ａ＿１の第３ＰＭＯＳトランジスタのゲートには、入力端子ＣＴＬＡ＿１からの入力値が反転された値である"０（＝Ｌ）"が入力される。また、インバータ回路５８ａ＿１の第３ＮＭＯＳトランジスタのゲートには、入力端子ＣＴＬＡ＿１からの入力値である"１（＝Ｈ）"が入力される。すなわち、インバータ回路５８ａ＿１の第３ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタとはオン状態となる。従って、第４ＰＭＯＳトランジスタがオン状態となるタイミングで立ち上がり、第ＮＰＭＯＳトランジスタがオン状態となるタイミングで立ち下がるクロック信号が出力される。すなわち、入力端子ＩＮ＿Ａを介して遅延素子５４βから入力される信号（遅延素子５４βにより信号ＣＬＫ＿ＤＥＴが遅延された信号）の立ち上がりと立ち下りを反転した信号が、インバータ回路５８ａ＿１から出力される。同様に、インバータ回路５８ａ＿２も、第３ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタとがオン状態となるため、入力端子ＩＮ＿Ａを介して遅延素子５４βから入力される信号（遅延素子５４βにより信号ＣＬＫ＿ＤＥＴが遅延された信号）の立ち上がりと立ち下りを反転した信号が、出力される。

一方、インバータ回路５８ｂ＿１の第３ＰＭＯＳトランジスタのゲートには、入力端子ＣＴＬＢ＿１からの入力値が反転された値である"１（＝Ｈ）"が入力される。また、インバータ回路５８ｂ＿１の第３ＮＭＯＳトランジスタのゲートには、入力端子ＣＴＬＢ＿１からの入力値である"０（＝Ｌ）"が入力される。すなわち、インバータ回路５８ｂ＿１の第３ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタとはオフ状態となる。従って、インバータ回路５８ｂ＿１から信号の出力はなされない。同様に、インバータ回路５８ｂ＿２も、第３ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタとがオフ状態となるため、信号の出力はなされない。

以上より、コントロール信号ＣＴＬの値が"１１"の場合、入力端子ＩＮ＿Ａを介して遅延素子５４βから入力される信号（遅延素子５４βにより信号ＣＬＫ＿ＤＥＴが遅延された信号）が、ＰＩ回路５７βの出力端子ＯＵＴから出力される。

図３０Ｂは、２ビットのコントロール信号ＣＴＬが"１０"の場合を示している。コントロール信号ＣＴＬの値が"１０"の場合、入力端子ＣＴＬＡから２ビットのコード信号として"１０"が入力される。具体的には、入力端子ＣＴＬＡ＿１から"１"が入力され、入力端子ＣＴＬＡ＿２から"０"が入力される。また、入力端子ＣＴＬＢから２ビットのコード信号として"０１"が入力される。具体的には、入力端子ＣＴＬＢ＿１から"０"が入力され、入力端子ＣＴＬＢ＿２から"１"が入力される。

インバータ回路５８ａ＿１の第３ＰＭＯＳトランジスタのゲートには、入力端子ＣＴＬＡ＿１からの入力値が反転された値である"０（＝Ｌ）"が入力される。また、インバータ回路５８ａ＿１の第３ＮＭＯＳトランジスタのゲートには、入力端子ＣＴＬＡ＿１からの入力値である"１（＝Ｈ）"が入力される。すなわち、インバータ回路５８ａ＿１の第３ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタとはオン状態となる。従って、第４ＰＭＯＳトランジスタがオン状態となるタイミングで立ち上がり、第ＮＰＭＯＳトランジスタがオン状態となるタイミングで立ち下がるクロック信号が出力される。すなわち、入力端子ＩＮ＿Ａを介して遅延素子５４βから入力される信号（遅延素子５４βにより信号ＣＬＫ＿ＤＥＴが遅延された信号）の立ち上がりと立ち下りを反転した信号が、インバータ回路５８ａ＿１から出力される。

一方、インバータ回路５８ａ＿２の第３ＰＭＯＳトランジスタのゲートには、入力端子ＣＴＬＡ＿２からの入力値が反転された値である"１（＝Ｈ）"が入力される。また、インバータ回路５８ａ＿２の第３ＮＭＯＳトランジスタのゲートには、入力端子ＣＴＬＡ＿２からの入力値である"０（＝Ｌ）"が入力される。すなわち、インバータ回路５８ａ＿２の第３ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタとはオフ状態となる。従って、インバータ回路５８ａ＿２から信号の出力はなされない。

インバータ回路５８ｂ＿１の第３ＰＭＯＳトランジスタのゲートには、入力端子ＣＴＬＢ＿１からの入力値が反転された値である"１（＝Ｈ）"が入力される。また、インバータ回路５８ｂ＿１の第３ＮＭＯＳトランジスタのゲートには、入力端子ＣＴＬＢ＿１からの入力値である"０（＝Ｌ）"が入力される。すなわち、インバータ回路５８ｂ＿１の第３ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタとはオフ状態となる。従って、インバータ回路５８ｂ＿１から信号の出力はなされない。

一方、インバータ回路５８ｂ＿２の第３ＰＭＯＳトランジスタのゲートには、入力端子ＣＴＬＢ＿２からの入力値が反転された値である"０（＝Ｌ）"が入力される。また、インバータ回路５８ｂ＿２の第３ＮＭＯＳトランジスタのゲートには、入力端子ＣＴＬＢ＿２からの入力値である"１（＝Ｈ）"が入力される。すなわち、インバータ回路５８ｂ＿２の第３ＰＭＯＳトランジスタと第３ＮＭＯＳトランジスタとはオン状態となる。すなわち、入力端子ＩＮ＿Ｂを介して遅延素子５４（β＋１）から入力される信号（遅延素子５４（β＋１）により信号ＣＬＫ＿ＤＥＴが遅延された信号）の立ち上がりと立ち下りを反転した信号が、インバータ回路５８ｂ＿２から出力される。

以上より、コントロール信号ＣＴＬの値が"１０"の場合、インバータ回路５８ａ＿１から出力される、入力端子ＩＮ＿Ａを介して遅延素子５４βから入力される信号（遅延素子５４βにより信号ＣＬＫ＿ＤＥＴが遅延された信号）を反転した信号と、インバータ回路５８ｂ＿２から出力される、入力端子ＩＮ＿Ｂを介して遅延素子５４（β＋１）から入力される信号（遅延素子５４（β＋１）により信号ＣＬＫ＿ＤＥＴが遅延された信号）を反転した信号とがマージされる。すなわち、遅延素子５４βにより信号ＣＬＫ＿ＤＥＴが遅延された信号と、遅延素子５４（β＋１）により信号ＣＬＫ＿ＤＥＴが遅延された信号とが１対１の比率でマージされる。マージされた信号は、インバータで反転されて、ＰＩ回路５７βの出力端子ＯＵＴから出力される。
以上のように、ＰＩ回路５７βコントルール信号ＣＴＬの値に応じて、遅延素子５４βによる遅延時間と、遅延素子５４（β＋１）による遅延時間との間で、信号ＣＬＫ＿ＤＥＴの遅延時間を調整して出力する。図３１に示すように、遅延素子５４βによる遅延時間と遅延素子５４（β＋１）による遅延時間との差分が０．２５Ｔｗである場合、コントルール信号ＣＴＬの値を"１０"とすることで、遅延時間が０．１２５Ｔｗ刻みの信号ＣＬＫ＿ＤＥＴβを生成することができる。

以上のように、実施形態のエッジ検出回路は、遅延ライン５３ｍに入力される信号の遅延量を、遅延素子５４βと遅延部５７の２段の回路で生成する。これにより、遅延ライン５３ｍの個数は変えることなく、遅延部５７（ｍ個のＰＩ回路５７β）を追加することで、時分割に、遅延差の異なる信号を倍増させることができる。結果として、遅延素子５４βへの入力信号の遅延差を小さくすることができる。故に、面積の増大や、フリップフロップの増加に伴う消費電流の増加を抑制しつつ、計測分解能を高めることができる。

なお、ＰＩ回路５７βのインバータ回路５８ａ＿δ、及び、コントルール信号ＣＴＬのビット数を３ビット以上に増やし、ビットの増加に応じてインバータ回路５８ｂ＿γの個数を増やすことで、計測分解能を更に向上させることも可能である。

また、ＰＩ回路は、ＤＣＡ回路の中のＦＩＮＥ遅延回路６１１の構成をつかって、構成することも可能である。
（第３実施形態）
次に、第３実施形態について説明する。本実施形態では、第１実施形態、及び、第２実施形態に示すエッジ検出回路を、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）回路に用いる場合について説明する。

図３２は、第３実施形態におけるＤＬＬ回路の構成例を示すブロック図である。実施形態のＤＬＬ回路は、ＤＣＤ回路４１と、演算回路１０２と、遅延生成回路１０３とを備えている。ＤＣＤ回路４１は、クロック信号の１周期幅と２周期幅とを観測し、その差分から１周期分の遅延素子の段数に換算する回路である。ＤＣＤ回路４１は、信号ＤＣＤ＿ＣＯＤＥとして、入力クロックＤＣＤ＿ＩＮの１周期分の幅を示す信号ＤＣＤ＿ＣＯＤＥを出力する。

演算回路１０２は、ＤＣＤ回路４１から出力される信号ＤＣＤ＿ＣＯＤＥを受け取り、入力クロックＤＣＤ＿ＩＮの１周期幅と２周期幅とを比較する。そして、比較結果に基づきクロック信号の１周期分を遅延素子数に換算する。

遅延生成回路１０３は、演算回路１０２から出力される遅延素子数に基づき、クロック信号ＣＬＫ＿ＩＮを遅延させる遅延素子数を演算する。演算結果に基づき、クロック信号ＣＬＫ＿ＩＮを遅延させて、出力クロック信号ＣＬＫ＿ＯＵＴを生成する。

図３３は、第３実施形態におけるＤＣＤ回路の動作の一例を説明するタイミングチャートである。ＤＣＤ回路４１には、入力クロックＤＣＤ＿ＩＮが入力される。信号生成回路５１は、各セットにおいて、入力クロックＤＣＤ＿ＩＮの最初のサイクルの立ち上がりを検出し、この立ち上がりから２つ目の入力クロックＤＣＤ＿ＩＮのサイクルの立ち上がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＬＹをハイレベルに維持する。すなわち、入力クロックＤＣＤ＿ＩＮの最初のサイクルの立ち上がりから、入力クロックＤＣＤ＿ＩＮの２周期分の間に亘って信号ＣＬＫ＿ＤＬＹをハイレベルに維持する。また、信号生成回路５１は、各セットにおいて、入力クロックＤＣＤ＿ＩＮの４サイクル目の立ち上がりを検出し、この立ち上がりから３つ目の入力クロックＤＣＤ＿ＩＮのサイクルの立ち上がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＬＹをハイレベルに維持する。すなわち、入力クロックＤＣＤ＿ＩＮの４サイクル目の立ち上がりから、入力クロックＤＣＤ＿ＩＮの３周期分の間に亘って信号ＣＬＫ＿ＤＬＹをハイレベルに維持する。

信号生成回路５１は、各セットにおいて、入力クロックＤＣＤ＿ＩＮの２つ目サイクルの立ち上がりを検出し、次の入力クロックＤＣＤ＿ＩＮのサイクルの立ち上がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＥＴをハイレベルに維持する。また、信号生成回路５１は、各セットにおいて、入力クロックＤＣＤ＿ＩＮの６つ目サイクルの立ち上がりを検出し、次の入力クロックＤＣＤ＿ＩＮのサイクルの立ち上がりまでの期間と同じ期間に亘って信号ＣＬＫ＿ＤＥＴをハイレベルに維持する。

上述のように生成された信号ＣＬＫ＿ＤＬＹと信号ＣＬＫ＿ＤＥＴにおいては、信号ＣＬＫ＿ＤＬＹの奇数サイクルの立ち上がりから、信号ＣＬＫ＿ＤＥＴの立ち上がりまでの期間は、入力クロックＤＣＤ＿ＩＮの１周期と同じ期間である。また、信号ＣＬＫ＿ＤＬＹの偶数サイクルの立ち上がりから、信号ＣＬＫ＿ＤＥＴの立ち上がりまでの期間は、入力クロックＤＣＤ＿ＩＮの２周期と同じ期間である。

このようにして生成された信号ＣＬＫ＿ＤＬＹと信号ＣＬＫ＿ＤＥＴとを用い、エッジ検出回路５３は、信号ＤＣＤ＿ＣＯＤＥを生成し、セットごとに出力する。

演算回路１０２は、ＤＣＤ回路４１から出力された複数セット分の信号ＤＣＤ＿ＣＯＤＥを用い、入力クロックＤＣＤ＿ＩＮの１周期分の遅延素子数を演算する。具体的には、信号ＣＬＫ＿ＤＥＴの奇数サイクルにおける信号ＤＣＤ＿ＣＯＤＥのハイレベルのビット数をセット数分積算して平均を算出する（第１平均値）。また、信号ＣＬＫ＿ＤＥＴの偶数サイクルにおける信号ＤＣＤ＿ＣＯＤＥのハイレベルのビット数をセット数分積算して平均を算出する（第２平均値）。第２平均値と第１平均値との差分を算出し、入力クロック１周期分の幅を、遅延素子数に換算する。

遅延生成回路１０３は、演算回路１０２から出力される遅延素子数に基づき、クロック信号ＣＬＫ＿ＩＮを遅延させる遅延素子数を演算する。図３４は、ＤＤＲ通信におけるクロック信号の位相調整を説明するタイミングチャートである。例えば、半導体装置がＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）通信を行う場合、データの中心タイミングにクロック信号の立ち上がり・立ち下がりがくるように、クロックの位相を調整する必要がある。立ち上がりのタイミングが等しいクロックＣＬＫ＿ＩＮとデータ信号ＤＡＴＡ＿ＩＮとが入力される場合、遅延生成回路１０３は、演算回路１０２から出力される遅延素子数の１／４だけクロックＣＬＫ＿ＩＮを遅延させ、出力クロックＣＬＫ＿ＯＵＴを生成する。

以上のように、実施形態のエッジ検出回路は、ＤＣＣ回路だけでなく、ＤＬＬ回路に用いることもでき、面積の増大や、フリップフロップの増加に伴う消費電流の増加を抑制しつつ、測定対象となる周期の計測分解能を高めることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリコントローラ、２…半導体記憶装置、２Ａ…インタフェースチップ、２Ｂ…不揮発性メモリ、１１…ＲＡＭ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス回路、１６…内部バス、２０…ＤＣＣ回路、２１…メモリセルアレイ、２２…入出力回路、２４…ロジック制御回路、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、３０…ロウデコーダ、３１…センスアンプユニット、３２…入出力用パット群、３４…ロジック制御用パッド群、３５…電源入力用端子群、４１…ＤＣＤ回路、４２…演算回路、４３…ＤＣＡ回路、４４…波形生成回路、５１…信号生成回路、５２…遅延素子アレイ回路、５３…エッジ検出回路、５５、５７…遅延部、５５１、５５２…遅延素子、５６…セレクタ、５８ａ、５８ｂ…インバータ回路群、６１、６２…遅延ブロック回路、５３０…遅延ライン群、５３１～５３４…遅延ライン、５４０…遅延素子群、５７１～５７４…ＰＩ回路、６１１ｅ、６１１о…ＦＩＮＥ遅延回路、６１２…ＣＯＵＲＳＥ遅延回路、６１３…コード制御回路、６１５…遅延要素、６１６…コード変換回路、

Claims (8)

1. 第１遅延量を有する第１遅延要素を複数個直列に接続した遅延素子群を複数有する第１遅延回路と、
   一の入力クロック信号から、前記第１遅延量よりも小さな第２遅延量の遅延差を有する複数の出力クロック信号を生成する第２遅延回路と、
   前記第２遅延量よりも小さな第３遅延量を設定可能な可変遅延回路と、
   を有し、
   基準クロックの出力端子と、前記第１遅延回路の入力端子との間に、前記第２遅延回路と前記可変遅延回路とが直列に接続される、半導体集積回路。
2. 前記可変遅延回路は、遅延量の差分が前記第３遅延量に設定された複数の第２遅延要素と、セレクタとを有し、前記複数の第２遅延要素は、前記可変遅延回路の入力端子と、前記セレクタの入力端子との間に並列に接続される、請求項１に記載の半導体集積回路。
3. 前記可変遅延回路は、前記第２遅延回路から出力される前記第２遅延量の遅延差を有する２つの前記出力クロック信号を入力とする位相補間回路で構成される、請求項１に記載の半導体集積回路。
4. 前記第２遅延回路は、遅延量の差分が前記第２遅延量に設定された複数の第３遅延要素を有し、
   前記第３遅延要素の数と前記遅延素子群の数とが等しく、かつ、前記第３遅延要素の出力端子と前記遅延素子群の入力端子とが１対１で接続されており、
   前記第２遅延要素の数は前記第３遅延要素の数よりも少ない、前記請求項２に記載の半導体集積回路。
5. コントローラと接続され、コマンド、アドレス、並びに前記コマンド及びアドレスを除く転送データの転送を行う半導体記憶装置において、
   前記半導体記憶装置は、
   請求項１に記載の半導体集積回路によりクロック信号のパルス幅を計測するデューティー調整回路が設けられたインタフェースチップと、
   複数のメモリセルを備えたメモリセルアレイが形成された不揮発性メモリチップと、
   を有し、
   前記デューティー調整回路は、コントローラと前記不揮発性メモリチップとの間で、送受信されるリードイネーブル信号、または、データストローブ信号のデューティー比を調整する、半導体記憶装置。
6. 請求項５に記載の半導体記憶装置と、請求項５に記載の前記コントローラとを含む、メモリシステム。
7. コントローラと不揮発性メモリとの間で、コマンド、アドレス、並びに前記コマンド及びアドレスを除く転送データの転送を行う半導体記憶装置において、
   前記半導体記憶装置は、
   請求項１に記載の半導体集積回路によりクロック信号の周期を計測して、前記クロック信号の位相を調整する位相調整回路が設けられたインタフェースチップと、
   複数のメモリセルを備えたメモリセルアレイが形成された不揮発性メモリチップと、
   を有し、
   前記デューティー調整回路は、コントローラと前記不揮発性メモリチップとの間で、送受信されるリードイネーブル信号、または、データストローブ信号のデューティー比を調整する、半導体記憶装置。
8. 請求項７に記載の半導体記憶装置と、請求項７に記載の前記コントローラとを含む、メモリシステム。

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