JP2020155841A - 半導体集積回路及び送信装置 - Google Patents

Abstract

【課題】一つの実施形態は、複数の遅延パスの遅延量を適切に調整できる半導体集積回路及び送信装置を提供することを目的とする。【解決手段】一つの実施形態によれば、第１の信号伝送パスと第２の信号伝送パスと第１の可変遅延回路とデューティ調整回路と第２の可変遅延回路と半導体集積回路が提供される。第２の信号伝送パスは、第１の信号伝送パスに対して並列に配されている。第１の可変遅延回路は、第１の信号伝送パスに配されている。第１の可変遅延回路は、第１の遅延量を付加する。デューティ調整回路は、第１の信号伝送パスにおいて第１の可変遅延回路に直列に配されている。第２の可変遅延回路は、第２の信号伝送パスに配されている。第２の可変遅延回路は、第２の遅延量を付加する。第１の遅延量は、デューティ調整回路における信号伝送の特性に対応した第３の遅延量で第２の遅延量より小さく調整される。【選択図】図１

Description

本実施形態は、半導体集積回路及び送信装置に関する。

複数の遅延パスが並列に配された半導体集積回路では、複数の遅延パスにより異なる種類の信号が転送されることがある。このとき、複数の遅延パスの遅延量が適切に調整されることが望まれる。

特開平０８−０１２５７４号公報

一つの実施形態は、複数の遅延パスの遅延量を適切に調整できる半導体集積回路及び送信装置を提供することを目的とする。

一つの実施形態によれば、第１の信号伝送パスと第２の信号伝送パスと第１の可変遅延回路とデューティ調整回路と第２の可変遅延回路と半導体集積回路が提供される。第２の信号伝送パスは、第１の信号伝送パスに対して並列に配されている。第１の可変遅延回路は、第１の信号伝送パスに配されている。第１の可変遅延回路は、第１の遅延量を付加する。デューティ調整回路は、第１の信号伝送パスにおいて第１の可変遅延回路に直列に配されている。第２の可変遅延回路は、第２の信号伝送パスに配されている。第２の可変遅延回路は、第２の遅延量を付加する。第１の遅延量は、デューティ調整回路における信号伝送の特性に対応した第３の遅延量で第２の遅延量より小さく調整される。

図１は、実施形態にかかる半導体集積回路が適用された半導体装置の構成を示す図である。 図２は、実施形態にかかる半導体集積回路の構成を示す図である。 図３は、実施形態における可変遅延回路の構成を示す図である。 図４は、実施形態におけるデューティ調整回路の構成を示す図である。 図５は、実施形態における遅延制御回路の構成を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態に係る半導体集積回路は、半導体メモリに対するパラレルインターフェースとして用いられる。例えば、半導体集積回路１００は、図１に示す半導体装置１に搭載される。図１は、半導体集積回路１００が適用された半導体装置１の構成を示す図である。例えば、半導体装置１は、メモリコントローラ２及び半導体メモリ３を有する。コントローラ２は、制御回路４及び送信装置５を有する。送信装置５は、端子ＴＭ_ＤＱＳ，ＴＭ_ＤＱ１，ＴＭ_ＤＱ２，・・・，ＴＭ_{ＤＱ（Ｎ−１）}を介して半導体メモリ３に電気的に接続されており、端子ＴＭ_ＤＱＳ，ＴＭ_ＤＱ１，ＴＭ_ＤＱ２，・・・，ＴＭ_{ＤＱ（Ｎ−１）}を介して半導体メモリ３へ複数の信号を送信可能である。送信装置５は、クロック生成回路６、インターフェース回路７、及びクロック生成回路６とインターフェース回路７との間のパラレルインターフェースとしての半導体集積回路１００を有する。インターフェース回路７は、半導体集積回路１００から複数の信号を受けると、複数の信号を端子ＴＭ_ＤＱＳ，ＴＭ_ＤＱ１，ＴＭ_ＤＱ２，・・・，ＴＭ_{ＤＱ（Ｎ−１）}経由で半導体メモリ３へ送信可能である。

半導体集積回路１００は、パラレルインターフェースとして用いられる場合、クロック生成回路６とインターフェース回路７との間に設けられる複数の遅延パスＰＡ−ｓ，ＰＡ−１，ＰＳ−２，・・・，ＰＡ−（Ｎ−１）が並列に配されて構成される。Ｎは、任意の３以上の整数である。複数の遅延パスＰＡ−ｓ〜ＰＡ−（Ｎ−１）により異なる種類の信号が転送されることがある。

ＮＡＮＤ型フラッシュメモリなどのようにクロック（ストローブ信号）に同期した動作を行う半導体メモリ３においては、データに対して位相制御されたクロックが必要となる。そのため、制御回路４は、ストローブ信号ＤＱＳ及び（Ｎ−１）ビットのデータＤＱ［１］〜ＤＱ［Ｎ−１］の位相関係を予め調整して半導体集積回路１００へ供給する。半導体集積回路１００は、ストローブ信号ＤＱＳ及びデータＤＱ［１］〜ＤＱ［Ｎ−１］の位相関係を維持しながらそれぞれを伝送するために、基準クロックＣＫ０〜ＣＫ（Ｎ−１）を用いて、ビットスライスを行う。ビットスライスとは、パラレルデータ（すなわち、ストローブ信号ＤＱＳ及びデータＤＱ［１］〜ＤＱ［Ｎ−１］）を基準クロックＣＫ０〜ＣＫ（Ｎ−１）に同期して１ビット単位で２値化する（スライスする）処理である。このため、複数の遅延パスＰＡ−ｓ〜ＰＡ−（Ｎ−１）の間の遅延量が互いに適切に（例えば、略等しい、又は充分なマージンを有する遅延量に）調整され、パラレルデータが適切な位相関係を維持したままインターフェース回路７へ伝送されることが望まれる。

しかし、複数の遅延パスＰＡ−ｓ〜ＰＡ−（Ｎ−１）のうち、ストローブ信号ＤＱＳ用の遅延パスである遅延パスＰＡ−ｓは、データＤＱ［１］〜ＤＱ［Ｎ−１］用の遅延パスＰＡ−１〜ＰＡ−（Ｎ−１）より遅延量が大きくなる可能性がある。例えば、半導体集積回路１００は、フリップフロップ回路群１１０、可変遅延回路群１２０、デューティ調整回路１３０を有する。遅延パスＰＡ−ｓは、フリップフロップ回路群１１０、可変遅延回路群１２０、デューティ調整回路１３０を経由している。遅延パスＰＡ−１〜ＰＡ−（Ｎ−１）は、フリップフロップ回路群１１０におけるフリップフロップ回路１１１、可変遅延回路群１２０における可変遅延回路１２１を経由しているが、デューティ調整回路１３０を経由していない（図２参照）。このため、遅延パスＰＡ−ｓは、デューティ調整回路１３０の特性に対応した遅延量で他の遅延パスＰＡ−１〜ＰＡ−（Ｎ−１）より遅延量が大きくなる可能性がある。

このような事象に対して、他の遅延パスＰＡ−１〜ＰＡ−（Ｎ−１）における可変遅延回路群１２０及びインターフェース回路７の間にダミーのデューティ調整回路（デューティ調整回路１３０のミラーとなるデューティ調整回路）を配置することが考えられる。この場合、半導体集積回路１００の回路規模が増大し、半導体集積回路１００のコストが増大する可能性がある。

そこで、本実施形態では、半導体集積回路１００において、遅延パスＰＡ−ｓに配された可変遅延回路１２１の遅延量を他の遅延パスＰＡ−１〜ＰＡ−（Ｎ−１）に配された可変遅延回路１２１の遅延量より小さく調整することで、複数の遅延パスＰＡ−ｓ〜ＰＡ−（Ｎ−１）の等遅延化を図る。

具体的には、半導体集積回路１００は、図２に示すように構成される。図２は、半導体集積回路１００の構成を示す図である。

半導体集積回路１００は、フリップフロップ回路群１１０、可変遅延回路群１２０、デューティ調整回路１３０を有することに加えて、可変遅延回路群１２０の遅延量を調整する遅延制御回路１４０を有する。

フリップフロップ回路群１１０は、複数のフリップフロップ回路１１１−ｓ，１１１−１，１１１−２，・・・，１１１−（Ｎ−１）を有する。フリップフロップ回路１１１−ｓ，１１１−１，１１１−２，・・・，１１１−（Ｎ−１）は、それぞれ、遅延パスＰＡ−ｓ，ＰＡ−１，ＰＡ−２，・・・，ＰＡ−（Ｎ−１）上に配されている。

フリップフロップ回路１１１−ｓは、制御回路４からデータ端子Ｄに供給されるストローブ信号ＤＱＳを、クロック端子ＣＫに供給されるクロックＣＫ０に同期して保持し、保持されたストローブ信号ＤＱＳを出力端子Ｑから出力する。フリップフロップ回路１１１−１は、制御回路４からデータ端子Ｄに供給されるデータＤＱ［１］を、クロック端子ＣＫに供給されるクロックＣＫ１に同期して保持し、保持されたデータＤＱ［１］を出力端子Ｑから出力する。フリップフロップ回路１１１−２は、制御回路４からデータ端子Ｄに供給されるデータＤＱ［２］を、クロック端子ＣＫに供給されるクロックＣＫ２に同期して保持し、保持されたデータＤＱ［２］を出力端子Ｑから出力する。同様に、フリップフロップ回路１１１−（Ｎ−１）は、制御回路４からデータ端子Ｄに供給されるデータＤＱ［Ｎ−１］を、クロック端子ＣＫに供給されるクロックＣＫ（Ｎ−１）に同期して保持し、保持されたデータＤＱ［Ｎ−１］を出力端子Ｑから出力する。

なお、クロック生成回路６は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路６ａ及びクロックツリー回路６ｂを有する。ＰＬＬ回路６ａは、複数のクロックＣＫ０，ＣＫ１，・・・，ＣＫ（Ｎ−１）を生成してクロックツリー回路６ｂへ供給する。クロックツリー回路６ｂは、複数のクロックＣＫ０，ＣＫ１，・・・，ＣＫ（Ｎ−１）をツリー状に複数のフリップフロップ回路１１１−ｓ，１１１−１，１１１−２，・・・，１１１−（Ｎ−１）へ分配する。これにより、クロック生成回路６は、互いに同期した複数のクロックＣＫ０，ＣＫ１，・・・，ＣＫ（Ｎ−１）を複数のフリップフロップ回路１１１−ｓ，１１１−１，１１１−２，・・・，１１１−（Ｎ−１）へ供給可能である。

可変遅延回路群１２０は、複数の可変遅延回路１２１−ｓ，１２１−１，１２１−２，・・・，１２１−（Ｎ−１）を有する。可変遅延回路１２１−ｓ，１２１−１，１２１−２，・・・，１２１−（Ｎ−１）は、それぞれ遅延素子ＤＬＹ＿１，ＤＬＹ＿２，ＤＬＹ＿３，・・・，ＤＬＹ＿Ｎとも呼ぶことにする。可変遅延回路１２１−ｓ，１２１−１，１２１−２，・・・，１２１−（Ｎ−１）は、それぞれ、遅延パスＰＡ−ｓ，ＰＡ−１，ＰＡ−２，・・・，ＰＡ−（Ｎ−１）上に配されている。

可変遅延回路１２１−ｓは、フリップフロップ回路１１１−ｓから供給されたストローブ信号ＤＱＳに対して遅延量Ｄ＿ｓ＝所定の遅延量Ｄ×ｎ［ｓ］（ｎ［ｓ］≦ｐ、且つｎ［ｓ］は任意の１以上の整数）を付加し、遅延量Ｄ＿ｓが付加されたストローブ信号ＤＱＳを出力する。可変遅延回路１２１−１は、フリップフロップ回路１１１−１から供給されたデータＤＱ［１］に対して遅延量Ｄ＿１＝所定の遅延量Ｄ×ｎ［１］（ｎ［１］≦ｐ）を付加し、遅延量Ｄ＿１が付加されたデータＤＱ［１］を出力する。可変遅延回路１２１−２は、フリップフロップ回路１１１−２から供給されたデータＤＱ［２］に対して遅延量Ｄ＿２＝所定の遅延量Ｄ×ｎ［２］（ｎ［２］≦ｐ）を付加し、遅延量Ｄ＿２が付加されたデータＤＱ［２］を出力する。同様に、可変遅延回路１２１−（Ｎ−１）は、フリップフロップ回路１１１−（Ｎ−１）から供給されたデータＤＱ［Ｎ−１］に対して遅延量Ｄ＿（Ｎ−１）＝所定の遅延量Ｄ×ｎ［Ｎ−１］（ｎ［Ｎ−１］≦ｐ）を付加し、遅延量Ｄ×ｎ［Ｎ−１］が付加されたデータＤＱ［Ｎ−１］を出力する。

各可変遅延回路１２１−ｓ，１２１−１，１２１−２，・・・，１２１−（Ｎ−１）は、図３に示すように、それぞれに付加される遅延量Ｄ×ｎ［ｓ］，Ｄ×ｎ［１］，Ｄ×ｎ［２］，・・・，Ｄ×ｎ［Ｎ−１］が遅延制御回路１４０からの制御信号で可変されるように構成されている。各可変遅延回路１２１−ｓ，１２１−１，１２１−２，・・・，１２１−（Ｎ−１）は、同様の構成であるため、図３では、可変遅延回路１２１として示されている。図３は、可変遅延回路１２１の構成を示す図である。

可変遅延回路１２１は、ディレイチェーン６０及びセレクタ７０を有する。ディレイチェーン６０は、複数の遅延素子６１−１〜６１−ｐ（ｐは２以上の任意の整数）が直列に接続された構成を有する。各遅延素子６１−１〜６１−ｐは、互いに等価な遅延特性（例えば、均等な遅延量Ｄ）を有する。

ディレイチェーン６０における各遅延素子６１−１〜６１−ｐは、入力信号φＩＮに対して先頭からの段数に応じて遅延されたタップ出力ＴＡＰ１〜ＴＡＰｐをセレクタ７０へ出力する。例えば、先頭からｋ番目（ｋは任意の１以上ｐ以下の整数）の遅延素子６１−ｋは、入力信号φＩＮに対して遅延量Ｄ×ｋで遅延させたタップ出力ＴＡＰｋをセレクタ７０へ出力する。

セレクタ７０は、遅延制御回路１４０から供給されたセレクト信号φＳＥＬに応じて、複数の遅延素子６１−１〜６１−ｐからの複数のタップ出力ＴＡＰ１〜ＴＡＰｐのうちの１つを選択して、所望の遅延量Ｄ_{ｔｏｔａｌ}を有する出力信号φＯＵＴを出力する。

ここで、セレクト信号φＳＥＬは、遅延量に対応したタップ数を示す信号とすることができる。すなわち、各可変遅延回路１２１−ｓ，１２１−１，１２１−２，・・・，１２１−（Ｎ−１）に付加される遅延量Ｄ×ｎ［ｓ］，Ｄ×ｎ［１］，Ｄ×ｎ［２］，・・・，Ｄ×ｎ［Ｎ−１］について、それぞれ、セレクト信号φＳＥＬ＝ｎ［ｓ］，ｎ［１］，ｎ［２］，・・・，ｎ［Ｎ−１］とすることができる。

図２に戻って、デューティ調整回路１３０は、ＤＣＡ（Ｄｕｔｙ Ｃｙｃｌｅ Ａｄｊｕｓｔｅｒ）１３１を有する。ＤＣＡ１３１は、遅延パスＰＡ−ｓ上に配されている。

ＤＣＡ１３１は、可変遅延回路１２１−ｓから供給されたストローブ信号ＤＱＳに対して、デューティ比の調整を行い、調整後のストローブ信号ＤＱＳを出力する。ＤＣＡ１３１は、図４に示すように、そのデューティ比の調整量が遅延制御回路１４０からのセレクト信号φＤＵＴＹで可変されるように構成されている。図４は、デューティ調整回路１３０におけるＤＣＡ１３１の構成を示す図である。

ＤＣＡ１３１は、ディレイチェーン１６０、セレクタ１７０、遅延素子２６１、セレクタ１３１１、ＡＮＤゲート１３１２、ＯＲゲート１３１３を有する。ディレイチェーン１６０は、複数の遅延素子１６１−１〜１６１−ｐが直列に接続された構成を有する。各遅延素子１６１−１〜１６１−ｐは、互いに等価な遅延特性（例えば、均等な遅延量Ｄ）を有するとともに、各可変遅延回路１２１の各遅延素子６１−１〜６１−ｐ（図３参照）と等価な遅延特性（等しい遅延量Ｄ）を有する。すなわち、ディレイチェーン１６０及びセレクタ１７０を含むディレイブロック１８０は、可変遅延回路１２１（図３参照）と等価な回路構成を有する。

遅延素子２６１は、各遅延素子１６１−１〜１６１−ｐと等価な遅延特性（等しい遅延量Ｄ）を有するとともに、各遅延素子６１−１〜６１−ｐ（図３参照）と等価な遅延特性（等しい遅延量Ｄ）を有する。遅延素子２６１により付与される遅延量（例えば、遅延量Ｄ）は、ＤＣＡ１３１における最小遅延量に対応している。

セレクト信号φＤＵＴＹは、セレクタ１７０及びセレクタ１３１１にそれぞれ供給される。ＡＮＤゲート１３１２は、入力信号φＩＮに対して遅延素子２６１で遅延量Ｄが付与された信号と、ディレイブロック１８０の出力との論理積を演算して、演算結果をセレクタ１３１１へ出力する。ＯＲゲート１３１３は、入力信号φＩＮに対して遅延素子２６１で遅延量Ｄが付与された信号と、ディレイブロック１８０の出力との論理和を演算し、演算結果をセレクタ１３１１へ出力する。

セレクタ１３１１は、遅延制御回路１４０から供給されたセレクト信号φＤＵＴＹに応じて、デューティ比調整のために入力信号φＩＮの立ち上がりエッジを選択的に遅延させる場合にＡＮＤゲート１３１２の演算結果を選択し、デューティ比調整のために入力信号φＩＮの立ち下がりエッジを選択的に遅延させる場合にＯＲゲート１３１３の演算結果を選択する。

図２に戻って、遅延制御回路１４０は、遅延パスＰＡ−ｓに配された可変遅延回路１２１−ｓの遅延量Ｄ×ｎ［ｓ］を他の遅延パスＰＡ−１〜ＰＡ−（Ｎ−１）に配された可変遅延回路１２１−１〜１２１−（Ｎ−１）の遅延量Ｄ×ｎ［１］，Ｄ×ｎ［２］，・・・，Ｄ×ｎ［Ｎ−１］より小さく調整する。

遅延制御回路１４０は、遅延量Ｄ×ｎ［ｓ］を、ＤＣＡ１３１の特性に対応した遅延量（例えば、ＤＣＡ１３１の最小遅延量Ｄ）でＤ×ｎ［１］，Ｄ×ｎ［２］，・・・，Ｄ×ｎ［Ｎ−１］より小さく調整する。例えば、遅延制御回路１４０は、Ｄ×ｎ［１］＝Ｄ×ｎ［２］＝・・・＝Ｄ×ｎ［Ｎ−１］＝Ｄ×ｍ（ｍは任意の２以上の整数）に調整する場合、Ｄ×ｎ［ｓ］＝Ｄ×（ｍ−１）に調整してもよい。これにより、複数の遅延パスＰＡ−ｓ〜ＰＡ−（Ｎ−１）の遅延量を略均等にすることができる。

なお、各可変遅延回路１２１−ｓ，１２１−１，１２１−２，・・・，１２１−（Ｎ−１）で付加する所定の遅延量Ｄが互いにバラツキを有する場合、遅延制御回路１４０は、遅延パスＰＡ−ｓ〜ＰＡ−（Ｎ−１）の遅延量が均等になるようにキャリブレーションを行ってもよい。この場合、遅延制御回路１４０は、各遅延パスＰＡ−ｓ〜ＰＡ−（Ｎ−１）を等遅延化する際の基準として、各可変遅延回路１２１−ｓ，１２１−１，１２１−２，・・・，１２１−（Ｎ−１）について設定した遅延段数ｎ［１］，ｎ［２］，・・・，ｎ［Ｎ−１］を記憶しておくことができる。

遅延制御回路１４０における各可変遅延回路１２１−ｓ〜１２１−（Ｎ−１）を制御する構成は、例えば図５に示すように構成され得る。図５は、遅延制御回路１４０の一部の構成を示す図である。なお、遅延制御回路１４０におけるデューティ調整回路１３０を制御する部分は、図示の簡略化のため、省略されている。

遅延制御回路１４０は、シーケンサ１４１、測定器１４２、セレクタ１４３、計算回路１４４、減算器１４５、セレクタ１４６、セレクタ１４７−１〜１４７−Ｎ、保持回路１４８−１〜１４８−Ｎ、セレクタ１４９−１〜１４９−Ｎ、適用回路１５１−１〜１５１−Ｎを有する。

シーケンサ１４１は、遅延制御回路１４０の各部を統括的に制御する。例えば、シーケンサ１４１は、制御信号φＭＳを測定器１４２へ供給する。測定器１４２は、制御信号φＭＳがアクティブレベルになると、単位角度遅延量当たりのタップ数の計算が指示されたとして、この計算を開始する。測定器１４２は、リングオシレータを有し、単位角度遅延量当たりのタップ数を示す単位タップ数信号φＵＴを生成して計算回路１４４へ供給する。なお、測定器１４２は、リングオシレータに代えて、１周期を超える長さをもつ遅延素子、位相比較器、及び位相比較シーケンサで、３６０度分のＴＡＰ数を求めるような回路であっても良い。

セレクタ１４３は、各可変遅延回路１２１−ｓ〜１２１−（Ｎ−１）に対する角度遅延量ＡＮＧ［１］〜ＡＮＧ［Ｎ］を制御回路４（図１参照）から受ける。シーケンサ１４１は、設定すべき遅延量の計算対象の可変遅延回路１２１を選択し、選択された可変遅延回路１２１を示すセレクト信号φＤＬＹをセレクタ１４３の制御端子へ供給する。セレクタ１４３は、セレクト信号φＤＬＹで示された可変遅延回路１２１に対応する角度遅延量ＡＮＧを選択して計算回路１４４へ出力する。

例えば、セレクト信号φＤＬＹ＝１である場合、セレクタ１４３は、可変遅延回路１２１−ｓが選択されているとして、角度遅延量ＡＮＧ［１］を選択して計算回路１４４へ出力する。例えば、セレクト信号φＤＬＹ＝２である場合、セレクタ１４３は、可変遅延回路１２１−１が選択されているとして、角度遅延量ＡＮＧ［２］を選択して計算回路１４４へ出力する。

シーケンサ１４１は、制御信号φＣＡＬＣを計算回路１４４へ供給する。計算回路１４４は、制御信号φＣＡＬＣがアクティブレベルになると、セレクタ１４３からの角度遅延量に相当するタップ数の計算が指示されたとして、この計算を開始する。すなわち、計算回路１４４は、セレクタ１４３から供給される角度遅延量ＡＮＧに、測定器１４２から供給される単位タップ数信号φＵＴで示される単位タップ数を乗算して、角度遅延量ＡＮＧに対応するタップ数を求める。計算回路１４４は、算出したタップ数を減算器１４５及びセレクタ１４６へ供給する。

減算器１４５は、角度遅延量ＡＮＧに対応するタップ数を計算回路１４４から受け、ＤＣＡ１３１の特性に対応するタップ数φＤＴを制御回路４（図１参照）から受ける。減算器１４５は、角度遅延量ＡＮＧに対応するタップ数から、ＤＣＡ１３１の特性に対応するタップ数φＤＴを減算し、減算結果をセレクタ１４６へ供給する。

例えば、角度遅延量ＡＮＧに対応するタップ数が「３」であり、ＤＣＡ１３１の特性に対応するタップ数φＤＴがＤＣＡ１３１の最小遅延量に対応するタップ数「１」である場合（図４参照）、減算器１４５は、３−１＝２を減算結果としてセレクタ１４６へ供給する。このとき、計算回路１４４からセレクタ１４６へは、タップ数「３」が供給される。なお、セレクタ１４６とセレクタ１４７−１〜１４７−Ｎとの間に、セレクタ１４６から出力されるタップ数をクリッピングする回路を設けてもよい。クリッピングする回路は、可変遅延回路１２１が物理的に有する最小タップ数から最大タップ数までの間になるように、セレクタ１４６から出力されるタップ数をクリッピングする。

シーケンサ１４１は、選択された可変遅延回路１２１がＤＣＡ１３１を経由する遅延パスに対応しているか否かを示す制御信号φＤＣＡを生成してセレクタ１４６へ供給する。例えば、シーケンサ１４１は、計算対象として可変遅延回路１２１−ｓを選択している場合、φＤＣＡ＝１とし、計算対象として可変遅延回路１２１−１〜１２１−（Ｎ−１）を選択している場合、φＤＣＡ＝０とする。

セレクタ１４６は、φＤＣＡ＝１であれば、減算器１４５からの減算結果のタップ数を選択してセレクタ１４７−１〜１４７−Ｎへ供給する。セレクタ１４６は、φＤＣＡ＝０であれば、計算回路１４４から供給されたタップ数を選択してセレクタ１４７−１〜１４７−Ｎへ供給する。

シーケンサ１４１は、計算回路１４４及び減算器１４５の計算が終わるまで（例えば、全ての可変遅延回路１２１についてタップ数の計算が完了するまで）は制御信号φＣＯＭＰ＝０として各セレクタ１４７−１〜１４７−Ｎの制御端子へ供給する。各セレクタ１４７−１〜１４７−Ｎは、制御信号φＣＯＭＰ＝０であれば、保持回路１４８−１〜１４８−Ｎの出力を選択して保持回路１４８−１〜１４８−Ｎの入力へ供給する。シーケンサ１４１は、計算回路１４４からセレクタ１４６へ供給される計算進行状況を把握可能であり、最後の角度遅延量ＡＮＧ［Ｎ］に対する計算結果が計算回路１４４からセレクタ１４６へ供給されたことを認識すると、計算回路１４４及び減算器１４５の計算が終わったと判断する。シーケンサ１４１は、計算回路１４４及び減算器１４５の計算が終わると（例えば、全ての可変遅延回路１２１についてタップ数の計算が完了すると）、制御信号φＣＯＭＰ＝１として各セレクタ１４７−１〜１４７−Ｎの制御端子へ供給する。各セレクタ１４７−１〜１４７−Ｎは、セレクタ１４６から供給されたタップ数を保持回路１４８へ供給する。これにより、最新のタップ数の計算結果が、順次、保持回路１４８−１〜１４８−Ｎに保持される。

保持回路１４８−１〜１４８−Ｎに保持されたタップ数は、それぞれ、セレクタ１４９−１〜１４９−Ｎへ供給される。各セレクタ１４９−１〜１４９−Ｎは、インターフェース回路７がアイドル状態（半導体メモリ３がレディ状態）であるか否かを示すセレクト信号φＩＤＬＥをインターフェース回路７（図１参照）から制御端子で受ける。保持回路１４８−１〜１４８−Ｎは、例えば、フリップフロップにより構成され得る。

セレクト信号φＩＤＬＥ＝０であれば、インターフェース回路７がアイドル状態でない（半導体メモリ３がビジー状態）であるとして、各セレクタ１４９−１〜１４９−Ｎは、適用回路１５１−１〜１５１−Ｎの出力を選択して適用回路１５１−１〜１５１−Ｎの入力へ供給する。すなわち、可変遅延回路１２１−ｓ〜１２１−（Ｎ−１）へのタップ数の計算結果が適用されない。適用回路１５１−１〜１５１−Ｎは、例えば、フリップフロップにより構成され得る。

セレクト信号φＩＤＬＥ＝１であれば、インターフェース回路７がアイドル状態である（半導体メモリ３がレディ状態）であるとして、各セレクタ１４９−１〜１４９−Ｎは、保持回路１４８−１〜１４８−Ｎから供給されたタップ数の計算結果を選択して適用回路１５１−１〜１５１−Ｎへ供給する。これにより、可変遅延回路１２１−ｓ〜１２１−（Ｎ−１）へのタップ数の計算結果が適用される。

例えば、角度遅延量ＡＮＧに対応するタップ数が「３」であり、ＤＣＡ１３１の特性に対応するタップ数φＤＴがＤＣＡ１３１の最小遅延量に対応するタップ数「１」である上記の例では、可変遅延回路１２１−ｓへ減算結果のタップ数「２」が設定され、他の各可変遅延回路１２１−１〜１２１−Ｎへタップ数「３」が設定される。

以上のように、実施形態では、半導体集積回路１００において、遅延パスＰＡ−ｓに配された可変遅延回路の遅延量を他の遅延パスＰＡ−１〜ＰＡ−（Ｎ−１）に配された可変遅延回路の遅延量より小さく調整する。これにより、他の遅延パスＰＡ−１〜ＰＡ−（Ｎ−１）にダミーのデューティ調整回路を配置する場合に比べて、回路面積の増大を抑制できるとともに、複数の遅延パスＰＡ−ｓ〜ＰＡ−（Ｎ−１）を等遅延化できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体装置、５ 送信装置、１００ 半導体集積回路、１２１−ｓ，１２１−１〜１２１−Ｎ 可変遅延回路、１３０ デューティ調整回路、１４０ 遅延制御回路。

特公平０８−０１２５７４号公報 特許第４５６６５６０号公報 特開２００１−２６４３９０号公報 特許第５４９３７７６号公報 特許第４９６３９６９号公報

Claims (8)

1. 第１の信号伝送パスと、
   前記第１の信号伝送パスに対して並列に配された第２の信号伝送パスと、
   前記第１の信号伝送パスに配され、第１の遅延量を付加する第１の可変遅延回路と、
   前記第１の信号伝送パスにおいて第１の可変遅延回路に直列に配されたデューティ調整回路と、
   前記第２の信号伝送パスに配され、第２の遅延量を付加する第２の可変遅延回路と、
   を備え、
   前記第１の遅延量は、前記デューティ調整回路における信号伝送の特性に対応した第３の遅延量で前記第２の遅延量より小さく調整される
   半導体集積回路。
2. 所定の遅延量から前記第３の遅延量を減算して前記第１の遅延量を求め、求められた前記第１の遅延量を前記第１の可変遅延回路に設定する制御回路をさらに備える
   請求項１に記載の半導体集積回路。
3. 前記制御回路は、前記所定の遅延量から前記第３の遅延量を減算せずに前記第２の遅延量を求め、求められた前記第２の遅延量を前記第２の可変遅延回路に設定する
   請求項２に記載の半導体集積回路。
4. 前記第１の可変遅延回路は、
   複数の遅延素子が直列接続された第１のディレイチェーンと、
   前記第１のディレイチェーンで使用される遅延素子数を切り替える第１の切替回路と、
   を有し、
   前記第２の可変遅延回路は、
   複数の遅延素子が直列接続された第２のディレイチェーンと、
   前記第２のディレイチェーンで使用される遅延素子数を切り替える第２の切替回路と、
   を有し、
   前記制御回路は、
   前記第１のディレイチェーンで前記第１の遅延量に対応した遅延素子数が使用されるように前記第１の切替回路を制御し、前記第２のディレイチェーンで前記第２の遅延量に対応した遅延素子数が使用されるように前記第２の切替回路を制御する
   請求項２に記載の半導体集積回路。
5. 前記制御回路は、前記第２の遅延量に対応した遅延素子数から前記デューティ調整回路の第３の遅延量に対応した遅延素子数を減算する減算回路を有する
   請求項４に記載の半導体集積回路。
6. 前記第１の信号伝送パスは、ストローブ信号用の伝送パスであり、
   前記第２の信号伝送パスは、データ用の伝送パスである
   請求項１から５のいずれか１項に記載の半導体集積回路。
7. 前記第１の信号伝送パスに配され、クロック入力ノードがクロック生成回路に接続され、データ入力ノードで前記ストローブ信号を受ける第１のフリップフロップと、
   前記第２の信号伝送パスに配され、クロック入力ノードが前記クロック生成回路に接続され、データ入力ノードで前記データを受ける第２のフリップフロップと、
   請求項６に記載の半導体集積回路。
8. クロック生成回路と、
   インターフェース回路と、
   前記クロック生成回路及び前記インターフェース回路の間に配された半導体集積回路と、
   を備え、
   前記半導体集積回路は、
   前記クロック生成回路及び前記インターフェース回路の間に電気的に接続された第１の信号伝送パスに配され、第１の遅延量を付加する第１の可変遅延回路と、
   前記第１の信号伝送パスにおいて第１の可変遅延回路に直列に配されたデューティ調整回路と、
   前記クロック生成回路及び前記インターフェース回路の間に電気的に接続され、前記第１の信号伝送パスに対して並列に配された第２の信号伝送パスに配され、第２の遅延量を付加する第２の可変遅延回路と、
   を有し、
   前記第１の遅延量は、前記デューティ調整回路おける信号伝送の特性に対応した第３の遅延量で前記第２の遅延量より小さく調整される
   送信装置。

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