CN115798533A - 半导体集成电路、半导体存储装置以及存储系统 - Google Patents

半导体集成电路、半导体存储装置以及存储系统 Download PDF

Info

Publication number
CN115798533A
CN115798533A CN202210145470.1A CN202210145470A CN115798533A CN 115798533 A CN115798533 A CN 115798533A CN 202210145470 A CN202210145470 A CN 202210145470A CN 115798533 A CN115798533 A CN 115798533A
Authority
CN
China
Prior art keywords
signal
delay
circuit
clock
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210145470.1A
Other languages
English (en)
Inventor
中田将嗣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN115798533A publication Critical patent/CN115798533A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0233—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/86—Generating pulses by means of delay lines and not covered by the preceding subgroups

Abstract

实施方式提供能够在抑制面积、消耗电流的同时提高脉冲信号的计测分辨率的半导体集成电路、半导体存储装置以及存储系统。一个实施方式的半导体集成电路具有：延迟元件阵列电路(52)，其串联连接有多个具有延迟量(Tw)的延迟元件；延迟线群(530)，其具有多个输入所对应的延迟元件的输出的触发器(53β)；延迟元件群(540)，其从输入时钟信号生成具有比延迟量(Tw)小的第2延迟量的延迟差的多个输出时钟信号；以及延迟部(55)，其能够设定比第2延迟量小的第3延迟量，延迟元件群(540)和延迟部(55)串联连接在输入信号(CLK＿DET)的输出端子与延迟线群(530)的输入端子之间。

Description

半导体集成电路、半导体存储装置以及存储系统
本申请享受以日本特许申请2021－147559号(申请日：2021年9月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及半导体集成电路、半导体存储装置以及存储系统。
背景技术
已知对时钟等的脉冲信号的周期进行计测的半导体集成电路、具备该半导体集成电路的半导体存储装置以及存储系统。
发明内容
实施方式提供能够在抑制面积、消耗电流的同时提高脉冲信号的计测分辨率的半导体集成电路、半导体存储装置以及存储系统。
本实施方式的半导体集成电路具有：延迟元件群，其串联连接有多个具有第1延迟量的第1延迟要素；触发器群，其具有多个触发器，所述触发器输入所述延迟元件群的所述多个第1延迟要素中的所对应的第1延迟要素的输出；第2延迟电路，其从第1时钟信号生成具有比所述第1延迟量小的第2延迟量的延迟差的多个第2时钟信号；以及可变延迟电路，其能够设定比所述第2延迟量小的第3延迟量。所述第2延迟电路和所述可变延迟电路串联连接在第3时钟的输出端子与所述触发器群的输入端子之间。
附图说明
图1是表示本发明的实施方式涉及的存储系统的构成例的框图。
图2是表示本实施方式的半导体存储装置的构成例的框图。
图3是表示DCC电路的构成例的框图。
图4是表示DCD电路的构成例的框图。
图5是表示延迟元件阵列电路的一个例子的电路图。
图6是表示第1实施方式的边沿检测电路的一个例子的电路图。
图7是表示DCA电路的构成例的框图。
图8是表示延迟块电路的构成例的电路图。
图9是表示FINE延迟电路的构成例的电路图。
图10是表示波形生成电路的构成例的电路图。
图11是说明DCC电路的动作的一个例子的时序图。
图12是说明DCD电路的动作的一个例子的时序图。
图13A是说明DCD电路的动作的一个例子的时序图。
图13B是说明DCD电路的动作的一个例子的时序图。
图14是对运算电路的动作进行说明的流程图。
图15是表示DCC电路的输入时钟和输出时钟的一个例子的波形图。
图16是码信号DN＿F的值的例子。
图17是码信号DN＿C的值的例子。
图18是码信号DN＿FD的值的例子。
图19是码信号DN＿CD的值的例子。
图20是对FINE延迟电路中的动作进行说明的时序图。
图21表示码信号DN＿FD、DN＿FDB与时钟FOUTB＿EVN、时钟FOUTB＿ODD的延迟时间的关系的图。
图22是表示COURSE延迟电路的动作期间的一个状态的例子的图。
图23是对图22的状态下的COURSE延迟电路的动作进行说明的时序图。
图24是表示COURSE延迟电路的动作期间的一个状态的例子的图。
图25是对图24的状态下的COURSE延迟电路的动作进行说明的时序图。
图26是对波形生成电路中的动作的一个例子进行说明的时序图。
图27是表示比较例的边沿检测电路的一个例子的电路图。
图28是表示第2实施方式的边沿检测电路的一个例子的电路图。
图29是表示PI电路的一个例子的电路图。
图30A是对PI电路的动作的一个例子进行说明的电路图。
图30B是对PI电路的动作的一个例子进行说明的电路图。
图31是对PI电路的动作的一个例子进行说明的时序图。
图32是表示第3实施方式中的DLL电路的构成例的框图。
图33是对第3实施方式中的DCD电路的动作的一个例子进行说明的时序图。
图34是对DDR通信中的时钟信号的相位调整进行说明的时序图。
标号说明
1存储控制器；2半导体存储装置；2A接口芯片；2B非易失性存储器；11RAM；12处理器；13主机接口；14ECC电路；15存储器接口电路；16内部总线；20DCC电路；21存储单元阵列；22输入输出电路；24逻辑控制电路；26寄存器；27定序器；28电压生成电路；30行译码器；31感测放大器单元；32输入输出用焊盘群；34逻辑控制用焊盘群；35电源输入用端子群；41DCD电路；42运算电路；43DCA电路；44波形生成电路；51信号生成电路；52延迟元件阵列电路；53边沿检测电路；55、57延迟部；551、552延迟元件；56选择器；58a、58b反相器电路群；61、62延迟块电路；530延迟线群；531～534延迟线；540延迟元件群；571～574PI电路；611e、611оFINE延迟电路；612COURSE延迟电路；613码控制电路；615延迟元件；616码变换电路
具体实施方式
以下，参照附图对实施方式进行说明。
(第1实施方式)
(1.构成)
(1－1.存储系统的构成)
图1是表示本发明的实施方式涉及的存储系统的构成例的框图。本实施方式的存储系统具备存储控制器1和半导体存储装置2。存储系统能够与主机连接。主机例如是个人计算机、便携终端等的电子设备。
半导体存储装置2具备以非易失的方式存储数据的存储器(以下表示为非易失性存储器)。非易失性存储器例如是具有每个存储单元能够存储3bit(位)的存储单元的NAND存储器(NAND闪速存储器)、即3bit/Cell(TLC：Triple Level Cell(三层单元))的NAND存储器。此外，非易失性存储器2也可以是1bit/Cell(位/单元)、2bit/Cell或者4bit/Cell的NAND存储器。
存储控制器1按照来自主机的写入请求，对向半导体存储装置2的数据写入进行控制。另外，存储控制器1按照来自主机的读出请求，对从半导体存储装置2的数据读出进行控制。在存储控制器1与半导体存储装置2之间收发芯片使能信号/CE、就绪忙信号/RB、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP、作为数据的信号DQ＜7：0＞、数据选通信号DQS、/DQS的各信号。此外，在本说明书中，信号名称之前的记号“/”表示不伴随着记号“/”的名称的信号的反转逻辑。
例如，半导体存储装置2和存储控制器1分别作为半导体芯片(以下也简称为“芯片”)来形成。
芯片使能信号/CE是用于使半导体存储装置2为使能的信号。就绪忙信号/RB是用于表示半导体存储装置2是为就绪状态(受理来自外部的命令的状态)、还是为忙状态(不受理来自外部的命令的状态)的信号。命令锁存使能信号CLE是表示信号DQ＜7：0＞为命令的信号。地址锁存使能信号ALE是表示信号DQ＜7：0＞为地址的信号。写使能信号/WE是用于将所接收到的信号取入到半导体存储装置2的信号，通过存储控制器1，每当接收命令、地址以及数据时被断言。在写使能信号/WE为"L(Low(低))"电平的期间对半导体存储装置2进行指示以使得取入信号DQ＜7：0＞。
读使能信号RE、/RE是用于存储控制器1从半导体存储装置2读出数据的信号。例如，被使用于对输出信号DQ＜7：0＞时的半导体存储装置2的动作定时进行控制。写保护信号/WP是用于对半导体存储装置2指示禁止数据写入以及擦除的信号。信号DQ＜7：0＞是在半导体存储装置2与存储控制器1之间收发的数据的实体，包括命令、地址以及数据。数据选通信号DQS、/DQS是用于对信号DQ＜7：0＞的输入输出的定时进行控制的信号。
存储控制器1具备RAM(RandomAccess Memory，随机访问存储器)11、处理器12、主机接口电路13、ECC(Error Check and Correct，错误检查和纠正)电路14以及存储器接口电路15。RAM11、处理器12、主机接口电路13、ECC电路14以及存储器接口电路15相互通过内部总线16相连接。
主机接口电路13向内部总线16输出从主机接收到的请求、用户数据(写入数据)等。另外，主机接口电路13向主机发送从半导体存储装置2读出的用户数据、来自处理器12的响应等。
存储器接口电路15基于处理器12的指示，对向半导体存储装置2写入用户数据等的处理、从半导体存储装置2读出用户数据等的处理进行控制。
处理器12总括地对存储控制器1进行控制。处理器12例如为CPU(CentralProcessing Unit，中央处理单元)、MPU(Micro Processing Unit，微处理单元)等。处理器12在经由主机接口电路13从主机接受到请求的情况下，按照该请求，对存储器接口电路15指示向半导体存储装置2的用户数据以及奇偶检验的写入。另外，处理器12按照来自主机的请求，对存储器接口电路15指示从半导体存储装置2的用户数据以及奇偶检验的读出。
处理器12对于储存于RAM11的用户数据，决定半导体存储装置2上的保存区域(存储器区域)。用户数据经由内部总线16被保存于RAM11。处理器12对作为写入单位的页单位的数据(页数据)实施存储器区域的决定。在本说明书中，将保存于半导体存储装置2的1页的用户数据定义为单位数据。一般而言，单位数据由ECC电路14进行编码而作为码字保存于半导体存储装置2。在本实施方式中，编码不是必须的。存储控制器1也可以不进行编码而将单位数据保存于半导体存储装置2，但在图1中作为一个构成例示出了进行编码的构成。在存储控制器1不进行编码的情况下，页数据与单位数据一致。另外，既可以基于一个单位数据生成一个码字，也可以基于单位数据被分割而得到的分割数据来生成一个码字。另外，也可以使用多个单位数据生成一个码字。
处理器12按单位数据决定写入目的地的半导体存储装置2的存储器区域。对半导体存储装置2的存储器区域分配有物理地址。处理器12使用物理地址对单位数据的写入目的地的存储器区域进行管理。处理器12执行所决定的存储器区域(物理地址)，对存储器接口电路15进行指示以使得将用户数据写入到半导体存储装置2。处理器12对用户数据的逻辑地址(主机管理的逻辑地址)与物理地址的对应进行管理。处理器12在接收到包括来自主机的逻辑地址的读出请求的情况下，确定与逻辑地址对应的物理地址，指定物理地址，对存储器接口电路15指示用户数据的读出。
ECC电路14对保存于RAM11的用户数据进行编码，生成码字。另外，ECC电路14对从半导体存储装置2读出的码字进行解码。
RAM11在到向半导体存储装置2存储从主机接收到的用户数据为止的期间暂时保存该用户数据，在到向主机发送从半导体存储装置2读出的数据为止的期间暂时保存该数据。RAM11例如为SRAM(Static Random Access Memory，静态随机访问存储器)、DRAM(Dynamic Random Access Memory，动态随机访问存储器)等的通用存储器。
在图1中示出了存储控制器1分别具备ECC电路14和存储器接口电路15的构成例，但也可以是ECC电路14内置于存储器接口电路15的构成。另外，也可以是ECC电路14内置于半导体存储装置2的构成。
在从主机接收到写入请求的情况下，存储系统如以下那样进行动作。处理器12使成为写入对象的数据暂时存储于RAM11。处理器12读出保存于RAM11的数据，并输入到ECC电路14。ECC电路14对所被输入的数据进行编码，将码字输入到存储器接口电路15。存储器接口电路15将被输入的码字写入到半导体存储装置2。
在接收到来自主机的读出请求的情况下，存储系统如以下那样进行动作。存储器接口电路15将从半导体存储装置2读出的码字输入到ECC电路14。ECC电路14对被输入的码字进行解码，将解码后的数据保存于RAM11。处理器12经由主机接口电路13向主机发送保存于RAM11的数据。
(1－2.半导体存储装置的构成)
图2是表示本实施方式的半导体存储装置的构成例的框图。本实施方式的半导体存储装置2具备接口芯片2A和非易失性存储器2B。
接口芯片2A具有在存储控制器1与非易失性存储器2B之间对芯片使能信号/CE、就绪忙信号/RB、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP、作为数据的信号DQ＜7：0＞、数据选通信号DQS、/DQS的各信号进行接口的功能。接口芯片2A例如将信号DQ＜7：0＞内的命令CMD、地址ADD与数据选通信号DQS、/DQS一起传送至非易失性存储器2B。另外，例如在与非易失性存储器2B之间将信号DQ＜7：0＞内的写入数据以及读出数据与数据选通信号DQS、/DQS一起进行收发。
另外，接口芯片2A具有用于使非易失性存储器2B的I/O速度提高的频率提升功能。例如，接口芯片2A具有以DDR(Double Date Rate，双倍数据传输率)方式向非易失性存储器2B传送从存储控制器1输入的信号的功能。在使用这样的高速传送方式的情况下，需要高精度地调整对在存储控制器1与非易失性存储器2B之间收发信号DQ＜7：0＞的定时进行指示的信号(具体而言为读使能信号RE、/RE和数据选通信号DQS、/DQS)的工作周期(duty-cycle)。接口芯片2A为了对读使能信号RE、/RE和数据选通信号DQS、/DQS的工作周期进行调整，具备DCC(Duty Cycle Correction，工作周期校正)电路20。
更具体而言，接口芯片2A具备：DCC电路20a，其对从存储控制器1输出并向非易失性存储器2B输入的读使能信号RE、/RE的工作周期进行调整；和DCC电路20b，其对从存储控制器1输出并向非易失性存储器2输入的数据选通信号DQS、/DQS的工作周期进行调整。此外，DCC电路20b也能够对从非易失性存储器2输出并向存储控制器1输入的数据选通信号DQS、/DQS的工作周期进行调整。DCC电路20的详细结构将在后面进行详细描述。
非易失性存储器2B具备存储单元阵列21、输入输出电路22、逻辑控制电路24、寄存器26、定序器27、电压生成电路28、行译码器30、感测放大器单元31、输入输出用焊盘群32、逻辑控制用焊盘群34以及电源输入用端子群35。
存储单元阵列21包括与字线以及位线关联的多个非易失性存储单元晶体管(未图示)。
输入输出电路22经由接口芯片2A与存储控制器1之间收发信号DQ＜7：0＞以及数据选通信号DQS、/DQS。输入输出电路22向寄存器26传送信号DQ＜7：0＞内的命令和地址。另外，输入输出电路22与感测放大器单元31之间收发写入数据和读出数据。
逻辑控制电路24经由接口芯片2A从存储控制器1接收芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE以及写保护信号/WP。另外，逻辑控制电路24经由接口芯片2A向存储控制器1传送就绪忙信号/RB，将非易失性存储器2B的状态通知给外部。
电压生成电路28基于来自定序器27的指示，生成数据的写入、读出以及擦除等的动作所需要的电压。
行译码器30从寄存器26接受地址内的块地址和行地址，基于该块地址选择所对应的块，并且，基于该行地址选择所对应的字线。
感测放大器单元31在数据读出时，对从存储单元晶体管读出到位线的读出数据进行感测，向输入输出电路22传送所感测到的读出数据。感测放大器单元31在数据写入时，向存储单元晶体管传送经由位线被写入的写入数据。感测放大器单元31具有多个感测放大器SA。
输入输出用焊盘群32与接口芯片2A之间进行包括数据的各信号的收发，因此，具备与信号DQ＜7：0＞以及数据选通信号DQS、/DQS对应的多个端子(焊盘)。
逻辑控制用焊盘群34与接口芯片2A之间进行各信号的收发，因此，具备与芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE/RE以及写保护信号/WP对应的多个端子(焊盘)。
电源输入用端子群35从外部向非易失性存储器2B供给各种动作电源，因此，具备输入电源电压Vcc、VccQ、Vpp和接地电压Vss的多个端子。电源电压Vcc是作为动作电源一般被从外部提供的电路电源电压，例如被输入3.3V左右的电压。电源电压VccQ例如被输入1.2V的电压。电源电压VccQ被作为用于对输入输出系统进行驱动的电源来使用，该输入输出系统用于在存储控制器1与非易失性存储器2B之间收发信号。
电源电压Vpp是电压比电源电压Vcc高的电源电压，例如被输入12V的电压。例如在无法供给高电压的环境中使用非易失性存储器2B的情况下，也可以不向电源电压Vpp供给电压。即使是在不供给电源电压Vpp的情况下，非易失性存储器2B只要被供给电源电压Vcc，则也能够执行各种动作。即，电源电压Vcc是标准地被供给至非易失性存储器2B的电源，电源电压Vpp是例如根据使用环境而追加性地、任意性地供给的电源。
感测单元24在数据读出时检测从NAND存储单元阵列23读出的数据。另外，感测单元24在数据写入时暂时性地保存经由接口芯片2从存储控制器1输入的写入数据，并传送给NAND存储单元阵列23。
(1－3.DCC电路的结构)
图3是表示DCC电路的构成例的框图。实施方式的DCC电路20具备DCD(Duty CycleDetector，工作周期检测器)电路41、运算电路42、DCA(Duty CycleAdjustor，工作周期调整器)电路43以及波形生成电路44。
DCD电路41是观测成为占空因数(duty)修正对象的时钟信号的占空因数误差、并换算为延迟元件的级数的电路。DCD电路41对输入时钟DCD＿IN的脉冲宽度(高电平的期间)和输入时钟/DCD＿IN的脉冲宽度进行检测(计测)，输出表示输入时钟DCD＿IN的脉冲宽度和输入时钟/DCD＿IN的脉冲宽度的信号DCD＿CODE。信号DCD＿CODE具有多个位(例如32位)。
运算电路42是基于来自DCD电路41的输出信号来算出成为占空因数修正对象的时钟信号的延迟设定值的电路。运算电路42接受从DCD电路41输出的信号DCD＿CODE，对输入时钟DCD＿IN的脉冲宽度与输入时钟/DCD＿IN的脉冲宽度进行比较。并且，基于比较结果生成信号DCA ＿CODE。
DCA电路43基于信号DCA＿CODE，生成成为占空因数修正对象的输入时钟IN的延迟时钟CDLY＿T和输入时钟/IN的延迟时钟CDLY＿B。
波形生成电路44接受从DCA电路43输出的延迟时钟CDLY＿T、CDLY＿B，生成输出时钟OUT、/OUT。即，输出时钟OUT、/OUT是输入时钟IN、/IN的工作周期调整后的输出信号。此外，从DCC电路20输出在波形生成电路44中生成的输出时钟OUT、/OUT，并输入至DCD电路41。
(1－3－1.DCD电路的结构)
图4是表示DCD电路的构成例的框图。实施方式的DCC电路41包括信号生成电路51、延迟元件阵列电路52以及边沿检测电路53来构成。此外，实施方式的半导体集成电路至少包括延迟元件阵列电路52和边沿检测电路53来构成。
输入时钟DCD＿IN和/DCD＿IN被输入到信号生成电路51。信号生成电路51根据输入时钟DCD＿IN和/DCD＿IN，生成信号CLK＿DLY和信号CLK＿DET。
信号CLK＿DLY的高电平的期间和信号CLK＿DET的高电平的期间被设定为与输入时钟DCD＿IN的1周期相同的长度(＝与输入时钟/DCD＿IN的1周期相同的长度)。
信号CLK＿DLY的第偶数周期的上升被设定为与输入时钟DCD＿IN的上升相同的定时。另外，信号CLK＿DLY的第奇数周期的上升被设定为与输入时钟/DCD＿IN的上升相同的定时。
信号CLK＿DET的第偶数周期的上升被设定为与输入时钟DCD＿IN的下降相同的定时。另外，信号CLK＿DET的第奇数周期的上升被设定为与输入时钟/DCD＿IN的下降相同的定时。
即，以从信号CLK＿DLY的第偶数周期的上升到信号CLK＿DET的上升为止的期间成为与输入时钟DCD＿IN的高电平的期间相同的长度、从信号CLK＿DLY的第奇数周期的上升到信号CLK＿DET的上升为止的期间成为与输入时钟/DCD＿IN的高电平的期间相同的长度的方式生成信号CLK＿DLY以及信号CLK＿DET。因而，通过持续性地对从输入时钟DCD＿IN的上升到输入时钟DCD＿IN的上升为止的期间进行计测，能够交替地对输入时钟DCD＿IN的高电平的期间和输入时钟/DCD＿IN的高电平的期间进行观测。
此外，在信号CLK＿DLY和信号CLK＿DET中，从第n周期的上升到第n+1周期的上升为止的期间设为从计测输入时钟DCD＿IN或者/DCD＿IN的高电平的期间到生成DCD＿CODE为止的足够的期间。
作为延迟元件群的延迟元件阵列电路52使用从信号生成电路51输入的信号CLK＿DLY，生成n(n为2以上的自然数)位的信号Dn(D1～Dn)。信号Dn的组由后述的边沿检测电路53进行锁存，表示输入时钟的脉冲宽度或者周期。
图5是表示延迟元件阵列电路的一个例子的电路图。作为延迟元件群的延迟元件阵列电路52包括n个延迟元件521＿1～521＿n(第1延迟要素)。在α(α为1以上且n以下的自然数)为1以上且n以下的各个情形中，延迟元件521＿α接受信号D(α-1)，输出信号Dα。此外，信号D0设为与信号CLK＿DLY相等的信号。以下，包含了“α”的记载设为一并表示α为1以上且n以下的值的各个情形的全部情形。即，包含了“α”的记载设为一并表示α为1的情形、α为2的情形、……、α为n的情形。信号Dα是信号D(α-1)被延迟了某时间后的信号。延迟元件521＿α接受信号CLK＿DLY，保持信号CLK＿DLY转变为了高电平时的信号Dα的逻辑电平，持续输出逻辑电平与所保持的信号Dα的逻辑电平相同的信号Dα。
延迟元件521＿1～521＿n的各元件中的延迟量可能因延迟元件521＿1～521＿n的性能的非意图的不均而不均，但希望为时间Tw。在以下的说明中，延迟元件521＿1～521＿n的延迟量设为相等的时间Tw。延迟元件521＿α例如包括3个NAND门。第1NAND门在一个输入中接受信号D(α-1)。另外，第1NAND门在另一个输入中被接地，即与接地电位Vss的节点连接。第2NAND门在两个输入中被接地，即与接地电位Vss的节点连接。第2NAND门接受第1NAND门的输出和第2NAND门的输出，输出信号Dα。延迟元件521＿α使得产生时间Tw的延迟。
边沿检测电路53接受从延迟元件阵列电路52输出的信号D1～Dn和从信号生成电路51输出的信号CLK＿DET，输出信号DCD＿CODE。图6是表示第1实施方式的边沿检测电路的一个例子的电路图。边沿检测电路53具有作为触发器群的延迟线群530。延迟线群530包括m(m为2以上的自然数)条延迟线531～53m。各延迟线53β(β为1以上且m以下的自然数)包括n个D型触发器(以下仅表示为触发器)53β＿1～53β＿n。以下，包含了“β”的记载设为一并表示β为1以上且m以下的值的各个情形的全部情形。即，包含了“β”的记载设为一并表示β为1的情形、β为2的情形、……、β为m的情形。边沿检测电路53也具有作为第2延迟电路的延迟元件群540。延迟元件群540也包括m个延迟元件54β(第3延迟要素)。各延迟元件54β的延迟量被设定为成为时间{1.0+(β－1)/m}×Tw。
另外，边沿检测电路53具有生成向延迟元件54β输入的输入信号CLK＿DETa的延迟部55。作为可变延迟电路的延迟部55包括s个延迟元件55δ(δ为1以上且s以下的自然数)和选择器56。以下，包含了“δ”的记载设为一并表示δ为1的情形、δ为2的情形、……、δ为s的情形。各延迟元件55δ的延迟量被设定为成为时间{1.0+(δ－1)/(m×s)}×Tw。
各延迟元件55δ(第2延迟要素)接受从信号生成电路51输出的信号CLK＿DET，使之延迟所设定的时间，并向选择器56进行输出。延迟元件55δ例如包括3个NAND门。第1NAND门在一个输入中接受信号CLK＿DET。另外，第1NAND门在另一个输入中被接地，即与接地电位Vss的节点连接。第2NAND门在两个输入中被接地，即与接地电位Vss的节点连接。第3NAND门接受第1NAND门的输出和第2NAND门的输出，输出信号CLK＿DETaδ。延迟元件55δ使得产生时间{1.0+(δ－1)/(m×s)}×Tw的延迟。选择器56选择从s个延迟元件55δ输入的信号CLK＿DETaδ中的一个信号来进行输出。
各延迟元件54β接受从选择器56输出的信号CLK＿DETa，使之延迟所设定的时间，并向延迟线53β进行输出。延迟元件54β例如包括3个NAND门。第1NAND门在一个输入中接受信号CLK＿DETa。另外，第1NAND门在另一个输入中被接地，即与接地电位Vss的节点连接。第2NAND门在两个输入中被接地，即与接地电位Vss的节点连接。第3NAND门接受第1NAND门的输出和第2NAND门的输出，输出信号CLK＿DETm。延迟元件54β使得产生时间{1.0+(β－1)/m}×Tw的延迟。
图6表示s＝2、m＝4的情况下的边沿检测电路53来作为一个例子。延迟元件551的延迟量为时间{1.0+(1－1)/(4×2)}Tw＝1.0Tw。延迟元件551接受信号CLK＿DET，使之延迟时间1.0Tw，输出信号CLK＿DETa1。延迟元件552的延迟量为时间{1.0+(2－1)/(4×2)}Tw＝1.125Tw。延迟元件552接受信号CLK＿DET，使之延迟时间1.125Tw，输出信号CLK＿DETa2。选择器接受信号CLK＿DETa1和信号CLK＿DETa2，输出某一方的信号(信号CLK＿DETa)。
延迟元件541的延迟量为时间{1.0+(1－1)/4}Tw＝1.0Tw。延迟元件541接受信号CLK＿DETa，使之延迟时间1.0Tw，输出信号CLK＿DET1。延迟元件542的延迟量为时间{1.0+(2－1)/4}Tw＝1.25Tw。延迟元件542接受信号CLK＿DETa，使之延迟时间1.25Tw，输出信号CLK＿DET2。延迟元件543的延迟量为时间{1.0+(3－1)/4}Tw＝1.5Tw。延迟元件543接受信号CLK＿DETa，使之延迟时间1.5Tw，输出信号CLK＿DET3。延迟元件544的延迟量为时间{1.0+(4－1)/4}Tw＝1.75Tw。延迟元件544接受信号CLK＿DETa，使之延迟时间1.75Tw，输出信号CLK＿DET4。
在选择器56选择了信号CLK＿DETa1的情况下，信号CLK＿DETa是使信号CLK＿DET延迟了时间1.0Tw后的信号。在该情况下，信号CLK＿DET1成为使信号CLK＿DET延迟了时间(1.0+1.0)Tw＝2.0Tw后的信号。另外，信号CLK＿DET2成为使信号CLK＿DET延迟了时间(1.0+1.25)Tw＝2.25Tw后的信号。进一步，信号CLK＿DET3成为使信号CLK＿DET延迟了时间(1.0+1.5)Tw＝2.5Tw后的信号。另外，信号CLK＿DET4成为使信号CLK＿DET延迟了时间(1.0+1.75)Tw＝2.75Tw后的信号。
在选择器56选择了信号CLK＿DETa2的情况下，信号CLK＿DETa是使信号CLK＿DET延迟了时间1.125Tw后的信号。在该情况下，信号CLK＿DET1成为使信号CLK＿DET延迟了时间(1.125+1.0)Tw＝2.125Tw后的信号。另外，信号CLK＿DET2成为使信号CLK＿DET延迟了时间(1.125+1.25)Tw＝2.375Tw后的信号。进一步，信号CLK＿DET3成为使信号CLK＿DET延迟了时间(1.125+1.5)Tw＝2.625Tw后的信号。另外，信号CLK＿DET4成为使信号CLK＿DET延迟了时间(1.125+1.75)Tw＝2.875Tw后的信号。
延迟线53β的触发器53β＿α在数据输入中接受从延迟元件阵列电路52的延迟元件521＿α输出的信号Dα，在时钟输入中接受信号CLK＿DETβ，输出信号Fβα。例如，延迟线531的触发器531＿1在数据输入中接受信号D1，在时钟输入中接受信号CLK＿DET1，输出信号F11。延迟线534的触发器534＿n在数据输入中接受信号Dn，在时钟输入中接受信号CLK＿DET4，输出信号F4n。即，边沿检测电路53生成m×n位的信号Fmn，作为信号DCD＿CODE进行输出。
(1－3－2.运算电路的结构)
运算电路42是基于来自DCD电路41的输出信号算出成为占空因数修正对象的时钟信号的延迟设定值的电路。运算电路42接受从DCD电路41输出的信号DCD＿CODE，对输入时钟DCD＿IN的脉冲宽度(高电平期间)与输入时钟/DCD＿IN的脉冲宽度(高电平期间)进行比较。并且，基于比较结果，生成信号DCA＿CODE。码信号DCA＿CODE由用于对输入时钟IN的上升的定时进行修正的码信号DN＿F、DN＿C、和用于对输入时钟/IN的上升的定时进行修正的码信号UP＿F、UP＿C构成。码信号DCA＿CODE例如为(m×s+1)位的码信号DN＿F、l位的码信号DN＿C、(m×s+1)位的码信号UP＿F、l位的码信号UP＿C被按该顺序排列来进行输出。此外，关于运算电路42中的信号DCA＿CODE的生成，将在后面进行详细描述。
(1－3－3.DCA电路的结构)
图7是表示DCA电路的构成例的框图。实施方式的DCA电路43由两个延迟块电路61、62构成。延迟块电路61是对输入时钟IN的上升的定时进行修正的延迟电路。延迟块电路61接受输入时钟IN和构成信号DCA＿CODE的码信号DN＿F、DN＿C，生成延迟时钟CDLY＿T。延迟块电路62是对输入时钟/IN的上升的定时进行修正的延迟电路。延迟块电路62接受输入时钟/IN和构成信号DCA＿CODE的码信号UP＿F、UP＿C，生成延迟时钟CDLY＿B。
首先，对延迟块电路61进行说明。图8是表示延迟块电路的构成例的电路图。延迟块电路61包括2组FINE延迟电路(精细延迟电路)611e、611о、COARSE延迟电路(粗延迟电路)612以及码控制电路613。
FINE延迟电路611e、611о是以1.0Tw时间以下的分辨率(具体而言为(1.0/(m×s))Tw时间单位)对输入时钟IN的上升的定时进行修正的延迟电路。FINE延迟电路611e、611о是具有4个输入端子CKIN＿A、CKIN＿B、FI＿T、FI＿B和1个输出端子CKOUT的延迟电路。
图9是表示FINE延迟电路的构成例的电路图。FINE延迟电路611e包括2组反相器电路614a、614b。反相器电路614a由(m×s)个P侧开关71＿1、71＿2、……、71＿(m×s)和1个N侧开关72构成。图9表示了s＝2、m＝4的情况。P侧开关71＿ε串联连接2个PMOS晶体管来构成。以下，包含了“ε”的记载设为一并表示ε为1以上且(m×s)以下的值的各个情形的全部情形。即，包含了“ε”的记载设为一并表示ε为1的情形、ε为2的情形、……、ε为(m×s)的情形。(m×s)个P侧开关71＿ε并联连接在反相器电路614a的输出端子CKOUT＿T与电源电位Vcc的节点之间。N侧开关72串联连接2个NMOS晶体管来构成。N侧开关72连接在反相器电路614a的输出端子CKOUT＿T与接地电位Vss的节点之间。
构成P侧开关71＿ε的2个PMOS晶体管中的、漏极与反相器电路614a的输出端子CKOUT＿T连接的一侧的PMOS晶体管(以下表示为第1PMOS晶体管)的栅极与输入端子CKIN＿A连接。在构成P侧开关71＿ε的另一方的PMOS晶体管(以下表示为第2PMOS晶体管)的栅极被输入从输入端子FI＿T输入的(m×s)位码信号中的、所设定的1位数据。即，从靠近输出端子CKOUT＿T的P侧开关71开始依次被输入从输入端子FI＿T输入的码信号的第1位的数据、第2位的数据、……、第(m×s)位的数据。
在图9所示的构成的情况下，从输入端子FI＿T输入的码信号的第1位的数据被输入到P侧开关71＿8，该信号的第2位的数据被输入到P侧开关71＿7，该信号的第3位的数据被输入到P侧开关71＿6，该信号的第4位的数据被输入到P侧开关71＿5。进一步，该信号的第5位的数据被输入到P侧开关71＿4，该信号的第6位的数据被输入到P侧开关71＿3，该信号的第7位的数据被输入到P侧开关71＿2，该信号的第8位的数据被输入到P侧开关71＿1。具体而言，在从输入端子FI＿T输入的8位的码信号为"11100000"的情况下，"1(＝H)"被输入到P侧开关71＿1、71＿2、71＿3的栅极，"0(＝L)"被输入到P侧开关71＿4、71＿5、71＿6、71＿7、71＿8的第2PMOS晶体管的栅极。
构成N侧开关72的两个NMOS晶体管中的、漏极与反相器电路614a的输出端子CKOUT＿T连接的一侧的NMOS晶体管(以下表示为第1NMOS晶体管)的栅极与输入端子CKIN＿A连接。构成N侧开关72的另一方的NMOS晶体管(以下表示为第2NMOS晶体管)的栅极与输入端子CKIN＿B连接。
反相器电路614b由(m×s)个P侧开关73＿1、73＿2、……、73＿(m×s)和1个N侧开关74构成。P侧开关73＿ε串联连接2个PMOS晶体管来构成。(m×s)个P侧开关73＿ε并联连接在反相器电路614a的输出端子CKOUT＿B与电源电位Vcc的节点之间。此外，与P侧开关71＿ε同样地，将构成P侧开关73＿ε的2个PMOS晶体管中的、漏极与反相器电路614b的输出端子CKOUT＿B连接的一侧的PMOS晶体管表示为第1PMOS晶体管，将另一方的PMOS晶体管表示为第2PMOS晶体管。N侧开关74串联连接2个NMOS晶体管来构成。N侧开关74连接在反相器电路614b的输出端子CKOUT＿B与接地电位Vss的节点之间。此外，与N侧开关72同样地，将构成N侧开关74的2个NMOS晶体管中的、漏极与反相器电路614b的输出端子CKOUT＿B连接的一侧的NMOS晶体管表示为第1NMOS晶体管，将另一方的NMOS晶体管表示为第2NMOS晶体管。
构成P侧开关73＿ε的两个PMOS晶体管中的、第1PMOS晶体管的栅极与输入端子CKIN＿B连接。从输入端子FI＿B输入的(m×s)位码信号中的、所设定的1位数据被输入到P侧开关73＿ε的第2PMOS晶体管的栅极。即，从靠近输出端子CKOUT＿B的P侧开关73开始依次被输入从输入端子FI＿B输入的码信号的第1位的数据、第2位的数据、……、第(m×s)位的数据。
在图9所示的构成的情况下，从输入端子FI＿B输入的码信号的第1位的数据被输入到P侧开关73＿8，该信号的第2位的数据被输入到P侧开关73＿7，该信号的第3位的数据被输入到P侧开关73＿6，该信号的第4位的数据被输入到P侧开关73＿5。进一步，该信号的第5位的数据被输入到P侧开关73＿4，该信号的第6位的数据被输入到P侧开关73＿3，该信号的第7位的数据被输入到P侧开关73＿2，该信号的第8位的数据被输入到P侧开关73＿1。具体而言，在从输入端子FI＿B输入的8位码信号为"00011111"的情况下，"1(＝H)"被输入到P侧开关73＿4、73＿5、73＿6、73＿7、73＿8的栅极，"0(＝L)"被输入到P侧开关73＿1、73＿2、73＿3的第2PMOS晶体管的栅极。
构成N侧开关74的两个NMOS晶体管中的、第1NMOS晶体管的栅极与输入端子CKIN＿B连接。N侧开关72的第2NMOS晶体管的栅极与输入端子CKIN＿A连接。
反相器电路614a的输出端子CKOUT＿T和反相器电路614b的输出端子CKOUT＿B电连接。即，输出端子CKOUT＿T和输出端子CKOUT＿B被短路。来自反相器电路614a的输出信号和来自反相器电路614b的输出信号被合并而得到的信号PI＿CLKB由反相器进行逻辑反转，被从输出端子CKOUT进行输出。
FINE延迟电路611e在输入端子CKIN＿A被输入输入时钟IN的逻辑被反转而得到的信号(时钟INB)，在输入端子CKIN＿B被输入时钟INB被延迟了1.0Tw时间后的信号(时钟INB1)。另外，FINE延迟电路611e在输入端子FI＿T被输入码信号DN＿FD。进一步，码信号DN＿FDB被输入到输入端子FI＿B，该码信号DN＿FDB是码信号DN＿FD被逻辑反转后的信号。
FINE延迟电路611e接受时钟INB、时钟INB1、码信号DN＿FD以及码信号DN＿FDB，生成时钟FOUTB＿EVN。时钟FOUTB＿EVN是基于码信号DN＿FD、DN＿FDB使输入时钟IN的上升在0～1.0TW的范围内延迟、并使之逻辑反转后的信号。
FINE延迟电路611о在输入端子CKIN＿B被输入输入时钟IN的逻辑被进行了反转后的信号(时钟INB)，在输入端子CKIN＿A被输入时钟INB被延迟了1.0Tw时间后的信号(时钟INB1)。另外，FINE延迟电路611e在输入端子FI＿T被输入码信号DN＿FD。进一步，在输入端子FI＿B被输入码信号DN＿FDB，该码信号DN＿FDB是码信号DN＿FD被逻辑反转后的信号。
FINE延迟电路611o接受时钟INB、时钟INB1、码信号DN＿FD以及码信号DN＿FDB，生成时钟FOUTB＿ODD。时钟FOUTB＿ODD是基于码信号DN＿FD、DN＿FDB使输入时钟IN的上升在0～1.0TW的范围内延迟、并使之逻辑反转后的信号。此外，关于FINE延迟电路611e、611о中的时钟FOUTB＿EVN、FOUTB＿ODD的生成，将在后面进行详细描述。
码控制电路613接受码信号DN＿C、DN＿F，生成向FINE延迟电路611e的输入端子FI＿T以及FINE延迟电路611о的输入端子FI＿T输入的码信号DN＿FD。码信号DN＿FD是(m×s)位的温度计码。关于码控制电路613中的码信号DN＿FD的生成，将在后面进行详细描述。
COARSE延迟电路612是以1.0Tw时间单位对输入时钟IN的上升的定时进行修正的延迟电路。COARSE延迟电路612接受信号FOUTE＿EVN、信号FOUTE＿ODD以及码信号DN＿C，基于码信号DN＿C，对于时钟FOUTB＿EVN、时钟FOUTB＿ODD中的任一方，使所选择的信号延迟基于码信号DN＿C的量，输出延迟后的信号来作为输出时钟CDLYOUT。
COARSE延迟电路612包括l+1个延迟元件615＿0～615＿l。延迟元件615＿0～615＿l从靠近输出端的一侧开始按延迟元件615＿0、615＿1、615＿2、……、615＿l的顺序配置。在γ(γ为0以及1以上且l以下的自然数)为0～l的各个情形中，延迟元件615＿γ例如包括3个NAND门。以下，包含了“γ”的记载设为一并表示γ为0以上且l以下的值的各个情形的全部情形。即，包含了“γ”的记载设为一并表示γ为0的情形、γ为1的情形、……、γ为l的情形。延迟元件615＿γ使得产生时间1.0Tw的延迟。
另外，COARSE延迟电路612包括码变换电路616。码变换电路616接受从运算电路42输出的信号DCA＿CODE所包含的码信号DN＿C并进行解码，将二进制码变换为温度计码，生成码信号DN＿CD。码信号DN＿CD为l位的码信号。例如，在接受到表示十进制数的"4"的二进制码"100"来作为码信号DN＿C的情况下，码变换电路616生成"0……01111"来作为码信号DN＿CD。即，码变换电路616生成将第1位～码信号DN＿C表示的数的位设为"1"、将其他位设为"0"的码信号DN＿CD。码变换电路616向延迟元件615输出所生成的码信号DN＿CD。
延迟元件615＿γ的第1NAND门在一个输入中接受时钟FOUTB＿EVN、时钟FOUTB＿ODD中的任一方。具体而言，在γ为偶数的情况下，接受时钟FOUTB＿EVN，在γ为奇数的情况下，接受时钟FOUTB＿ODD。另外，第1NAND门在另一个输入中接受码信号DN＿CDγ(码信号DN＿CD的第γ位的值)。但是，在延迟元件615＿0中，第1NAND门在另一个输入中与电源电位Vcc的节点连接。
延迟元件615＿γ的第2NAND门在一个输入中接受从延迟元件615＿(γ+1)输出的信号FOUTB＿(γ+1)。另外，第2NAND门在另一个输入中与电源电位Vcc的节点连接。但是，延迟元件615＿n的第2NAND门在两个输入中被接地，即与接地电位Vss的节点连接。
延迟元件615＿γ的第3NAND门接受第1NAND门的输出和第2NAND门的输出，输出信号FOUTB＿γ。
延迟元件615＿γ在被输入到第1NAND门的码信号DN＿CDγ的值为"0(＝L)"的情况下，输出"0(＝L)"来作为信号FOUTB＿γ。另一方面，在被输入到第1NAND门的码信号DN＿CDγ的值为"1(＝H)"、码信号DN＿CD(γ+1)的值为"0(＝L)"的情况下，输出被输入到第1NAND门的信号FOUTB＿ODD或者FOUTB＿EVN被延迟了时间1.0Tw后的信号来作为信号FOUTB＿γ。在码信号DN＿CDγ的值为"1(＝H)"、码信号DN＿CD(γ+1)的值为"1(＝H)"的情况下，输出被输入到第2NAND门的信号FOUTB＿(γ+1)被延迟了时间1.0Tw后的信号来作为信号FOUTB＿γ。从延迟元件615＿0输出的信号FOUTB＿0被作为输出时钟CDLYOUT而从COARSE延迟电路612进行输出。
输出时钟CDLYOUT由反相器进行逻辑反转，被作为延迟时钟CDLY＿T从延迟块电路61进行输出。
延迟块电路62是与上述的延迟块电路61同样的结构。但是，输入输出信号与延迟块电路61不同。即，在延迟块电路61中，接受输入时钟IN和构成信号DCA＿CODE的码信号DN＿F、DN＿C，生成延迟时钟CDLY＿T，与此相对，在延迟块电路62中，接受输入时钟/IN和构成信号DCA＿CODE的码信号UP＿F、UP＿C，生成延迟时钟CDLY＿B。
波形生成电路44是生成在从延迟时钟CDLY＿T的上升(上升沿)到延迟时钟CDLY＿B的上升(上升沿)为止的整个期间维持高电平的输出时钟OUT的电路。波形生成电路44例如被作为将延迟时钟CDLY＿T和延迟时钟CDLY＿B的两个信号作为输入、并将输出时钟OUT作为输出的两输入一输出的多路复用器(输出延迟时钟CDLY＿T与延迟时钟CDLY＿B的反转信号的逻辑与的多路复用器)来构成。
(1－3－4.波形生成电路的结构)
图10是表示波形生成电路的构成例的框图。实施方式的波形生成电路44由反相器INV1、串联连接了多个反相器的反相器群INVG1、INVG2、PMOS晶体管P1、P2、NMOS晶体管N1、N2、锁存电路LAT1构成。
PMOS晶体管P2、P1以及NMOS晶体管N1、N2串联连接。PMOS晶体管P2的源极与电源电位Vcc连接，NMOS晶体管N2的源极与接地电位Vss连接。延迟时钟CDLY＿B经由反相器IN1进行逻辑反转，被输入到PMOS晶体管P1的栅极和反相器群INVG1。反相器群INVG1的输出被输入到PMOS晶体管P2的栅极。延迟时钟CDLY＿T被输入到NMOS晶体管N2的栅极电极和反相器群INVG2。反相器群INVG2的输出被输入到NMOS晶体管N2的栅极。
PMOS晶体管P1的漏极与NMOS晶体管N2的漏极的连接点连接于锁存电路LAT1的输入。锁存电路LAT2具有使两个反相器进行了正反馈的结构。
当被输入到了波形生成电路44的延迟时钟CDLY＿B从低电平切换为高电平时，PMOS晶体管P1、P2成为导通(ON)，电源电位Vcc被输入到锁存电路LAT1。另一方面，当被输入到了波形生成电路44的延迟时钟CDLY＿T从低电平切换为高电平时，NMOS晶体管N1、N2成为导通，接地电位Vss被输入到锁存电路LAT1。因此，从锁存电路LAT1输出的信号(＝输出时钟OUT)成为在延迟时钟CDLY＿T的上升沿从低电平切换为高电平、在延迟时钟CDLY＿B的上升沿从高电平切换为低电平的时钟信号。
波形生成电路44输出从锁存电路LAT1输出的信号来作为输出时钟OUT。另外，也生成并输出使输出时钟OUT的逻辑反转而得到的信号(输出时钟/OUT)。此外，输出时钟OUT、/OUT被从DCC电路20输出，并且被输入到DCD电路41。输出时钟OUT被作为输入时钟DCD＿IN输入到DCD电路41，输出时钟/OUT被作为输入时钟/DCD＿IN输入到DCD电路41。
(2.动作)
(2－1.DCC电路的动作)
图11是对DCC电路的动作的一个例子进行说明的时序图。如图11所示，被输入到DCC电路20的输入时钟IN具有某工作周期。例如，工作周期不是50％，高电平期间(期间CINH)比低电平期间(期间CINL)短。输入时钟IN具有周期CIN，在整个期间CINH为高电平，在整个期间CINL为低电平。即，输入时钟IN具有CIN＝CINH+CINL、CINH＜CINL的关系。
对于被输入到了DCC电路20的输入时钟IN，在DCD电路41中，在最初的数周期(例如12个周期)中进行占空因数的检测。以下对具体的检测方法进行描述。首先，在输入时钟DCD＿IN的第1周期中，边沿检测电路53的选择器56被设定为选择从延迟元件551输出的信号CLK＿DETa1来作为信号CLK＿DETa进行输出。DCD电路41对输入时钟DCD＿IN的第1周期的脉冲宽度(高电平的期间)进行计测，生成信号DCD＿CODE并输出给运算电路42。另外，DCD电路41对输入时钟/DCD＿IN的第4周期的脉冲宽度进行计测，生成信号DCD＿CODE并输出给运算电路42。
在输入时钟/DCD＿IN的第7周期中，边沿检测电路53的选择器56被切换为选择从延迟元件551输出的信号CLK＿DETa2并作为信号CLK＿DETa进行输出。DCD电路41对输入时钟DCD＿IN的第8周期的脉冲宽度(高电平的期间)进行计测，生成信号DCD＿CODE并输出给运算电路42。另外，DCD电路41对输入时钟/DCD＿IN的第11周期的脉冲宽度进行计测，生成信号DCD＿CODE并输出给运算电路42。
即，在选择器56中，每当对要输出的信号CLK＿DETa进行切换时，对输入时钟DCD＿IN的高电平的期间和输入时钟/DCD＿IN的高电平的期间进行计测，生成信号DCD＿CODE并输出给运算电路42。当将输入时钟DCD＿IN的高电平的期间的计测和输入时钟/DCD＿IN的高电平的期间的计测作为1组时，执行s组的计测。
此外，在进行输入时钟IN、/IN的占空因数修正以前的周期中，输出时钟OUT、/OUT的占空因数与输入时钟IN、/IN相等。因此，输入时钟DCD＿IN、/DCD＿IN的占空因数与输入时钟IN、/IN的占空因数相等。即，在各组中，从DCC电路20输出的信号DCD＿CODE在从输入时钟IN的第1周期的下降(＝输入时钟/IN的第1周期的上升)到输入时钟/IN的第4周期的下降(＝输入时钟IN的第5周期的上升)为止的期间中为基于时钟IN的第1周期的脉冲宽度的检测结果生成的值，在从输入时钟/IN的第4周期的下降(＝输入时钟IN的第5周期的上升)到输入时钟IN的第8周期的下降(＝输入时钟/IN的第8周期的上升)为止的期间中为基于输入时钟/IN的第4周期的脉冲宽度的检测结果生成的值。
即，对于从DCC电路20输出的信号DCD＿CODE，被按“使用信号CLK＿DETa1计测到的输入时钟DCD＿IN的高电平的期间(＝第1组中的输入时钟DCD＿IN的高电平的期间)”、“使用信号CLK＿DETa1计测到的输入时钟/DCD＿IN的高电平的期间(＝第1组中的输入时钟/DCD＿IN的高电平的期间)”、“使用信号CLK＿DETa2计测到的输入时钟DCD＿IN的高电平的期间(＝第2组中的输入时钟DCD＿IN的高电平的期间)”、“使用信号CLK＿DETa2计测到的输入时钟/DCD＿IN的高电平的期间(＝第2组中的输入时钟/DCD＿IN的高电平的期间)”的顺序进行输出。
运算电路42当通过信号DCD＿CODE接受使用信号CLK＿DETa1计测到的输入时钟IN的脉冲宽度的检测结果和使用信号CLK＿DETa2计测到的输入时钟IN的脉冲宽度的检测结果时，使用这些来算出输入时钟IN的脉冲宽度。另外，当通过信号DCD＿CODE接受使用信号CLK＿DETa1计测到的输入时钟/IN的脉冲宽度的检测结果和使用信号CLK＿DETa2计测到的输入时钟/IN的脉冲宽度的检测结果时，使用这些来算出输入时钟/IN的脉冲宽度。接着，对所算出的输入时钟IN的脉冲宽度和所算出的输入时钟/IN的脉冲宽度进行比较。并且，基于比较结果来生成信号DCA＿CODE。例如如上述的那样，在接受使用信号CLK＿DETa2从输入时钟IN的第12周期的上升计测到的输入时钟/IN的脉冲宽度的检测结果的情况下，在输入时钟IN的第12周期的期间生成并输出信号DCA＿CODE。
并且，在DCA电路43和波形生成电路44中，基于信号DCA＿CODE修正输入时钟IN、/IN的占空因数，被作为输出时钟OUT、/OUT从DCC电路20进行输出。此外，关于生成信号DCA＿CODE之前的周期(第1～12周期)，不修正输入时钟IN、/IN而成为输出时钟OUT、/OUT。基于在输入时钟IN的第12周期的期间接受到的信号DCA＿CODE，对输入时钟IN的占空因数进行修正。并且，从输出时钟OUT的第13周期开始从修正后的时钟信号DCC电路20进行输出。
输出时钟OUT、/OUT分别被作为输入时钟DCD＿IN、/DCD＿IN来反馈到DCD电路41。DCD电路41以所设定的适当的间隔，对输入时钟DCD＿IN的脉冲宽度和输入时钟/DCD＿IN的脉冲宽度进行计测，对信号DCD＿CODE进行更新。运算电路42当信号DCD＿CODE被更新时，对信号DCA＿CODE进行更新。并且，在DCA电路43和波形生成电路44中，基于被进行了更新的信号DCA＿CODE，修正输入时钟IN、/IN的占空因数，被作为输出时钟OUT、/OUT而从DCC电路20进行输出。
这样，根据本实施方式，在输入时钟IN、/IN的占空因数修正后也将输出时钟OUT、/OUT反馈至DCD电路41来继续进行监视，持续对信号DCD＿CODE进行更新。由此，在因半导体存储装置2工作中的温度、电压的变动而在输入时钟IN、/IN的占空因数发生了变化的情况下，也能够对这些变动进行追踪，适当地对占空因数进行修正。另外，在检测信号DCD＿CODE时，在因噪声等的干扰而暂时性地产生误差的情况下，通过持续性地检测信号DCD＿CODE，也能够使信号DCD＿CODE的检测次数增加，对误差进行平均化来降低影响。进一步，能够消除因设置于DCD电路41的延迟元件521＿α和设置于DCA电路43的延迟元件615＿γ的特性差量引起的误差。
(2－1－1.DCD电路的动作)
图12、图13A以及图13B是对DCD电路的动作的一个例子进行说明的时序图。输入时钟DCD＿IN、/DCD＿IN被输入到DCD电路41。信号生成电路51在各组中检测输入时钟DCD＿IN的最初的周期的上升，在与从该上升到输入时钟DCD＿IN的下一周期的上升为止的期间相同的整个期间，将信号CLK＿DLY维持为高电平。另外，信号生成电路51在各组中检测输入时钟/DCD＿IN的第4周期的上升(＝输入时钟DCD＿IN的第4周期的下降)，在与从该上升到输入时钟/CLK＿DLY的下一周期的上升为止的期间相同的整个期间，将信号CLK＿DLY维持为高电平。
即，在第1组中，信号生成电路51检测输入时钟DCD＿IN的第1周期的上升，在与从该上升到输入时钟DCD＿IN的下一周期的上升为止的期间相同的整个期间，将信号CLK＿DLY维持为高电平。另外，信号生成电路51检测输入时钟/DCD＿IN的第4周期的上升(＝输入时钟DCD＿IN的第4周期的下降)，在与从该上升到输入时钟/DCD＿IN的下一周期的上升为止的期间相同的整个期间，将信号CLK＿DLY维持为高电平。
进一步，信号生成电路51对第8周期的上升进行检测，在与从该上升到输入时钟DCD＿IN的下一周期的上升为止的期间相同的整个期间，将信号CLK＿DLY维持为高电平，该第8周期是边沿检测电路53的选择器56被切换、被作为信号CLK＿DETa进行输出的信号被变更之后、即切换为了第2组之后的最初的周期。另外，信号生成电路51对第2组的输入时钟/DCD＿IN的第4周期、即输入时钟/DCD＿IN的第11周期的上升(＝输入时钟DCD＿IN的第11周期的下降)进行检测，在与从该上升到输入时钟/CLK＿DLY的下一周期的上升为止的期间相同的整个期间，将信号CLK＿DLY维持为高电平。
信号生成电路51在各组中对输入时钟DCD＿IN的最初的周期的下降进行检测，在与从该下降到输入时钟DCD＿IN的下一周期的下降为止的期间相同的整个期间，将信号CLK＿DET维持为高电平。另外，信号生成电路51对输入时钟/DCD＿IN的第4周期的下降(＝输入时钟DCD＿IN的第5周期的上升)进行检测，在与从该下降到输入时钟/DCD＿IN的下一周期的下降为止的期间相同的整个期间，将信号CLK＿DET维持为高电平。
即，在第1组中，信号生成电路51对输入时钟DCD＿IN的最初的周期的下降进行检测，在与从该下降到输入时钟DCD＿IN的下一周期的下降为止的期间相同的整个期间，将信号CLK＿DET维持为高电平。另外，信号生成电路51对输入时钟/DCD＿IN的第4周期的下降(＝输入时钟DCD＿IN的第5周期的上升)进行检测，在与从该下降到输入时钟/DCD＿IN的下一周期的下降为止的期间相同的整个期间，将信号CLK＿DET维持为高电平。
进一步，信号生成电路51对输入时钟DCD＿IN的最初的周期(＝第8周期)的下降进行检测，在与从该下降到输入时钟DCD＿IN的下一周期的下降为止的期间相同的整个期间，将信号CLK＿DET维持为高电平，该输入时钟DCD＿IN的最初的周期是边沿检测电路53的选择器56被切换、被作为信号CLK＿DETa进行输出的信号被变更之后、即切换为了第2组之后的最初的周期。另外，信号生成电路51对作为第2组的输入时钟/DCD＿IN的第4周期的、输入时钟/DCD＿IN的第11周期的下降(＝输入时钟DCD＿IN的第12周期的上升)进行检测，在与从该下降到输入时钟/DCD＿IN的下一周期的下降为止的期间相同的整个期间，将信号CLK＿DET维持为高电平。
此外，信号生成电路51每当在所确定的定时时或者每当被要求调整占空因数时，关于信号CLK＿DLY、CLK＿DET反复进行上述的动作。即，信号CLK＿DLY的奇数周期中的高电平的期间是与输入时钟CLK＿IN的1个周期相同的长度，偶数周期中的高电平的期间是与输入时钟/CLK＿IN的1个周期相同的长度。另外，信号CLK＿DET的奇数周期中的高电平的期间是与输入时钟CLK＿IN的1个周期相同的长度，偶数周期中的高电平的期间是与输入时钟/CLK＿IN的1个周期相同的长度。
在如上述那样生成的信号CLK＿DLY和信号CLK＿DET中，从信号CLK＿DLY的奇数周期的上升到信号CLK＿DET的上升为止的期间是与输入时钟DCD＿IN的脉冲宽度相同的期间。另外，从信号CLK＿DLY的偶数周期的上升到信号CLK＿DET的上升为止的期间是与输入时钟/DCD＿IN的脉冲宽度相同的期间。
延迟元件阵列电路52将从信号生成电路51接受到的信号CLK＿DLY作为信号D0，基于信号D0在各延迟元件521＿α中生成并输出信号Dα。即，延迟元件521＿α输出信号D(α―1)延迟了时间Tw后的信号来作为信号Dα。这样，按α的值为升序来得到延迟了时间Tw后的信号D1～Dn。图13A示出信号D1～信号D(k+1)(k为n－1以下的自然数)的一部分信号。
时钟信号CLK＿DETa被延迟了时间{1.0+(β－1)/m}×Tw后的信号被作为时钟信号DLK＿DETβ提供至边沿检测电路53的延迟线53β。
例如如图6所示，在边沿检测电路53设置有4条延迟线(m＝4)的情况下，使时钟信号CLK＿DETa延迟了时间1.0Tw后的信号(时钟信号CLK＿DET1)被提供至延迟线531。同样地，使时钟信号CLK＿DET延迟了时间1.25Tw后的信号(时钟信号CLK＿DET2)被提供至延迟线532，使时钟信号CLK＿DET延迟了时间1.5Tw后的信号(时钟信号CLK＿DET3)被提供至延迟线533。另外，使时钟信号CLK＿DET延迟了时间1.75Tw后的信号(时钟信号CLK＿DET4)被提供至延迟线534。
设置于延迟线53β的触发器53β＿α对时钟信号CLK＿DETβ向高电平的转变进行响应，对信号Dα进行锁存，输出所被锁存了的信号Dα来作为信号Fβα。
例如如图13A所示，在延迟线531中，在时钟信号CLK＿DET1切换为高电平的定时，在信号D1～D(k－1)为高电平、信号Dk～Dn为低电平的情况下，从触发器531＿1～531＿(k－1)输出高电平的信号来作为信号F11～F1(k－1)，从触发器531＿k～531＿n输出低电平的信号来作为信号F1k～F1n。
在延迟线532中，在时钟信号CLK＿DET2切换为高电平的定时，在信号D1～D(k－1)为高电平、信号Dk～Dn为低电平的情况下，从触发器532＿1～532＿(k－1)输出高电平的信号来作为信号F21～F2(k－1)。从触发器532＿k～532＿n输出低电平的信号来作为信号F2k～F2n。
在延迟线533中，在时钟信号CLK＿DET3切换为高电平的定时，在信号D1～D(k－1)为高电平、信号Dk～Dn为低电平的情况下，虽未图示，但从触发器533＿1～533＿(k－1)输出高电平的信号来作为信号F31～F3(k－1)。从触发器533＿k～533＿n输出低电平的信号来作为信号F3k～F3n。
在延迟线534中，在时钟信号CLK＿DET4切换为高电平的定时，在信号D1～Dk为高电平、信号D(k+1)～Dn为低电平的情况下，从触发器5343＿1～534＿k输出高电平的信号来作为信号F41～F4k。虽未图示，但从触发器534＿(k+1)～534＿n输出低电平的信号来作为信号F4(k+1)～F4n。
从延迟线53β输出的信号Fβα被作为信号DCD＿CODE进行输出。
在此，如图13B所示，相对于第1组中的时钟信号CLK＿DETa(时钟信号CLK＿DETa1)，第2组中的时钟信号CLK＿DETa(＝时钟信号CLK＿DETa2)被延迟了{1/(m×s)}×Tw。因此，与第1组中的时钟信号DLK＿DETβ相比，第2组中的时钟信号DLK＿DETβ被延迟了{1/(m×s)}×Tw。例如在n＝8、k＝5的情况下，在第1组的时钟信号CLK＿DETa(时钟信号CLK＿DETa1)中，按照图13A所示的时序图得到的信号Fβα成为如以下那样。即，得到信号F1n～信号F11为"00001111"、信号F2n～信号21为"00001111"、信号F3n～信号F31为"00001111"、信号F4n～信号F41为"00011111"的8位×4＝32位的信号。边沿检测电路53依次排列信号Fβα来生成32位(＝n×m位)的信号DCD＿CODE并进行输出。例如，在上述的情况下，信号DCD＿CODE成为"00001111000011110000111100011111"。
在第2组的时钟信号CLK＿DETa(时钟信号CLK＿DETa2)中，按照图13A所示的时序图得到的信号Fβα成为如以下那样。即，得到信号F1n～信号F11为"00001111"、信号F2n～信号21为"00001111"、信号F3n～信号F31为"00011111"、信号F4n～信号F41为"00011111"的8位×4＝32位的信号。也即是，相对于第1组，第2组的时钟信号CLK＿DETa被延迟了{1/(m×s)}×Tw，因此，信号F34从"0"变化为"1"。边沿检测电路53依次排列信号Fβα来生成32位(＝n×m位)的信号DCD＿CODE并进行输出。例如在上述的情况下，信号DCD＿CODE成为"00001111000011110001111100011111"。
(2－1－2.运算电路的动作)
运算电路42在各组的时钟信号CLK＿DET的最初的周期中，对从DCD电路41接受到的信号DCD＿CODE的高电平的位数(iδ)进行计数。例如在第1组中的信号DCD＿CODE为"00001111000011110000111100011111"的情况下，高电平的位数被计数为“i1＝17”。另外，在第2组中的信号DCD＿CODE为"00001111000011110001111100011111"的情况下，高电平的位数被计数为“i2＝18”。
运算电路42在各组的时钟信号CLK＿DET的下一周期中，对从DCD电路41接受到的信号DCD＿CODE的高电平的位数(jδ)进行计数。例如在第1组的信号DCD＿CODE为"01111111111111111111111111111111"的情况下，高电平的位数被计数为“j1＝31”。另外，在第2组中的信号DCD＿CODE为"01111111111111111111111111111111"的情况下，高电平的位数被计数为“j2＝31”。
数i表现输入时钟IN的脉冲宽度(高电平的期间)。具体而言，各组的数ik的平均值除以m而得到的值与延迟时间Tw之积表现输入时钟IN的高电平的宽度。例如在s＝2、m＝4、i1＝17、i2＝18的情况下，输入时钟IN的高电平的宽度成为{(17+18)/2}/4×Tw＝4.375Tw。
数j表现输入时钟/IN的脉冲宽度(高电平的期间)。具体而言，各组的数jk的平均值除以m而得到的值与延迟时间Tw之积表现输入时钟/IN的高电平的宽度。输入时钟/IN的高电平的的宽度与输入时钟IN的低电平的宽度相等。因而，数j表现输入时钟IN的低电平的宽度。例如在s＝2、m＝4、j1＝31、j2＝31的情况下，输入时钟IN的低电平的宽度成为{(31+31)/2}/4×Tw＝7.75Tw。
图14是对运算电路的动作进行说明的流程图。首先，运算电路42对在数i、数j的计算中使用的各种变量进行初始设定(S1)。具体而言，对表示时钟信号CLK＿DET的周期数的变量k设置1，对保存数ik的累计值的变量isum设置0，对保存数jk的累计值的变量jsum设置0。运算电路42在时钟信号CLK＿DET的最初的周期中，对信号DCD＿CODE的高电平的位数进行计数，取得作为计数结果的数ik。(S2)。运算电路42在对数ik的累计值isum加上在S2中取得的数ik、并使周期数k递增1之后(S3)，在时钟信号CLK＿DET的下一周期中，对信号DCD＿CODE的高电平的位数进行计数，取得作为计数结果的数jk(S4)。运算电路42在对数jk的累计值jsum加上在S4中取得的数jk、并使周期数k递增1之后(S5)，关于输入时钟DCD＿IN的脉冲宽度和输入时钟/DCD＿IN的脉冲宽度，判定是否对预先确定的组数完成了取得(S6)。具体而言，判定对接下来预定取得的时钟信号CLK＿DET的周期数k除以2而得到的数是否比所设定的组数(s)大。
在对周期数k除以2而得到的数为所设定的组数(s)以下的情况下(S6：否)，返回S2，从S2反复进行S5的步骤，取得下一组中的两周期量的数据(作为信号DCD＿CODE的高电平的位数的数i和数j)。
另一方面，在对周期数k除以2而得到的数比所设定的组数(s)大的情况下(S6：是)，对数i的累计值isum和数j的累计值jsum分别除以组数s，算出作为数ik的平均值的数i和作为数jk的平均值的数j(S7)。运算电路42使用在S7中取得的数i和数j，算出Δ＝(i－j)/2(S8)。图15是表示DCC电路的输入时钟和输出时钟的一个例子的波形图。与上述的一起如图15所示，数i表示输入时钟IN的高电平的期间，数j表示输入时钟IN的低电平的期间。由此，差i－j为输入时钟IN的高电平的期间与低电平的期间之差。并且，Δ与目标的输出时钟OUT中的高电平(或者低电平)的期间TOUTH与输入时钟IN的高电平的期间CINH(或者低电平的期间CINL)之差相等，该目标的输出时钟OUT具有与输入时钟IN的周期CIN相同的周期CIN，并且，具有50％的占空比。此外，图15表示i和j不同的例子。
返回图14，运算电路42判定Δ是否为0(S9)。在Δ为0的情况下(S9：是)，运算电路42不使信号DCA＿CODE变更而直接进行输出(S10)。信号DCA＿CODE由码信号DN＿F、DN＿C和码信号UP＿F、UP＿C构成。码信号DN＿F、DN＿C是设定输入时钟IN的下降的延迟量的信号，码信号UP＿F、UP＿C是设定输入时钟IN的上升的延迟量的信号。码信号DN＿F是(m×s+1)位的信号，对于输入时钟IN的下降以1.0Tw时间以下的分辨率(具体而言为{1.0/(m×s)}Tw时间单位)指示延迟。码信号DN＿C为l位的信号，对于输入时钟IN的下降以1.0Tw时间单位指示延迟。码信号UP＿F为(m×s+1)位的信号，对于输入时钟IN的上升以1.0Tw时间以下的分辨率(具体而言为{1.0/(m×s)}Tw时间单位)指示延迟。码信UP＿C为l位的信号，对于输入时钟IN的上升以1.0Tw时间单位指示延迟。码信号DN＿F、DN＿C以及码信号UP＿F、UP＿C在默认的状态下为全部位为"0"(对FINE延迟电路611中的最小延迟时间Tf的延迟进行指示的设定)。
在本实施方式中，在DCC电路20中，反复进行信号DCD＿IN(＝输出时钟OUT)的延迟量调整。在第2次以后的延迟量调整中，在对信号DCA＿CODE已经设定了一些延迟量的情况下(在码信号DN＿F、DN＿C以及码信号UP＿F、UP＿C中的任一码信号中，对一个以上的位设定为"1"的情况下)，在S10中，运算电路42不使信号DCA＿CODE恢复为默认状态，输出保持不变的信号DCA＿CODE。
另一方面，在Δ不为0的情况下(S9：否)，运算电路42判断Δ是否为正数(Δ＞0)(S11)。在Δ为正数的情况下(S11：是)，运算电路42将码信号DN＿F、DN＿C变更为基于Δ的值(S12)。具体而言，码信号DN＿F、DN＿C被设定为指示使输入时钟IN的上升延迟由Δ表示的期间的值。并且，运算电路42输出包括被变更后的码信号DN＿F、DN＿C和无变更的码信号UP＿F、UP＿C的信号DCA＿CODE。
在Δ不为正数(Δ＜0)的情况下(S11：否)，运算电路42将码信号UP＿F、UP＿C变更为基于Δ的值(S13)。具体而言，码信号UP＿F、UP＿C被设定为指示使输入时钟IN的下降延迟由Δ表示的期间的值。并且，运算电路42输出包括被变更后的码信号UP＿F、UP＿C和无变更的码信号DN＿F、DN＿C的信号DCA＿CODE。
此外，虽在图14中未记载，但在第2次以后的延迟量调整中，在Δ＞0的情况下对UP＿F、UP＿C已经设定了一些延迟时，也有可能实施减小UP＿F，UP＿C的值的调整。
图16表示码信号DN＿F的值的例子。另外，图17表示码信号DN＿C的值的例子。此外，图16涉及s＝2、m＝4的情况下的例子，图17涉及l为7的情况下的例子。如图16所示，码信号DN＿F由4位的位构成。码信号DN＿F的各位的值指示使被输入到延迟块电路61的FINE延迟电路611的输入时钟IN的上升延迟对以十进制数表示了该码信号的值的值u乘以FINE延迟电路611中的单位延迟时间(在s＝2、m＝4的情况下为0.125Tw)而得到的时间(u×Tw)。
例如，码信号DN＿F的值"0000"是指示使被输入到延迟块电路61的FINE延迟电路611的、输入时钟IN的上升相对于最小延迟时间Tf延迟0.000Tw的值。另外，码信号DN＿F的值"0001"是指示在延迟块电路61的FINE延迟电路611中使输入时钟IN的上升相对于最小延迟时间Tf延迟0.125Tw的值。同样地，码信号DN＿F的值"0010""0011""0100"分别是指示使被输入到延迟块电路61的FINE延迟电路611的输入时钟IN的上升相对于最小延迟时间Tf延迟0.250Tw、0.375Tw、0.500Tw的值。进一步，码信号DN＿F的值"0101""0110""0111""1000"分别是指示使被输入到延迟块电路61的FINE延迟电路611的输入时钟IN的上升相对于最小延迟时间Tf延迟0.625Tw、0.750Tw、0.875Tw、1.000Tw的值。
如图17所示，码信号DN＿C由3位的位构成。码信号DN＿C的各位的值指示使被输入到CORSE延迟电路612的时钟信号(时钟FOUTB＿EVN和时钟FOUTB＿ODD)的上升延迟对以十进制数表示了该码信号的值的值v乘以COURSE延迟电路612中的单位延迟时间(＝1Tw)而得到的时间(v×Tw)。
例如，码信号DN＿C的值"000"是指示使被输入到延迟块电路61的COURSE延迟电路612的时钟信号的上升延迟0Tw的值。另外，码信号DN＿C的值"001"是指示使被输入到延迟块电路61的COURSE延迟电路612的时钟信号的上升延迟1Tw的值。同样地，码信号DN＿C的值"010""011""100""101""110""111"分别是指示是使被输入到延迟块电路61的COURSE延迟电路612的时钟信号的上升延迟2Tw、3Tw、4Tw、5Tw、6Tw、7Tw的值。
码信号UP＿F由与码信号DN＿F相同的位数的位构成。码信号UP＿F的各位的值指示使被输入到延迟块电路62的FINE延迟电路的、输入时钟/IN的上升延迟对以十进制数表示了该码信号的值的值u乘以延迟块电路62的FINE延迟电路中的单位延迟时间(在s＝2、m＝4的情况下为0.125Tw)而得到的时间(u×Tw)。
例如，码信号UP＿F的值"0000"是指示使被输入到延迟块电路62的FINE延迟电路的、输入时钟/IN的上升相对于最小延迟时间Tf延迟0.000Tw的值。另外，码信号UP＿F的值"0001"是指示在延迟块电路62的FINE延迟电路中使输入时钟/IN的上升相对于最小延迟时间Tf延迟0.125Tw的值。同样地，码信号UP＿F的值"0010""0011""0100"分别是指示使被输入到延迟块电路62的FINE延迟电路的输入时钟/IN的上升相对于最小延迟时间Tf延迟0.250Tw、0.375Tw、0.500Tw的值。进一步，码信号UP＿F的值"0101""0110""0111""1000"分别是指示使被输入到延迟块电路62的FINE延迟电路的输入时钟IN的上升相对于最小延迟时间Tf延迟0.625Tw、0.750Tw、0.875Tw、1.000Tw的值。
码信号UP＿C由与码信号DN＿C相同的位数的位构成。码信号UP＿C的各位的值指示使被输入到CORSE延迟电路的时钟信号(时钟FOUTB＿EVN和时钟FOUTB＿ODD)的上升延迟对以十进制数表示了该码信号的值的值v乘以COURSE延迟电路中的单位延迟时间(＝1Tw)而得到的时间(v×Tw)。即，码信号UP＿C的值"000""001""010""011""100""101""110""111"分别是指示使被输入到延迟块电路62的COURSE延迟电路的时钟信号的上升延迟0Tw、1Tw、2Tw、3Tw、4Tw、5Tw、6Tw、7Tw的值。
在此，对根据Δ设定信号DCA＿CODE的方法进行说明。首先，将对Δ乘以s而得到的值的绝对值除以(m×s)，算出商(q)和余数(r)。并且，在Δ＞0的情况下，根据值q设定码信号UP＿C，根据值r设定码信号UP＿F。另外，在Δ＜0的情况下，根据值q设定码信号DN＿C，根据值r设定码信号DN＿F。例如在s＝2、m＝4、Δ＝7.5的情况下，Δ×s＝15，15/(4×2)＝1而余7，因此，码信号UP＿C被设定为表示十进制数的"1"的二进制码"001"，码信号UP＿F被设定为表示十进制数的"7"的二进制码"0111"。另外，例如在m＝4、Δ＝－9的情况下，|(－9)×2|＝18，18/(4×2)＝2而余2，因此，码信号DN＿C被设定为表示十进制数的"2"的二进制码"010"，码信号DN＿F被设定为表示十进制数的"2"的二进制码"0010"。
此外，i、j的值具有0.125Tw的分辨率，因此，以Δ＝(i－j)/2计算的Δ可能成为0.0625Tw的分辨率。在该情况下，通过制作FINE延迟电路以使得增加DN＿F、UP＿F的位(bit)、能够实现2×(m×s)+1个的组合，从而能够进行0.0625Tw的分辨率下的调整。
(2－1－3.DCA电路的动作)
接受从运算电路42输出的信号DCA＿CODE，DCA电路43生成码信号DN＿FD、DN＿CD以及码信号UP＿FD、UP＿CD。具体而言，延迟块电路61接受码信号DN＿F、DN＿C，设定码信号DN＿FD、DN＿CD。另外，延迟块电路62接受码信号UP＿F、UP＿C，设定UP＿FD、UP＿CD。首先，对延迟块电路61中的码设定进行说明。
使用图18对码控制电路613中的码信号DN＿FD的设定进行说明。图18表示码信号DN＿FD的值的例子。此外，图18涉及s＝2、m＝4的情况下的例子。如图18所示，码信号DN＿FD由8位的位构成。另外，码信号DN＿FD由温度计码表示。在码信号DN＿C为偶数(0、2、4、……)的情况下，码信号DN＿FD被根据码信号DN＿F的值而如以下那样进行设定。即，在码信号DN＿F为"0000"的情况下，码信号DN＿FD被设定为"00000000"。另外，在码信号DN＿F为"0001"的情况下，码信号DN＿FD被设定为"00000001"。同样地，在码信号DN＿F为"0010"、"0011"、"0100"、"0101"、"0110"、"0111"、"1000"的情况下，码信号DN＿FD被设定为"00000011"、"00000111"、"00001111"、"00011111"、"00111111"、"01111111"、"11111111"。
另一方面，在码信号DN＿C为奇数(1、3、5、……)的情况下，码信号DN＿FD被根据码信号DN＿F的值而如以下那样进行设定。即，在码信号DN＿F为"0000"的情况下，码信号DN＿FD被设定为"11111111"。另外，在码信号DN＿F为"0001"的情况下，码信号DN＿FD被设定为"01111111"。同样地，在码信号DN＿F为"0010"、"0011"、"0100"、"0101"、"0110"、"0111"、"1000"的情况下，码信号DN＿FD被设定为"00111111"、"00011111"、"00001111"、"00000111"、"00000011"、"00000001"、"00000000"。
接着，使用图19对COURSE延迟电路612的码变换电路616中的码信号DN＿CD的设定进行说明。图19表示码信号DN＿CD的值的例子。此外，图19涉及l为7的情况下的例子。如图19所示，码信号DN＿CD由7位的位构成。码信号DN＿CD被设定为将作为二进制码的码信号DN＿C表示的十进制数的值变换为温度计码而得到的值。即，在码信号DN＿C为"000"的情况下，码信号DN＿CD被设定为"0000000"。另外，在码信号DN＿C为"001"的情况下，码信号DN＿CD被设定为"0000001"。同样地，在码信号DN＿C为"010"、"011"、"100"、"101"、"110"、"111"的情况下，码信号DN＿CD被设定为"0000011"、"0000111"、"0001111"、"0011111"、"0111111"、"1111111"。
延迟块电路62与延迟块电路61同样地接受码信号UP＿F、UP＿C，设定UP＿FD、UP＿CD。即，在上述的说明中，通过将码信号DC＿F、DN＿C、DN＿FD、DN＿CD分别表达替换为码信号UP＿F、UP＿C、UP＿FD、UP＿CD，在延迟块电路62中设定码信号UP＿FD、UP＿CD。
接着，对FINE延迟电路611中的动作进行说明。首先，对FINE延迟电路611e中的动作进行说明。图20是对FINE延迟电路中的动作进行说明的时序图。此外，图20涉及s＝2、m＝4的情况。在FINE延迟电路611e中，输入时钟IN的逻辑反转后的信号(时钟INB)被输入到输入端子CKIN＿A，时钟INB被延迟了1.0Tw时间后的信号(时钟INB1)被输入到输入端子CKIN＿B。另外，FINE延迟电路611e中，码信号DN＿FD被输入到输入端子FI＿T。进一步，作为码信号DN＿FD逻辑反转后的信号的码信号DN＿FDB被输入到输入端子FI＿B。
码信号DN＿FD的第1位的值被输入到输入端子FI＿T1。另外，码信号DN＿FD的第2位的值被输入到输入端子FI＿T2。同样地，码信号DN＿FD的第3位、第4位、第5位、第6位、第7位、第8位的值分别被输入到输入端子FI＿T3、FI＿T4、FI＿T5、FI＿T6、FI＿T7、FI＿T8。
码信号DN＿FDB的第1位的值被输入到输入端子FI＿B1。另外，码信号DN＿FDB的第2位的值被输入到输入端子FI＿B2。同样地，码信号DN＿FDB的第3位、第4位、第5位、第6位、第7位、第8位的值分别被输入到输入端子FI＿B3、FI＿B4、FI＿B5、FI＿B6、FI＿B7、FI＿B8。
例如，在码信号DN＿FD的值为"00000111"的情况下，"1"、"1"、"1"、"0"、"0"、"0"、"0"、"0"分别被输入到输入端子FI＿T1、FI＿T2、FI＿T3、FI＿T4、FI＿T5、FI＿T6、FI＿T7、FI＿T8。另外，在码信号DN＿FD的值为"00000111"的情况下，码信号DN＿FDB的值为"11111000"。因此，"0"、"0"、"0"、"1"、"1"、"1"、"1"、"1"分别被输入到输入端子FI＿B1、FI＿B2、FI＿B3、FI＿B4、FI＿B5、FI＿B6、FI＿B7、FI＿B8。
在时钟INB为高电平的期间，反相器电路614a的第1NMOS晶体管和反相器电路614b的第2NMOS晶体管成为导通状态。另外，在时钟INB1为高电平的期间，反相器电路614a的第2NMOS晶体管和反相器电路614b的第1NMOS晶体管成为导通状态。因此，在时钟INB和时钟INB1都为高电平的期间，反相器电路614a的N侧开关72和反相器电路614b的N侧开关72成为导通(on)，因此，来自信号PI＿CLKB(反相器电路614a的输出信号和来自反相器电路614b的输出信号被合并而得到的信号)成为低电平。
在时刻t1，当时钟INB切换为低电平时，反相器电路614a的第1NMOS晶体管和反相器电路614b的第2NMOS晶体管成为截止状态。即，反相器电路614a的N侧开关72和反相器电路614b的N侧开关74切换为断开(off)。另外，在反相器电路614a的4个P侧开关71＿β分别设置的第2PMOS晶体管成为导通状态。
在此，在反相器电路614a的8个P侧开关71＿β分别设置的第1PMOS晶体管当栅极被输入低电平的信号("0")时成为导通状态。因此，在码信号DN＿FD中，与值为"0"的位数相同的数量的第1PMOS晶体管成为导通状态。例如在码信号DN＿FD的值为"00000111"的情况下，"1"被输入到输入端子FI＿T1、FI＿T2、FI＿T3，因此，在栅极连接了这些端子的第1PMOS晶体管成为截止状态。另一方面，"0"被输入到输入端子FI＿T4、FI＿T5、FI＿T6、FI＿T7、FI＿T8，因此，在栅极连接了该端子的第1PMOS晶体管成为导通状态。
因此，在时刻t1，4个P侧开关71＿β中的、与码信号DN＿FD中的值为"0"的位数相同数量的开关成为导通，与被设为了导通的开关的个数相应地，在反相器电路614a的输出端子CKOUT＿T所输出的信号的电平上升。即，被设为了导通的P侧开关71＿β的数量越多，在反相器电路614a的输出端子CKOUT＿T输出的信号的上升的倾斜越大。
当在从时刻t1经过Tw时间之后的时刻t2、时钟INB1切换为低电平时，反相器电路614a的第2NMOS晶体管和反相器电路614b的第1NMOS晶体管成为截止状态。另外，分别设置于反相器电路614b的4个P侧开关73＿β的第2PMOS晶体管成为导通状态。
分别设置于反相器电路614b的8个P侧开关73＿β的第1MOS晶体管当在栅极被输入低电平的信号("0")时成为导通状态。因此，与在码信号DN＿FDB中值为"0"的位数相同数量的第1PMOS晶体管成为导通状态。例如在码信号DN＿FDB为"11111000"的情况下，"0"被输入到输入端子FI＿B1、FI＿B2、FI＿B3，因此，在栅极连接了该端子的第1PMOS晶体管成为导通状态。另一方面，"1"被输入到输入端子FI＿B4～FI＿B8，因此，在栅极连接了这些端子的第1PMOS晶体管成为截止状态。
因此，在时刻t2，8个P侧开关73＿β中的与码信号DN＿FDB中的值为"0"的位数相同数量的开关成为导通，与被设为了导通的开关的个数相应地，被输入到反相器电路614b的输出端子CKOUT＿B的信号的电平上升。即，被设为了导通的P侧开关73＿β的数量越多，在反相器电路614b的输出端子CKOUT＿B所输出的信号的上升的倾斜越大。
即，来自反相器电路614a的输出信号和来自反相器电路614b的输出信号被合并而得到的信号PI＿CLKB根据码信号DN＿FD、DN＿FDB的值而上升时间不同。
时钟INB在时刻t3切换为高电平。在此，时刻t2～时刻t3的期间与输入时钟IN的高电平的期间CINH相等。接着，在从时刻t3经过Tw时间之后的时刻t4，时钟INB1切换为高电平。当时钟INB、INB1均切换为高电平时，反相器电路614a的N侧开关72和反相器电路614b的N侧开关74成为导通状态，信号PI＿CLKB切换为低电平。
此外，图20所示的时钟FOUTB＿EVN是信号PI＿CLKB经由反相器而被逻辑反转后的信号，是从FINE延迟电路611e输出的信号。
在此，对FINE延迟电路611e中的、码信号DN＿FD、DN＿FDB与时钟FOUTB＿EVN的延迟时间的关系进行整理。首先，在码信号DN＿FD的值为"00000000"(码信号DN＿FDB的值为"11111111")的情况下，反相器电路614a的8个P侧开关71为导通，反相器电路614b的0个P侧开关73为导通。因此，时钟FOUTB＿EVN的下降的延迟量成为反映了100％的反相器电路614a中的时钟INB的延迟量的值。因此，时钟FOUTB＿EVN的下降相对于时钟INB的下降的延迟时间成为最小延迟时间Tf。
在码信号DN＿FD的值为"00000001"(码信号DN＿FDB的值为"11111110")的情况下，反相器电路614a的7个P侧开关71为导通，反相器电路614b的1个P侧开关73为导通。因此，时钟FOUTB＿EVN的下降的延迟量成为将使反相器电路614a的全部P侧开关71成为了导通的情况下的时钟INB的延迟量的87.5％、和使反相器电路614b的全部P侧开关73成为了导通的情况下的时钟INB1的延迟量的12.5％相加而得到的值。因此，时钟FOUTB＿EVN的下降相对于时钟INB的下降的延迟时间成为0.875Tf+0.125(Tw+Tf)＝Tf+0.125Tw。
在码信号DN＿FD的值为"00001111"(码信号DN＿FDB的值为"11110000")的情况下，反相器电路614a的4个P侧开关71导通，反相器电路614b的4个P侧开关73导通。因此，时钟FOUTB＿EVN的下降的延迟量成为将使反相器电路614a的全部P侧开关71成为了导通的情况下的时钟INB的延迟量的50％和使反相器电路614b的全部P侧开关73成为了导通的情况下的时钟INB1的延迟量的50％相加而得到的值。因此，时钟FOUTB＿EVN的下降相对于时钟INB的下降的延迟时间成为0.500Tf+0.500(Tw+Tf)＝Tf+0.500Tw。
在码信号DN＿FD的值为"00111111"(码信号DN＿FDB的值为"11000000")的情况下，反相器电路614a的2个P侧开关71导通，反相器电路614b的6个P侧开关73导通。因此，时钟FOUTB＿EVN的下降的延迟量成为将使反相器电路614a的全部P侧开关71成为了导通的情况下的时钟INB的延迟量的25％和使反相器电路614b的全部P侧开关73成为了导通的情况下的时钟INB1的延迟量的75％相加而得到的值。因此，时钟FOUTB＿EVN的下降相对于时钟INB的下降的延迟时间成为0.250Tf+0.750(Tw+Tf)＝Tf+0.750Tw。
在码信号DN＿FD的值为"11111111"(码信号DN＿FDB的值为"00000000")的情况下，反相器电路614a的0个P侧开关71导通，反相器电路614b的8个P侧开关73导通。因此，时钟FOUTB＿EVN的下降的延迟量成为反映了100％的反相器电路614b中的时钟INB1的延迟量的值。因此，时钟FOUTB＿EVN的上升相对于时钟INB的下降的延迟时间成为Tf+1.000Tw。
从FINE延迟电路611e输出的时钟FOUTB＿EVN的上升与码信号DN＿FD、DN＿FDB的值无关地成为时钟INB和时钟INB1这两方都被设为了高电平的定时。即，时钟FOUTB＿EVN的上升成为与时钟INB1的上升相同的定时，因此，相对于时钟INB的上升的延迟时间成为Tw。
这样，FINE延迟电路611e接受时钟IN，根据码信号DN＿FD的值，生成并输出下降的延迟时间不同的时钟FOUTB＿EVN。
接着，对FINE延迟电路611о中的动作进行说明。在FINE延迟电路611о中，输入时钟IN的逻辑反转后的信号(时钟INB)被输入到输入端子CKIN＿B，时钟INB被延迟了1.0Tw时间后的信号(时钟INB1)被输入到输入端子CKIN＿A。即，在FINE延迟电路611e中被输入到了输入端子CKIN＿A的信号(时钟INB)在FINE延迟电路611о中被输入到输入端子CKIN＿B，在FINE延迟电路611e中被输入到了输入端子CKIN＿B的信号(时钟INB1)在FINE延迟电路611о中被输入到输入端子CKIN＿A。因此，码信号DN＿FD、DN＿FDB与在FINE延迟电路611о中生成的时钟FOUTB＿ODD的延迟时间的关系成为如以下那样。
首先，在码信号DN＿FD的值为"00000000"(码信号DN＿FDB的值为"11111111")的情况下，反相器电路614a的8个P侧开关71导通，反相器电路614b的0个P侧开关73导通。因此，时钟FOUTB＿ODD的下降的延迟量成为反映了100％的反相器电路614a中的时钟INB1的延迟量的值。因此，时钟FOUTB＿ODD的下降相对于时钟INB的下降的延迟时间成为Tf+1.00Tw。
在码信号DN＿FD的值为"00000011"(码信号DN＿FDB的值为"11111100")的情况下，反相器电路614a的6个P侧开关71导通，反相器电路614b的2个P侧开关73导通。因此，时钟FOUTB＿ODD的下降的延迟量成为将使反相器电路614a的全部P侧开关71成为了导通的情况下的时钟INB1的延迟量的75％和使反相器电路614b的全部P侧开关73成为了导通的情况下的时钟INB的延迟量的25％相加而得到的值。因此，时钟FOUTB＿ODD的下降相对于时钟INB的下降的延迟时间成为0.75(Tw+Tf)+0.25Tf＝Tf+0.75Tw。
在码信号DN＿FD的值为"00001111"(码信号DN＿FDB的值为"11110000")的情况下，反相器电路614a的4个P侧开关71导通，反相器电路614b的4个P侧开关73导通。因此，时钟FOUTB＿ODD的下降的延迟量成为将使反相器电路614a的全部P侧开关71成为了导通的情况下的时钟INB1的延迟量的50％和使反相器电路614b的全部P侧开关73成为了导通的情况下的时钟INB的延迟量的50％相加而得到的值。因此，时钟FOUTB＿ODD的下降相对于时钟INB的上升的延迟时间成为0.50(Tw+Tf)+0.50Tf＝Tf+0.50Tw。
在码信号DN＿FD的值为"00111111"(码信号DN＿FDB的值为"11000000")的情况下，反相器电路614a的2个P侧开关71导通，反相器电路614b的6个P侧开关73导通。因此，时钟FOUTB＿ODD的下降的延迟量成为将使反相器电路614a的全部P侧开关71成为了导通的情况下的时钟INB1的延迟量的25％和使反相器电路614b的全部P侧开关73成为了导通的情况下的时钟INB的延迟量的75％相加而得到的值。因此，时钟FOUTB＿ODD的上升相对于时钟INB的下降的延迟时间成为0.25(Tw+Tf)+0.75Tf＝Tf+0.25Tw。
在码信号DN＿FD的值为"11111111"(码信号DN＿FDB的值为"00000000")的情况下，反相器电路614a的0个P侧开关71导通，反相器电路614b的8个P侧开关73导通。因此，时钟FOUTB＿ODD的下降的延迟量成为反映了100％的反相器电路614b中的时钟INB的延迟量的值。因此，时钟FOUTB＿EVN的下降相对于时钟INB的下降的延迟时间成为Tf。
从FINE延迟电路611о输出的时钟FOUTB＿ODD的上升与码信号DN＿FD、DN＿FDB的值无关地成为时钟INB和时钟INB1这两方都被设为了高电平的定时。即，时钟FOUTB＿EVN的上升成为与时钟INB1的上升相同的定时，因此，相对于时钟INB的上升的延迟时间成为Tw。
在图21中示出码信号DN＿FD、DN＿FDB与时钟FOUTB＿EVN、时钟FOUTB＿ODD的延迟时间的关系。即，在码信号DN＿FD的值为"00000000"的情况下，时钟FOUTB＿EVN的下降延迟时间为Tf，时钟FOUTB＿ODD的下降延迟时间为Tf+1.00Tw。在码信号DN＿FD的值为"00000011"的情况下，时钟FOUTB＿EVN的下降延迟时间为Tf+0.25Tw，时钟FOUTB＿ODD的下降延迟时间为Tf+0.75Tw。在码信号DN＿FD的值为"00001111"的情况下，时钟FOUTB＿EVN的下降延迟时间为Tf+0.50Tw，时钟FOUTB＿ODD的下降延迟时间为Tf+0.50Tw。在码信号DN＿FD的值为"00111111"的情况下，时钟FOUTB＿EVN的下降延迟时间为Tf+0.74Tw，时钟FOUTB＿ODD的下降延迟时间为Tf+0.25Tw。在码信号DN＿FD的值为"11111111"的情况下，时钟FOUTB＿EVN的下降延迟时间为Tf+1.00Tw，时钟FOUTB＿ODD的下降延迟时间为Tf。
这样，时钟FOUTB＿EVN和时钟FOUTB＿ODD是互补的，以与所输入的码信号DN＿FD的值无关地延迟时间之和成为一定(1.00Tw)的方式生成。此外，上述的“延迟时间之和”表示除去最长延迟时间Tf之外的延迟时间之和。即，当时钟FOUTB＿EVN的下降延迟时间被设得长时，FOUTB＿ODD的延迟时间被设得短。相反地，当时钟FOUTB＿EVN的下降延迟时间被设得短时，FOUTB＿ODD的延迟时间被设得长。
接着，对COURSE延迟电路612中的动作进行说明。图22表示COURSE延迟电路的动作期间的一个状态的例子。另外，图23是对图22的状态下的COURSE延迟电路的动作进行说明的时序图。在图22所示的一个例子中表示输入时钟IN的高电平的期间比低电平的期间长2.50Tw的状态。在图22的例子中，Δ为1.25Tw。因此，码信号DN＿C具有"001"的值。其结果，码变换电路616输出"0000001"来作为码信号DN＿CD。即，仅码信号DN＿CD1为高电平的信号，码信号DN＿CD2～DN＿CDl成为低电平的信号。其结果，从FINE延迟电路611о输出的时钟FOUTB＿ODD的下降由延迟元件615＿1、615＿0进行延迟。因此，输出时钟CDLYOUT的下降相对于时钟FOUTB＿ODD的下降，在COURSE延迟电路612中的最小延迟时间Tc(即延迟元件615＿0的延迟时间)的基础上被延迟1Tw(参照图23的粗线的路径)。
另一方面，对于输出时钟CDLYOUT的上升，与码信号DN＿C无关地，从FINE延迟电路611e输出的时钟FOUTB＿EVN的上升由延迟元件615＿0进行延迟。因此，输出时钟CDLYOUT的上升相对于时钟FOUTB＿EVN的上升被延迟COURSE延迟电路612中的最小延迟时间Tc(参照图23的粗虚线的路径)。
在Δ为1.25Tw的情况下，码信号DN＿F具有"0010"的值。码信号DN＿C为"001"、即奇数，因此，码控制电路613对码信号DN＿F进行变换，输出"00111111"来作为码信号DN＿FD。在码信号DN＿FD的值为"00111111"的情况下，从FINE延迟电路611о输出的信号是时钟IN在FINE延迟电路611中的最小延迟时间Tf的基础上被延迟了0.25Tw后的信号。此外，在码信号DN＿FD的值为"00111111"的情况下，从FINE延迟电路611e输出的信号是时钟IN在FINE延迟电路611中的最小延迟时间Tf的基础上被延迟了0.75Tw后的信号。
根据以上，输出时钟CDLYOUT的下降成为时钟IN在最小延迟时间(Tf+Tc)的基础上被延迟了1.25Tw后的信号。另外，输出时钟CDLYOUT的上升成为输入时钟被延迟了Tw+Tc后的信号。此外，在图23中，使FINE延迟电路611中的最小延迟时间Tf为0Tw，使COURSE延迟电路612中的最小延迟时间Tc为1Tw，表示了各信号的波形。
接着，使用其他具体例对COURSE延迟电路612中的动作进行说明。图24表示COURSE延迟电路的动作期间的一个状态的例子。另外，图25是对图24的状态下的COURSE延迟电路的动作进行说明的时序图。在图24所示的一个例子中表示输入时钟IN的高电平的期间比低电平的期间长4.50Tw的状态。在图24的例子中，Δ为2.25Tw。因此，码信号DN＿C具有"010"的值。其结果，码变换电路616输出"0000011"来作为码信号DN＿CD。即，码信号DN＿CD1、2为高电平的信号，码信号DN＿CD3～DN＿CDl成为低电平的信号。其结果，从FINE延迟电路611e输出的时钟FOUTB＿EVN的下降由延迟元件615＿2～615＿0进行延迟。因此，输出时钟CDLYOUT的下降相对于时钟FOUTB＿EVN的下降，在COURSE延迟电路612中的最小延迟时间Tc的基础上被延迟2Tw(参照图24的粗线的路径)。
另一方面，对于输出时钟CDLYOUT的上升，与码信号DN＿C无关地，从FINE延迟电路611e输出的时钟FOUTB＿EVN的上升由延迟元件615＿0进行延迟。因此，输出时钟CDLYOUT的上升相对于时钟FOUTB＿EVN的上升，被延迟COURSE延迟电路612中的最小延迟时间Tc(参照图24的粗虚线的路径)。
在Δ为2.25Tw的情况下，码信号DN＿F具有"0010"的值。码信号DN＿C为"010"、即偶数，因此，码控制电路613对码信号DN＿F进行变换，输出"00000011"来作为码信号DN＿FD。在码信号DN＿FD的值为"00000011"的情况下，从FINE延迟电路611e输出的信号是时钟IN在FINE延迟电路611中的最小延迟时间Tf的基础上被延迟了0.25Tw后的信号。此外，在码信号DN＿FD的值为"00000011"的情况下，从FINE延迟电路611e输出的信号是时钟IN在FINE延迟电路611中的最小延迟时间Tf的基础上被延迟了0.75Tw后的信号。
根据以上，输出时钟CDLYOUT的上升成为时钟IN在最小延迟时间(Tf+Tc)的基础上被延迟了2.25Tw后的信号。另外，输出时钟CDLYOUT的下降成为输入时钟被延迟了Tw+Tc后的信号。此外，在图25中，使FINE延迟电路611中的最小延迟时间Tf为0Tw，使COURSE延迟电路612中的最小延迟时间Tc为1Tw，表示了各信号的波形。
从COURSE延迟电路612输出的输出时钟CDLYOUT由反相器进行逻辑反转，被作为时钟CDLY＿T来从延迟块电路61进行输出。
延迟块电路62接受输入时钟/IN和构成信号DCA＿CODE的码信号UP＿F、UP＿C，生成延迟时钟CDLY＿B。延迟块电路62的各构成元件的动作与延迟块电路61是同样的。即，在上述的说明中，通过将码信号DC＿F、DN＿C、DN＿FD、DN＿CD分别表达替换为码信号UP＿F、UP＿C、UP＿FD、UP＿CD，在延迟块电路62中根据输入时钟/IN生成并输出时钟CDLY＿B。
(2－1－4.波形生成电路的动作)
接受从DCA电路43输出的两个时钟(时钟CDLY＿T、CDLY＿B)，波形生成电路44生成输出时钟OUT。图26是对波形生成电路中的动作的一个例子进行说明的时序图。此外，图26是时钟IN的高电平的期间CINH为8Tw、低电平的期间CINL为5.5Tw的情况下的时序图。另外，在图26中，使FINE延迟电路611中的最小延迟时间Tf为0Tw，使COURSE延迟电路612中的最小延迟时间Tc为1Tw。
在该情况下，从DCA电路43输出的时钟CDLY＿T是通过延迟块61而时钟IN的上升和下降分别被延迟预定量来生成的。具体而言，Δ＝(8－5.5)/2＝1.25Tw，因此，时钟CDLY＿T的上升相对于时钟IN的上升被延迟了2.25Tw(＝Tf+Tc+1.25Tw)，时钟CDLY＿T的下降相对于时钟IN的下降被延迟了2Tw。
另外，时钟CDLY＿B是通过延迟块62而时钟/IN的上升和下降分别被延迟预定量来生成的。具体而言，时钟CDLY＿B的上升相对于时钟/IN的上升被延迟了1Tw(＝Tf+Tc)，时钟CDLY＿B的下降相对于时钟IN的下降被延迟了2Tw。
波形生成电路44生成在时钟CDLY＿T上升的定时上升、在时钟CDLY＿B上升的定时下降的信号来作为输出时钟OUT。即，输出时钟OUT成为在从时钟IN的上升经过2.25Tw后上升、在从时钟/IN的上升经过1Tw后下降的信号。这样生成的时钟OUT的高电平的期间COUTH为6.75Tw，低电平的期间COUTL也成为6.75Tw。即，输出时钟OUT具有50％的工作周期。此外，波形生成电路44也生成使输出时钟OUT逻辑反转后的信号/OUT，并与输出时钟OUT一起进行输出。
(3.效果)
根据本实施方式，能够在边沿检测电路53中在对输入时钟DCD＿IN的脉冲宽度(作为高电平的期间)和输入时钟/DCD＿IN的脉冲宽度进行计测时，在抑制面积、消耗电流的增大的同时，以高分辨率进行计测。
图27是表示比较例的边沿检测电路的一个例子的电路图。图27所示的边沿检测电路具有与图6所示的实施方式的边沿检测电路53相同的计测分辨率。比较例的边沿检测电路包括(m×s)条延迟线53m。另外，边沿检测电路53也包括(m×s)个延迟元件54β。各延迟元件54β的延迟量被设定为成为时间{1.0+(β－1)/(m×s)}×Tw。
例如在m＝4、s＝2的情况下，如图27所示，比较例的边沿检测电路具有8条延迟线531～538。设置在各延迟线531～538的输入侧的8个延迟元件541～548以0.125Tw的刻度设定了延迟量。
根据比较例的边沿检测电路的构成，为了使计测分辨率为2倍，需要使延迟线53m的个数为2倍。延迟线53m由大量的触发器构成，因此，专有面积大，消耗电流也大。在通过比较例的构成提高计测分辨率的情况下，面积增大，并且，消耗电流也增加。另外，伴随着面积的增大，向各延迟元件54β传递信号CLK＿DET的布线的长度之差也变大。例如，向延迟元件541传递信号CLK＿DET的布线的长度与向延迟元件548传递信号CLK＿DET的布线的长度之差也变大。当布线长度之差变大时，变为无法忽略布线延迟的影响。因此，从各延迟元件54β输出的信号CLK＿DET会对所设定的延迟量产生布线延迟的影响，因此，难以使被输入到各延迟线53m的信号CLK＿DET的延迟差为均等。
另一方面，本实施方式的边沿检测电路53在延迟元件54β的输入侧设置有生成延迟差的延迟部55。延迟部55生成延迟差为0.125Tw的两种信号CLK＿DETa1、信号CLK＿DETa2。信号CLK＿DETa1、信号CLK＿DETa2中的任一方被输入到延迟元件54β。在将信号CLK＿DETa1作为输入、将从延迟元件541输出的信号(信号CLK＿DET1)作为基准的情况下，将信号CLK＿DETa2作为输入而从延迟元件541输出的信号(信号CLK＿DET1)的延迟量成为0.125Tw。同样地，将信号CLK＿DETa1作为输入而从延迟元件542输出的信号(信号CLK＿DET2)的延迟量成为0.25Tw，将信号CLK＿DETa2作为输入而从延迟元件542输出的信号(信号CLK＿DET2)的延迟量成为0.375Tw。另外，将信号CLK＿DETa1作为输入而从延迟元件543输出的信号(信号CLK＿DET3)的延迟量成为0.500Tw，将信号CLK＿DETa2作为输入而从延迟元件543输出的信号(信号CLK＿DET3)的延迟量成为0.625Tw。进一步，将信号CLK＿DETa1作为输入而从延迟元件544输出的信号(信号CLK＿DET4)的延迟量成为0.750Tw，将信号CLK＿DETa2作为输入而从延迟元件544输出的信号(信号CLK＿DET4)的延迟量成为0.875Tw。
即，实施方式的边沿检测电路53用延迟元件54β和延迟部55这两级电路生成被输入到延迟线53m的信号的延迟量。由此，延迟线53m的个数不会改变，通过追加延迟部55(延迟元件55δ和选择器56)，能够以时分方式使延迟差不同的信号倍增。作为结果，能够减小向延迟元件54β的输入信号的延迟差。因而，能够在抑制面积的增大、伴随着触发器的增加的消耗电流的增加的同时，提高计测分辨率。
如以上描述的那样，本实施方式能够提供一种半导体集成电路、半导体存储装置以及存储系统，其能够在抑制面积、消耗电流的同时，提高脉冲信号的计测分辨率。
此外，DCC电路20不只是设置于接口芯片2A，也可以设置于非易失性存储器2B。另外，作为修正对象的信号不限定于读使能信号RE、/RE和数据选通信号DQS、/DQS的工作周期。可以设置在对需要用高速时钟高精度地调整工作周期的信号进行修正的部位。
(第2实施方式)
接着，对第2实施方式进行说明。图28是表示第2实施方式的边沿检测电路的一个例子的电路图。图28所示的第2实施方式的对被输入到延迟线53β的信号的延迟量进行调整的延迟部57的构成与图6所示的第1实施方式不同。对于与图6所示的第1实施方式的边沿检测电路相同的构成要素赋予同一标号，省略说明。
图28所示的边沿检测电路在延迟元件54β的输出侧与延迟线53β的输入侧之间形成有延迟部57。另外，在延迟元件54β的基础上，追加了一个延迟元件54(m+1)。延迟部57包括m个PI(Phase Interpolator，相位插值器)电路57β。来自延迟元件54β的输出信号和来自延迟元件(β+1)的输出信号被输入到PI电路57β。另外，对延迟量进行调整的控制信号CTL也被输入到PI电路57β。按照控制信号CTL，从PI电路57β输出被调整了延迟量的信号CLK＿DETβ。
图29是表示PI电路的一个例子的电路图。PI电路57β包括两组反相器电路群58a、58b。反相器电路群58a由s个反相器电路58a＿δ构成。反相器电路58a＿δ串联连接2个PMOS晶体管和2个NMOS晶体管来构成。s个反相器电路58a＿δ并列连接在电源电位Vcc的节点与接地电位Vss的节点之间。
在构成反相器电路58a＿δ的2个PMOS晶体管中的、源极与电源电位Vcc连接的一方的PMOS晶体管(以下表示为第3PMOS晶体管)的栅极，经由反相器而被输入从输入端子CTLA输入的s位的码信号(＝控制信号CTL)中的所设定的1位。经由输入端子IN＿A从延迟元件54β输入的信号(信号CLK＿DET由延迟元件54β进行了延迟后的信号)被输入到另一方的PMOS晶体管(以下表示为第4PMOS晶体管)的栅极。从输入端子CTLA输入的s位的码信号(＝控制信号CTL)中的所设定的1位被输入到构成反相器电路58a＿δ的2个NMOS晶体管中的、漏极与接地电位Vss连接的一方的NMOS晶体管(以下表示为第3NMOS晶体管)的栅极。经由输入端子IN＿A从延迟元件54β输入的信号(信号CLK＿DET由延迟元件54β进行了延迟后的信号)被输入到另一方的NMOS晶体管(以下表示为第4NMOS晶体管)的栅极。即，从输入端子CTLA输入的s位的码信号(＝控制信号CTL)中的、所设定的1位被输入到第3PMOS晶体管的栅极和第3NMOS晶体管的栅极。另外，经由输入端子IN＿A从延迟元件54β输入的信号(信号CLK＿DET由延迟元件54β进行了延迟后的信号)被输入到第4PMOS晶体管的栅极和第4NMOS晶体管的栅极。
从输入端子CTLB输入的s位的码信号(＝控制信号CTL)中的、所设定的1位经由反相器而被输入到构成反相器电路58b＿δ的2个PMOS晶体管中的、源极与电源电位Vcc连接的一方的PMOS晶体管(以下表示为第5PMOS晶体管)的栅极。经由输入端子IN＿B从延迟元件54(β+1)输入的信号(信号CLK＿DET由由延迟元件54(β+1)进行了延迟后的信号)被输入到另一方的PMOS晶体管(以下表示为第6PMOS晶体管)的栅极。从输入端子CTLB输入的s位的码信号(＝控制信号CTL)中的、所设定的1位被输入到构成反相器电路58a＿δ的2个NMOS晶体管中的、漏极与接地电位Vss连接的一方的NMOS晶体管(以下表示为第5NMOS晶体管)的栅极。经由输入端子IN＿B从延迟元件54(β+1)输入的信号(信号CLK＿DET由延迟元件54(β+1)进行了延迟后的信号)被输入到另一方的NMOS晶体管(以下表示为第6NMOS晶体管)的栅极。即，从输入端子CTLB输入的s位的码信号(＝控制信号CTL被逻辑反转后的信号)中的、所设定的1位被输入到第5PMOS晶体管的栅极和第5NMOS晶体管的栅极。另外，经由输入端子IN＿B从延迟元件54(β+1)输入的信号(信号CLK＿DET由由延迟元件54(β+1)进行了延迟后的信号)被输入到第6PMOS晶体管的栅极和第6NMOS晶体管的栅极。
从输出端子OUT输出使对来自反相器电路群58a的输出和来自反相器电路群58b的输出进行合并而得到的信号反转后的信号。即，对反相器电路58a＿δ的输出和反相器电路58b＿δ的输出进行合并并进行反转而得到的信号被作为时钟信号CLK＿DETβ从输出端子OUT进行输出。
使用图30A、图30B以及图31对上述的PI电路57β的动作进行说明。图30A和图30B是对PI电路的动作的一个例子进行说明的电路图。此外，图30A和图30B表示s＝2的情况下的PI电路的一个例子。图31是对PI电路的动作的一个例子进行说明的时序图。
在s＝2的情况下，PI电路57β具有由2个反相器电路58a＿1、58a＿2构成的反相器电路群58a、和由2个反相器电路58b＿1、58b＿2构成的反相器电路群58b。控制信号CTL为2位的码信号。控制信号CTL的第1位的数据被输入到2个反相器电路58a＿1、58b＿1，第2位的数据被输入到2个反相器电路58a＿2、58b＿2。
图30A表示2位的控制信号CTL为"11"的情况。在控制信号CTL的值为"11"的情况下，被从输入端子CTLA输入"11"来作为2位的码信号。具体而言，从输入端子CTLA＿1输入"1"，从输入端子CTLA＿2输入"1"。另外，被从输入端子CTLB输入"00"来作为2位的码信号。具体而言，从输入端子CTLB＿1输入"0"，从输入端子CTLB＿2输入"0"。
作为来自输入端子CTLA＿1的输入值被反转后的值的"0(＝L)"被输入到反相器电路58a＿1的第3PMOS晶体管的栅极。另外，作为来自输入端子CTLA＿1的输入值的"1(＝H)"被输入到反相器电路58a＿1的第3NMOS晶体管的栅极。即，反相器电路58a＿1的第3PMOS晶体管和第3NMOS晶体管成为导通状态。因此，输出在第4PMOS晶体管成为导通状态的定时上升、在第N PMOS晶体管成为导通状态的定时下降的时钟信号。即，从反相器电路58a＿1输出使经由输入端子IN＿A从延迟元件54β输入的信号(通过延迟元件54β延迟了信号CLK＿DET而得到的信号)的上升和下降反转后的信号。同样地，反相器电路58a＿2也由于第3PMOS晶体管和第3NMOS晶体管成为导通状态，因而输出使经由输入端子IN＿A从延迟元件54β输入的信号(通过延迟元件54β延迟了信号CLK＿DET而得到的信号)的上升和下降反转后的信号。
另一方面，作为来自输入端子CTLB＿1的输入值被反转后的值的"1(＝H)"被输入到反相器电路58b＿1的第3PMOS晶体管的栅极。另外，作为来自输入端子CTLB＿1的输入值的"0(＝L)"被输入到反相器电路58b＿1的第3NMOS晶体管的栅极。即，反相器电路58b＿1的第3PMOS晶体管和第3NMOS晶体管成为截止状态。因此，不从反相器电路58b＿1进行信号的输出。同样地，反相器电路58b＿2也由于第3PMOS晶体管和第3NMOS晶体管成为截止状态，因而不进行信号的输出。
根据以上，在控制信号CTL的值为"11"的情况下，从PI电路57β的输出端子OUT输出经由输入端子IN＿A从延迟元件54β输入的信号(通过延迟元件54β延迟了信号CLK＿DET而得到的信号)。
图30B表示2位的控制信号CTL为"10"的情况。在控制信号CTL的值为"10"的情况下，从输入端子CTLA输入"10"来作为2位的码信号。具体而言，从输入端子CTLA＿1输入"1"，从输入端子CTLA＿2输入"0"。另外，从输入端子CTLB输入"01"来作为2位的码信号。具体而言，从输入端子CTLB＿1输入"0"，从输入端子CTLB＿2输入"1"。
作为来自输入端子CTLA＿1的输入值被反转后的值的"0(＝L)"被输入到反相器电路58a＿1的第3PMOS晶体管的栅极。另外，作为来自输入端子CTLA＿1的输入值的"1(＝H)"被输入到反相器电路58a＿1的第3NMOS晶体管的栅极。即，反相器电路58a＿1的第3PMOS晶体管和第3NMOS晶体管成为导通状态。因此，输出在第4PMOS晶体管成为导通状态的定时上升、在第N PMOS晶体管成为导通状态的定时下降的时钟信号。即，从反相器电路58a＿1输出使经由输入端子IN＿A从延迟元件54β输入的信号(通过延迟元件54β延迟了信号CLK＿DET而得到的信号)的上升和下降反转后的信号。
另一方面，作为来自输入端子CTLA＿2的输入值被反转后的值的"1(＝H)"被输入到反相器电路58a＿2的第3PMOS晶体管的栅极。另外，作为来自输入端子CTLA＿2的输入值的"0(＝L)"被输入到反相器电路58a＿2的第3NMOS晶体管的栅极。即，反相器电路58a＿2的第3PMOS晶体管和第3NMOS晶体管成为截止状态。因此，不从反相器电路58a＿2进行信号的输出。
作为来自输入端子CTLB＿1的输入值被反转后的值的"1(＝H)"被输入到反相器电路58b＿1的第3PMOS晶体管的栅极。另外，作为来自输入端子CTLB＿1的输入值的"0(＝L)"被输入到反相器电路58b＿1的第3NMOS晶体管的栅极。即，反相器电路58b＿1的第3PMOS晶体管和第3NMOS晶体管成为截止状态。因此，不从反相器电路58b＿1进行信号的输出。
另一方面，作为来自输入端子CTLB＿2的输入值被反转后的值的"0(＝L)"被输入到反相器电路58b＿2的第3PMOS晶体管的栅极。另外，作为来自输入端子CTLB＿2的输入值的"1(＝H)"被输入到反相器电路58b＿2的第3NMOS晶体管的栅极。即，反相器电路58b＿2的第3PMOS晶体管和第3NMOS晶体管成为导通状态。即，从反相器电路58b＿2输出使经由输入端子IN＿B从延迟元件54(β+1)输入的信号(通过延迟元件54(β+1)延迟了信号CLK＿DET而得到的信号)的上升和下降反转后的信号。
根据以上，在控制信号CTL的值为"10"的情况下，从反相器电路58a＿1输出的、使经由输入端子IN＿A从延迟元件54β输入的信号(通过延迟元件54β延迟了信号CLK＿DET而得到的信号)反转后的信号和从反相器电路58b＿2输出的、使经由输入端子IN＿B从延迟元件54(β+1)输入的信号(通过延迟元件54(β+1)延迟了信号CLK＿DET而得到的信号)反转后的信号被合并。即，信号CLK＿DET由延迟元件54β进行了延迟后的信号和信号CLK＿DET由延迟元件54(β+1)进行了延迟后的信号被以1比1的比率合并。合并而得到的信号由反相器进行反转，被从PI电路57β的输出端子OUT进行输出。如上所述，根据PI电路57β控制信号CTL的值，在由延迟元件54β实现的延迟时间和由延迟元件54(β+1)实现的延迟时间之间，对信号CLK＿DET的延迟时间进行调整并进行输出。如图31所示，在由延迟元件54β实现的延迟时间与由延迟元件54(β+1)实现的延迟时间的差量为0.25Tw的情况下，通过使控制信号CTL的值为"10"，能够生成延迟时间为0.125Tw刻度的信号CLK＿DETβ。
如上所述，实施方式的边沿检测电路用延迟元件54β和延迟部57这两级的电路生成被输入到延迟线53m的信号的延迟量。由此，延迟线53m的个数不会改变，通过追加延迟部57(m个PI电路57β)，能够以时分的方式使延迟差不同的信号倍增。作为结果，能够减小向延迟元件54β的输入信号的延迟差。因而，能够在抑制面积的增大、伴随着触发器的增加的消耗电流的增加的同时，提高计测分辨率。
此外，通过将PI电路57β的反相器电路58a＿δ以及控制信号CTL的位数增加为3位以上、与位的增加相应地增加反相器电路58b＿γ的个数，也能够使计测分辨率进一步提高。
另外，PI电路也可以使用DCA电路中的FINE延迟电路611的结构来构成。
(第3实施方式)
接着，对第3实施方式进行说明。在本实施方式中，对将第1实施方式和第2实施方式所示的边沿检测电路使用于DLL(Delay Lock Loop，延迟锁定环)电路的情况进行说明。
图32是表示第3实施方式中的DLL电路的构成例的框图。实施方式的DLL电路具备DCD电路41、运算电路102以及延迟生成电路103。DCD电路41是对时钟信号的1个周期宽度和2个周期宽度进行观测、从其差量换算为1个周期量的延迟元件的级数的电路。DCD电路41输出表示输入时钟DCD＿IN的1个周期量的宽度的信号DCD＿CODE来作为信号DCD＿CODE。
运算电路102接受从DCD电路41输出的信号DCD＿CODE，对输入时钟DCD＿IN的1个周期宽度和2个周期宽度进行比较。并且，基于比较结果，将时钟信号的1个周期量换算为延迟元件数。
延迟生成电路103基于从运算电路102输出的延迟元件数，运算使时钟信号CLK＿IN延迟的延迟元件数。基于运算结果，使时钟信号CLK＿IN延迟，生成输出时钟信号CLK＿OUT。
图33是对第3实施方式中的DCD电路的动作的一个例子进行说明的时序图。输入时钟DCD＿IN被输入到DCD电路41。信号生成电路51在各组中，对输入时钟DCD＿IN的最初的周期的上升进行检测，在与从该上升到第2个输入时钟DCD＿IN的周期的上升为止的期间相同的整个期间，将信号CLK＿DLY维持为高电平。即，在从输入时钟DCD＿IN的最初的周期的上升起到输入时钟DCD＿IN的2个周期量的整个期间，将信号CLK＿DLY维持为高电平。另外，信号生成电路51在各组中对输入时钟DCD＿IN的第4周期的上升进行检测，在与从该上升到第3个输入时钟DCD＿IN的周期的上升为止的期间相同的整个期间，将信号CLK＿DLY维持为高电平。即，在从输入时钟DCD＿IN的第4周期的上升起到输入时钟DCD＿IN的3个周期量的整个期间，将信号CLK＿DLY维持为高电平。
在各组中，信号生成电路51对输入时钟DCD＿IN的第2个周期的上升进行检测，在与到下一输入时钟DCD＿IN的周期的上升为止的期间相同的整个期间，将信号CLK＿DET维持为高电平。另外，在各组中，信号生成电路51对输入时钟DCD＿IN的第6个周期的上升进行检测，在与到下一输入时钟DCD＿IN的周期的上升为止的期间相同的整个期间，将信号CLK＿DET维持为高电平。
在如上述那样生成的信号CLK＿DLY和信号CLK＿DET中，从信号CLK＿DLY的奇数周期的上升到信号CLK＿DET的上升为止的期间是与输入时钟DCD＿IN的1各周期相同的期间。另外，从信号CLK＿DLY的偶数周期的上升到信号CLK＿DET的上升为止的期间是与输入时钟DCD＿IN的2个周期相同的期间。
使用这样生成的信号CLK＿DLY和信号CLK＿DET，边沿检测电路53生成信号DCD＿CODE，并按组进行输出。
运算电路102使用从DCD电路41输出的多个组量的信号DCD＿CODE，运算输入时钟DCD＿IN的1个周期量的延迟元件数。具体而言，对与组数相应地累计信号CLK＿DET的奇数周期中的信号DCD＿CODE的高电平的位数，并算出平均(第1平均值)。另外，与组数相应地累计信号CLK＿DET的偶数周期中的信号DCD＿CODE的高电平的位数，并算出平均(第2平均值)。算出第2平均值与第1平均值的差量，将输入时钟1个周期量的宽度换算为延迟元件数。
延迟生成电路103基于从运算电路102输出的延迟元件数，运算使时钟信号CLK＿IN延迟的延迟元件数。图34是对DDR通信中的时钟信号的相位调整进行说明的时序图。例如在半导体装置进行DDR(Double Data Rate)通信的情况下，需要对时钟的相位进行调整，以使得时钟信号的上升、下降在数据的中心定时来到。在被输入上升的定时相等的时钟CLK＿IN和数据信号DATA＿IN的情况下，延迟生成电路103使时钟CLK＿IN与从运算电路102输出的延迟元件数的1/4相应地延迟，生成输出时钟CLK＿OUT。
如上所述，实施方式的边沿检测电路不只是使用于DCC电路，也可以使用于DLL电路，能够在抑制面积的增大、伴随着触发器的增加的消耗电流的增加的同时，提高成为测定对象的周期的计测分辨率。
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

Claims (8)

1.一种半导体集成电路，具有：
延迟元件群，其串联连接有多个具有第1延迟量的第1延迟要素；
触发器群，其具有多个触发器，所述触发器输入所述延迟元件群的所述多个第1延迟要素中的所对应的第1延迟要素的输出；
第2延迟电路，其从第1时钟信号生成具有比所述第1延迟量小的第2延迟量的延迟差的多个第2时钟信号；以及
可变延迟电路，其能够设定比所述第2延迟量小的第3延迟量，
所述第2延迟电路和所述可变延迟电路串联连接在第3时钟的输出端子与所述触发器群的输入端子之间。
2.根据权利要求1所述的半导体集成电路，
所述可变延迟电路具有延迟量的差量被设定为所述第3延迟量的多个第2延迟要素和选择器，所述多个第2延迟要素并联连接在所述可变延迟电路的输入端子与所述选择器的输入端子之间。
3.根据权利要求1所述的半导体集成电路，
所述可变延迟电路由相位插值电路构成，所述相位插值电路将从所述第2延迟电路输出的具有所述第2延迟量的延迟差的两个所述第2时钟信号作为输入。
4.根据权利要求2所述的半导体集成电路，
所述第2延迟电路具有延迟量的差量被设定为所述第2延迟量的多个第3延迟要素，
所述第3延迟要素的数量与所述触发器的数量相等，并且，所述第3延迟要素的输出端子和所述触发器的输入端子分别一对一地连接，
所述第2延迟要素的数量比所述第3延迟要素的数量少。
5.一种半导体存储装置，与控制器连接，进行命令、地址以及数据的传送，所述半导体存储装置具有：
接口芯片，其具备权利要求1～4中任一项所述的半导体集成电路，所述半导体集成电路对时钟信号的脉冲宽度进行计测，对所述时钟信号的占空比进行调整；和
非易失性存储芯片，其形成有具备多个存储单元的存储单元阵列，与所述接口芯片连接，
所述半导体集成电路在所述控制器与所述非易失性存储芯片之间对收发的读使能信号或者数据选通信号的占空比进行调整。
6.一种存储系统，包括权利要求5所述的半导体存储装置和权利要求5所述的所述控制器。
7.一种半导体存储装置，在控制器与非易失性存储器之间进行命令、地址以及数据的传送，所述半导体存储装置具有：
接口芯片，其具备权利要求1～4中任一项所述的半导体集成电路，所述半导体集成电路对时钟信号的周期进行计测，对所述时钟信号的相位进行调整；和
非易失性存储芯片，其形成有具备多个存储单元的存储单元阵列，与所述接口芯片连接，
所述半导体集成电路在所述控制器与所述非易失性存储芯片之间对收发的读使能信号或者数据选通信号的相位进行调整。
8.一种存储系统，包括权利要求7所述的半导体存储装置和权利要求7所述的所述控制器。
CN202210145470.1A 2021-09-10 2022-02-17 半导体集成电路、半导体存储装置以及存储系统 Pending CN115798533A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021147559A JP2023040523A (ja) 2021-09-10 2021-09-10 半導体集積回路、及び、半導体記憶装置、並びに、メモリシステム
JP2021-147559 2021-09-10

Publications (1)

Publication Number Publication Date
CN115798533A true CN115798533A (zh) 2023-03-14

Family

ID=85431061

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210145470.1A Pending CN115798533A (zh) 2021-09-10 2022-02-17 半导体集成电路、半导体存储装置以及存储系统

Country Status (4)

Country Link
US (1) US11742835B2 (zh)
JP (1) JP2023040523A (zh)
CN (1) CN115798533A (zh)
TW (1) TWI815282B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023040523A (ja) * 2021-09-10 2023-03-23 キオクシア株式会社 半導体集積回路、及び、半導体記憶装置、並びに、メモリシステム

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW288232B (zh) * 1994-12-20 1996-10-11 Nippon Electric Co
JPH10293147A (ja) 1997-04-18 1998-11-04 Fujitsu Ltd クロックデューティ検出回路
JP3825573B2 (ja) * 1999-02-17 2006-09-27 株式会社東芝 同期回路とその遅延回路
JP3652277B2 (ja) * 2001-06-26 2005-05-25 Ｎｅｃマイクロシステム株式会社 遅延同期回路用遅延調整回路
US7423465B2 (en) * 2006-01-27 2008-09-09 Micron Technology, Inc. Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit
TWI444951B (zh) * 2006-09-29 2014-07-11 Semiconductor Energy Lab 顯示裝置和電子裝置
US8947117B2 (en) * 2009-11-05 2015-02-03 Rohm Co., Ltd. Signal transmission circuit device, semiconductor device, method and apparatus for inspecting semiconductor device, signal transmission device, and motor drive apparatus using signal transmission device
KR101051944B1 (ko) 2010-05-31 2011-07-26 주식회사 하이닉스반도체 듀티 감지 회로 및 이를 포함하는 듀티 보정 회로
JP5241776B2 (ja) 2010-06-25 2013-07-17 株式会社日立製作所 デューティ補償回路
KR101959338B1 (ko) * 2012-07-04 2019-07-04 에스케이하이닉스 주식회사 레이턴시 제어 회로 및 그를 포함하는 반도체 장치
JP2015167190A (ja) 2014-03-04 2015-09-24 マイクロン テクノロジー， インク． 半導体装置
JP6677617B2 (ja) 2016-09-30 2020-04-08 富士通フロンテック株式会社 認証システムおよび認証方法
KR20180123384A (ko) 2017-05-08 2018-11-16 에스케이하이닉스 주식회사 내부 전압을 생성하는 반도체 장치 및 그의 내부 전압 조정 방법
KR102324194B1 (ko) 2017-05-22 2021-11-10 삼성전자주식회사 안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로
DE112018002796T5 (de) * 2017-05-31 2020-03-19 Semiconductor Energy Laboratory Co., Ltd. Vergleichsschaltung, Halbleitervorrichtung, elektronische Komponente und elektronisches Gerät
JP6860454B2 (ja) * 2017-09-11 2021-04-14 キオクシア株式会社 半導体集積回路、ｄｌｌ回路、及びデューティ調整回路
JP2019169826A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 補正回路
US10601614B1 (en) * 2018-09-24 2020-03-24 Texas Instruments Incorporated Methods, apparatus, and systems to increase common-mode transient immunity in isolation devices
JP2020155841A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体集積回路及び送信装置
JP2022038403A (ja) * 2020-08-26 2022-03-10 キオクシア株式会社 デューティー調整回路、及び、半導体記憶装置、並びに、メモリシステム
US11611334B2 (en) * 2020-11-24 2023-03-21 Mediatek Inc. Method and circuit for monitoring and controlling duty margin of a signal
JP2023040523A (ja) * 2021-09-10 2023-03-23 キオクシア株式会社 半導体集積回路、及び、半導体記憶装置、並びに、メモリシステム

Also Published As

Publication number Publication date
JP2023040523A (ja) 2023-03-23
TWI815282B (zh) 2023-09-11
US11742835B2 (en) 2023-08-29
TW202312381A (zh) 2023-03-16
US20230079802A1 (en) 2023-03-16

Similar Documents

Publication Publication Date Title
US11211130B2 (en) Semiconductor device
US11087802B2 (en) Semiconductor memory device including output buffer
US10373660B1 (en) Apparatuses and methods for duty cycle distortion correction of clocks
US5880998A (en) Synchronous semiconductor memory device in which current consumed by input buffer circuit is reduced
US7936181B2 (en) Method and circuit for off chip driver control, and memory device using same
US6947336B2 (en) Semiconductor device with impedance control circuit
TWI592936B (zh) 內部電源電壓輔助電路、半導體記憶裝置及半導體裝置
KR102374841B1 (ko) 가변 전압 발생 회로 및 이를 포함하는 메모리 장치
KR100847429B1 (ko) 카운터 및 감소된 크기의 양방향 딜레이 라인을 포함하는동기 미러 딜레이 회로 및 방법
US11380409B2 (en) Duty adjustment circuit, semiconductor storage device, and memory system
CN115798533A (zh) 半导体集成电路、半导体存储装置以及存储系统
US6784709B2 (en) Clock generator to control a pules width according to input voltage level in semiconductor memory device
US11232051B2 (en) Non-volatile semiconductor storage device
US6920068B2 (en) Semiconductor memory device with modified global input/output scheme
TWI762370B (zh) 半導體積體電路及半導體積體電路之控制方法
US7596029B2 (en) Flash memory device including unified oscillation circuit and method of operating the device
US8068383B2 (en) Semiconductor integrated circuit having address control circuit
JP2006294235A (ja) 同期型半導体記憶装置
CN111162778B (zh) 包括时钟路径的半导体装置及包括该装置的半导体系统
JP2006216230A (ja) 同期型半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination