JP5241776B2

JP5241776B2 - デューティ補償回路

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Publication number: JP5241776B2
Application number: JP2010144422A
Authority: JP
Inventors: 知生村田; 毅雄山下
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2010-06-25
Filing date: 2010-06-25
Publication date: 2013-07-17
Anticipated expiration: 2030-06-25
Also published as: US20110316603A1; JP2012010118A; US8421512B2

Description

SoC（System on Chip）テスタ向け高速MUX/DEMUXなどの、高速回路に適したデューティ補償回路に関するものである。

低速動作のマイコンなどでは、図５に示すように、テスト用に、補正対象となるクロック501よりも高周波数動作のサンプリングクロック502を外部入力から入力してデューティを算出していた。サンプリングクロック502が決める分解能ごとにHigh/Lowを確定させ、例えば、それぞれHigh区間が４区間、Low区間が８区間であるため、デューティが約30％程度と計算しデューティ補償を行っている。このような例は特許文献１に記載されている。

特開２００１−１２４８１３号公報

図１０は高速SoCテスタの構成例である。同図に示すように、高速SoCテスタ1007では、制御および信号生成および処理を行う制御IC1001と、制御IC1001の信号をパラレル／シリアル変換するMUX-IC（マルチプレクサIC）1002と、シリアル信号を受けDUT（Device Under Test：テスト対象）1004を駆動するドライバIC1003および、DUT1004から出力された信号を内部信号に変換するコンパレータ1005と、コンパレータ1005で受けた信号をシリアル／パラレル変換するDEMUX-IC（デマルチプレクサIC）1006とで構成される。通常SoCテスタには、DUT1004に入力する信号の位相を調整し、DUT1004が信号が取り込めるタイミングウィンドウに入力信号の位相を調整したり、取り込めるタイミングウィンドウとテストしたり、DUT1004から受けた信号を取り込んだり、DUT1004からの出力タイミングをテストするため、MUX-IC1002およびDEMUX-IC1006にはパラレル/シリアル変換機能の他に位相調整機能が必要である。

図９はSoCテスタ向けMUX-IC1002の構成図である。同図に示すように、低速のデータのパラレル／シリアル変換を行うMUX（マルチプレクサ）901と、MUX 901にクロックを供給するPLL（Phase Lock Loop）902 と、出力データの位相調整を行うディレイライン用可変ディレイヤ903と、PLL902から出力されるクロックの位相調整を行うクロックライン用可変ディレイヤ904より構成される。PLL902は入力端子905より入力されるリファレンスクロックから、逓倍されたクロックを出力する。MUX901では入力端子906より入力されたパラレル信号を逓倍されたクロックによりシリアル信号に変換する。この際、PLL901とMUX902の間に挿入した可変ディレイヤ904により、PLL902から出力されたクロックと入力端子906より入力されたパラレル信号の位相を調整すると同時に、クロック出力908にクロックを出力する。可変ディレイヤ903ではシリアル変換後の信号の位相調整を行い、データ出力907にデータを出力する。

図１１はSoCテスタ向けDEMUX-IC1006の構成図である。同図に示すように、高速データのシリアル／パラレル変換を行うDEMUX（デマルチプレクサ）1101と、データからクロックを再生するCDR（Clock Data Recovery）1102と、入力データの位相調整を行うデータライン用可変ディレイヤ 1103と、クロックの位相調整を行うクロックライン用可変ディレイヤ1104より構成される。CDR1102では、入力端子1105より入力されたデータから、データとクロックを再生する。DEMUX1102では、入力端子1105から入力されたデータを再生されたクロックによりシリアル／パラレル変換する。この際、DEMUX1101前段に挿入した可変ディレイヤ1103により出力データ全体を位相調整する。可変ディレイヤ1104はデータを最も取得しやすい位相に再生クロックを調整する機能をもつ。

伝送する信号が低速なテスタでは、クロックやデータ位相調整で多段のディレイを通過しても、大きな問題にはならない。しかし伝送する信号が１GHzを超える高速動作領域となってくると、デューティが50%から僅かでもずれると、信号極性間のトランジスタの発熱アンバランスによりデューティが加速度的にずれる。このため可変ディレイヤのように多段のディレイを通過する場合、デューティずれが蓄積する。この現象それ自体は、低速テスタでも起こりうるが、レベルとして低く問題にならないのに対し、高速系回路では、駆動回路のデータ系では可変ディレイ設定値によりDUTに伝える信号波形（タイミング）が異なるという問題が発生したり、最悪の場合データ化けが発生したりするおそれがある。また、クロック系では、デューティずれによりCDR精度が悪化する、DDR（Double Data Rate：クロックのポジ／ネガ両エッジで信号を取得する方式）入力では信号が取り込めない、最悪の場合波形消滅するといった問題が発生するおそれがある。

したがって、信号のデューティを維持するため可変ディレイヤ回路中にデューティ補正回路を挿入して、デューティを50%に維持することが必須である。しかしながら、背景技術に記載したような方法では、内部クロックが１GHzを超える高周波領域では、適用することが非常に困難である。

本発明の代表的なものの一例を示せば、以下の通りである。

第１クロック信号のデューティを補正するデューティ補正回路と、第１クロック信号またはデューティ補正回路により補正された補正後クロック信号のデューティを検出するデューティ検出回路と、デューティ補正回路によるデューティ補正量を制御する制御信号を生成し、デューティ補正回路に出力するデューティ補正信号生成回路とを有し、デューティ検出回路は、第２クロック信号を可変遅延回路により遅延させて得られるサンプリングタイミングで第１クロック信号または補正後クロック信号をサンプリングしてそのデューティを検出する。

補正対象クロックより高速なクロックを準備することなく、デューティ補償が可能になる。

クロックデューティ補償回路の基本構成を示す図である。本発明でのサンプリング動作を示す図である。可変ディレイ回路の構成例である。（ａ）デューティ補正信号生成回路とデューティ補正回路の構成例、（ｂ）デューティ補正方法を示す波形、である。従来のデューティ検出のためのサンプリング動作を説明する図である。第４のクロックデューティ補償回路（帰還形）である。デューティ定量化回路の構成例である。（ａ）可変ディレイ回路の構成例、（ｂ）可変ディレイ回路の出力波形である。 SoCテスタの構成例である。マルチプレクサICの構成例である。デマルチプレクサICの構成例である。第２のクロックデューティ補償回路（分周器追加）である。第３のクロックデューティ補償回路（分周クロック入力点変更）である。（ａ）はデューティ補正波形、（ｂ）は第１のクロックデューティ補償回路である。

以下本発明の実施例を図面を用いて詳述する。実施例の各ブロックを構成する素子は公知の集積回路技術により半導体基板上に形成する。

デューティ補償回路の基本構成を図1に示す。可変ディレイヤ105は、サンプリングパルス入力102とディレイ値制御109を入力とし、サンプリングタイミング108を出力する。デューティ検出回路106は、補正対象クロック101（なお、実施例４で説明するように、デューティ補正後の補正後クロックでもよい）とサンプリングタイミング108とを入力としそのデューティを検出し、デューティ補正信号生成回路110では、そのデューティに基づき、デューティが50％になるように補正信号107を出力する。デューティ補正回路104は補正対象クロック101と補正信号107を入力として、補正後クロック103を出力する。

可変ディレイヤ105では、サンプリングパルス102のパルスをディレイ値制御109の値を掃引することで可変ディレイ値間のディレイ差毎のサンプリングタイミングを生成する。この際、サンプリングパルスは定期的にくるクロックである必要は無い。また、サンプリングタイミングは、サンプリングクロックを用いる場合の1周期（１／周波数）に相当する。デューティ検出回路106では可変ディレイヤ105で生成したサンプリングタイミングを用いて、補正対象クロック101のデューティを検出する。検出されたデューティをもとに、デューティが約50%となるように、デューティ補正した補正後クロック103を生成する。

図１４（ｂ）は実施例１のデューティ補償回路である。図１４（ａ）に示すように、クロック入力端子1415に入力されたクロック波形1416が伝達部1419を伝達することで、伝達部通過後クロック波形1417となる。伝達部通過後クロック波形1417を補正対象クロックとして、以下に詳述するデューティ補正回路で補正することで、デューティ補正後波形1418を出力する。

デューティ検出回路1401は、補正対象クロック入力1404(CKIN)からデューティ情報1406(Diff)を出力する。デューティ補正信号生成回路1402は、デューティ情報1406(Diff)を入力とし補正信号1407(CTRL)を出力する。デューティ補正回路1403は補正対象クロック1404と補正信号1407を入力とし、デューティ補正したクロック1408を出力する。

デューティ検出回路1401は、補正対象クロック1404(CKIN)をサンプリングするサンプリングFF1409と、サンプリングHigh幅とLow幅の計数結果からデューティ情報を出力するデューティ定量化回路1410より構成される。デューティ検出回路1401の接続関係は以下の通りである。補正対象クロック1404(CKIN)は可変ディレイ回路1411に入力され、サンプリングクロック1412になる。サンプリングFF1409では、補正対象クロック1404(CKIN)をデータ入力、サンプリングクロック1412をクロック入力として、サンプリング結果1405を出力する。デューティ定量化回路1410はサンプリング結果1405を入力として、デューティ情報1406(Diff)を出力する構成とする。

図３は可変ディレイ回路の構成例である。入力端子301は、ディレイステージ304〜307と直列に接続されており、出力端子302に接続される。各ディレイステージはマルチプレクサとディレイ段数の異なるバッファより構成され、制御端子303により通過経路を切り替えることで、遅延量の切替が可能である。本図の例では、ステージ１（1段差）304〜ステージ４（8段差）307の切替により、１段差〜１５段差の遅延量調整が可能である。また、遅延段については、エミッタフォロアEF１段で５psの差分を作成するのは容易であり、本構成の場合分解能：5ps、FullScale：45psの可変ディレイ回路となっている。この5ps分解能を従来技術での高速クロックで実現するには200GHzが必要で実現が非常に困難である。補正対象クロックの周波数が5GHzの場合、1/2/4/8/16/32段の６ステージで180ps準備すればよい。

さらに高分解能化するための高分解能可変ディレイ回路構成例を図８（ａ）に示す。この可変ディレイ回路は、CML（Current Mode Logic）差動段806とディレイ調整段807より構成される。CML差動段は、正極入力801、負極入力802を入力とし、正極出力803、負極出力804を出力とする。ディレイ調整段807は、ディレイ調整端子805および、正極入力801、負極入力802を入力として、正極出力803と負極出力804に接続される。遅延設定を行わない場合は、ディレイ調整端子805を制御し、ディレイ調整電流源808の電流をOFFにする。

この場合、通常のCML差動段806と同様の出力波形をとる。ディレイ設定を行う場合、ディレイ調整端子805を制御し、ディレイ調整電流源808に電流を流すことで、差動振幅を決める抵抗809、810に流れる電流が増加し、差動振幅が増加する。このため、遅延量を波形811/812間の差813だけ大きくできる（図８（ｂ））。

図７はデューティ定量化回路の構成例である。サンプル結果入力端子701とデューティレジスタ703の出力が加算器702に入力し、その結果をデューティレジスタ703にクロック同期で格納する帰還ループを構成する。このループの出力が補正対象クロック一回あたりのHigh/Low差をあらわすデューティ情報707である。サンプル結果入力端子701には、サンプリングFF1409が接続されている。

このループと同様に、デューティ情報707と状態保持レジスタ705の出力を加算器704に入力し、その結果を状態保持レジスタ705にクロック同期で格納する帰還ループを構成する。デューティ情報706は、このループの出力でありデューティを定量化した結果である。後段のループは、補正対象クロック一回あたりのデューティそのままの値でデューティ補正を行うと、頻繁に制御を行うことによりクロックにジッタが生じるおそれがあるためである。すなわち、後段のループは、補正対象クロック一回あたりのデューティを平均化することで、ジッタが生じるのを防止している。なお、図７の例は、加算器とレジスタで記載しているが、チャージポンプなどのアナログ回路で構成してもよい。

図４（ａ）はデューティ補正信号生成回路401とデューティ補正回路402である。デューティ補正信号生成回路401は、デューティ情報信号入力端子403をデューティ調整電流源404への入力として、補正信号(CTRL)を出力する。デューティ補正回路402は通常のCMLと同じ回路構成であるが、正極入力405を補正対象クロック信号とし、負極入力は前記補正信号(CTRL)を入力とし、出力端子406、407に補正後クロック信号を出力する。

クロック補正方法を、図４（ｂ）を用いて説明する。

クロック信号は、通常差動信号で伝達するが、片極のみとした時点で、デューティ情報は抜け落ちる。そこで、クロックの片極とリファレンスとなる信号レベルから補正クロックを生成する。具体的には、補正前段階の補正対象クロック波形、補正信号波形、出力波形の関係を408~410とするとき、補正信号409の電圧レベルが高いため、出力波形のデューティがずれている。このため、デューティ情報信号入力端子403を制御することで、位相差調整電流源404に流れる電流量を増加させる。この結果、負荷抵抗414とそこに流れる電流量から決まる補正信号(CTRL)の出力電圧は低下する。この結果、補正対象クロック波形、補正信号波形、出力波形の関係の関係は、411~413のように変化し、出力のデューティが50%に補正できる。

図１４の回路によりサンプリング動作しているときの波形を図２に示す。サンプリングクロック1412の位相をディレイ設定値を0~13と掃引することで変化させながら、補正対象クロック201の論理レベルを取り込む。各ディレイ設定値ごとにHigh/Lowが確定した結果、High区間：４／Low区間：８であり、補正対象クロック201のデューティは約30%程度とわかる。このデューティの算出は、デューティ定量化回路1410の動作となる。なお、図２のケースでは0~13の分解能をクロックに対し13分割できるように設定しているが、この値は必要に応じて増減してもよいことはいうまでもない。

サンプリングFF1409で取り込んだ論理値を基に、デューティ定量化回路1410では１周期あたりのHigh区間：４／Low区間：８であるため、デューティレジスタ703では−４（Low区間が4つ多い）が確定する。１回目の比較では状態保持レジスタの値も−４（Low区間が4つ多い）となる。この結果、図４の補正電圧409が低下し、High側を太らせる制御が掛かりデューティを改善する(50%に近づける)。

さらに、２度目の比較シーケンスでは1回目の制御での過不足を前記と同様の動作により補正する。この比較動作については、必要な精度に応じ、キャリブレーション時に１回でも、定期的に実施しても、常時実施しても良い。

実施例１では、補正対象クロックそのものを遅延させることでサンプリングタイミングを生成していた。しかし、サンプリング間隔を決めているのは遅延回路自体であるため、高速動作は不要である。また、実施例１の場合、デューティずれを起こしている波形1404をさらに可変ディレイ回路を通過させることによりデューティずれが加速し、高速動作しているクロックでは波形消滅をする可能性がおそれがあることから回路設計が困難となる。これまでの議論同様、今後、動作周波数が向上するにつれこの問題が顕著となるはずである。また、高速動作を保証するには消費電力が増大するという問題点もあった。

このような問題を改善した構成例を図１２に示す。図１４との相違は、補正対象クロック入力1204を可変ディレイ回路1211に接続する前に、64分周器1214に接続する。その他の接続関係は図１４と同様である。

上記構成とすることで、クロックのデューティ補正に関わる動作自体に変化はないが、サンプリングクロックとして、高速動作する補正対象クロック1204ではなく、クロック分周した遅いクロックを利用することが出来る。この効果によりクロック伝播パスの波形消滅をケアする必要が無くなり回路設計が容易となる。また、伝播時のバッファ段数を減らすことが可能であり、低消費電力化が可能である。

実施例２では補正対象となるクロックを分周器に入力することで低速動作を実現していた。しかし、補正対象クロック入力1204での波形は伝達部1219を通過した伝達部通過後クロック波形であり、波形デューティ比がずれている。このため分周器の動作可能周波数を50%デューティの場合と比較して高速動作するよう設計する必要があり、補正対象のクロックのデューティ比が崩れるに従い、設計が困難となる。

このような問題を改善した構成例を図１３に示す。クロック源1315を伝達部1319側と２分岐し、分岐した一方を伝達部1319の入力に接続し、分岐したもう一方を64分周器1314の入力に接続する。64分周器1314の出力を可変ディレイ回路1311の入力に接続する。その他の接続関係は実施例２の図１２と同様である。

上記構成とすることで、クロックの補正に関わる動作自体に変化はないが、デューティずれを起こしていないクロックでクロック分周が可能であり、64分周回路1314の回路設計が容易となる。

実施例１〜３では、伝達部通過後の波形をサンプリングFFに入力し、High/Low比を計数したのち、デューティ補正を行っていたため（Feed Forward制御）、補正後の波形が正しく補正されているか確認することができないおそれがある。また、デューティ補正回路自体が発生させるデューティずれを補正できないおそれがある。

このような問題を改善した構成例を図６に示す。サンプリングFF609への入力（補正対象クロック)の入力を伝達部619の出力ではなく、デューティ補正回路603の出力とする。その他の接続関係は、図１３と同様である。

補正後の出力608をサンプリングし、High/Low比の計数、デューティ補正を行っているため、デューティ補正動作が帰還動作（Feed Back制御）となっている。したがって誤った補正を自身で修正することが可能となり、補正後のデューティずれが小さくなる。

104：デューティ補正回路、105：可変ディレイ回路、106：デューティ検出回路。

Claims

第１クロック信号のデューティを補正するデューティ補正回路と、
上記第１クロック信号または上記デューティ補正回路により補正された補正後クロック信号のデューティを検出するデューティ検出回路と、
上記デューティ補正回路によるデューティ補正量を制御する制御信号を生成し、上記デューティ補正回路に出力するデューティ補正信号生成回路とを有し、
上記デューティ検出回路は、第２クロック信号を可変遅延回路により遅延させて得られるサンプリングタイミングで上記第１クロック信号または上記補正後クロック信号をサンプリングしてそのデューティを検出することを特徴とするデューティ補償回路。
請求項１において、
上記デューティ検出回路は、上記サンプリングタイミングで、上記第１クロック信号または上記補正後クロック信号のHigh区間及びLow区間を係数することによりそのデューティを検出することを特徴とするデューティ補償回路。
請求項１において、
上記第２クロック信号として、上記第１クロック信号を用いることを特徴とするデューティ補償回路。
請求項１において、
上記第２クロック信号として、上記第１クロック信号を分周したクロックを用いることを特徴とするデューティ補償回路。
請求項１において、
上記可変遅延回路は、直列接続された複数の遅延ステージを有し、
上記遅延ステージの各々は、遅延素子の段数の異なるバッファで構成される複数の経路と上記複数の経路を切り替えるマルチプレクサを有し、
上記複数の遅延ステージの複数の経路を切り替えることにより、上記可変遅延回路の遅延量を切り替えることを特徴とするデューティ補償回路。
請求項１において、
上記可変遅延回路は、ＣＭＬ差動段と遅延調整段とを有し、
上記遅延調整段の電流源の電流量を制御し、上記ＣＭＬ差動段の差動振幅を制御することにより上記可変遅延回路の遅延量を制御することを特徴とするデューティ補償回路。
請求項１において、
上記デューティ検出回路は、上記第１クロック信号または上記補正後クロック信号について複数クロックで検出されたデューティの平均を出力することを特徴とするデューティ補償回路。