JP5022359B2 - ジッタ増幅器、ジッタ増幅方法、電子デバイス、試験装置、及び試験方法 - Google Patents

Description

本発明は、ジッタ増幅器、ジッタ増幅方法、電子デバイス、試験装置、及び試験方法に関する。特に本発明は、入力信号に含まれるジッタ成分を増幅又は減衰するジッタ増幅器、並びに当該ジッタ増幅器を備える電子デバイス及び試験装置に関する。本出願は、下記の米国出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願 第１１／３９０３４０号 出願日 ２００６年３月２８日

従来、入力信号に含まれるジッタ成分を所定のゲインＧで変化させて出力する回路として、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が知られている。但し、ＰＬＬの本来の使用目的は、リファレンス信号に同期した発振信号を生成するものであり、ジッタ成分を変化させて出力する目的の回路ではない。

ＰＬＬは、位相検出器、ループフィルタ、電圧制御発振器、及び分周器を備える。位相検出器は、所定のリファレンス信号（入力信号）と発振信号との位相を比較し、位相差に応じた制御信号を出力する。

ループフィルタは、当該制御信号の所定の周波数成分を通過させる。電圧制御発振器は、ループフィルタが通過させた制御信号の電圧レベルに応じた周波数の発振信号を生成する。当該発振信号は、分周器を介して位相検出器にフィードバックされる。ＰＬＬはこのような構成により、リファレンス信号に同期した発振信号を生成する。

ここで、位相検出器の伝達関数をＫｄ、ループフィルタの伝達関数をＦ（ｓ）、電圧制御発振器の伝達関数をＫ_０／ｓとし、分周器の分周比を１とする。この場合、当該ＰＬＬの開ループ伝達関数Ｈ_ＯＰＥＮ（ｓ）は式（１）であらわされる。

また、当該ＰＬＬの閉ループ伝達関数Ｈ_{ＣＬＯＳＥＤ}（ｓ）は、開ループ伝達関数を用いると、式（２）であらわされる。

以上から、ＰＬＬのゲインＧ（ω）は、制御帯域において式（３）であらわされる。

ここで、ωは角周波数である。

従って、ＰＬＬのゲインＧ（ω）は、１以下、且つ−１以上の範囲となる。

一般にＰＬＬは、発振信号のジッタを低減するべく、ゲインＧ（ω）がほぼ零となるように設計される。しかし、発振信号をリファレンス信号に位相同期させるべく、低いオフセット周波数領域ではゲインＧ（ω）をほぼ１とする必要がある。このため、ジッタ減衰器としてＰＬＬを用いても、低いオフセット周波数のジッタを減衰できない。

また上述したように、ＰＬＬのゲインＧ（ω）は、１以下且つ−１以上の範囲であるので、リファレンス信号のジッタ成分を増幅することはできない。つまり、ＰＬＬはジッタ増幅器として機能することはできない。

そこで本発明は、上記の課題を解決することのできるジッタ増幅器、ジッタ増幅方法、電子デバイス、試験装置、及び試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の第１の形態によると、入力信号に含まれるジッタ成分を増幅又は減衰するジッタ増幅器であって、入力信号からジッタ成分を復調するジッタ復調器と、ジッタ成分に基づいて、入力信号の位相を制御することにより、ジッタ成分を増幅又は減衰する増幅回路とを備えるジッタ増幅器を提供する。

増幅回路は、入力信号を、ジッタ成分に基づく遅延量で遅延させて出力する可変遅延回路を有してよい。
ジッタ復調器は、ジッタ成分に応じた電圧を出力し、可変遅延回路は、ジッタ復調器が出力する電圧値に応じた遅延量で、入力信号を遅延させてよい。
ジッタ復調器は、ジッタ成分に応じた電流を出力し、可変遅延回路は、ジッタ復調器が出力する電流値に応じた遅延量で、入力信号を遅延させてよい。
ジッタ復調器は、入力信号の周期ジッタを復調してよい。

ジッタ復調器は、入力信号のエッジに応じて予め定められたパルス幅のパルス信号を出力するパルス発生器と、パルス信号から、入力信号のキャリア周波数成分を除去することにより、周期ジッタを復調する低域通過フィルタとを有してよい。
ジッタ復調器は、入力信号のタイミングジッタを復調してよい。
ジッタ復調器は、入力信号のエッジに応じて予め定められたパルス幅のパルス信号を出力するパルス発生器と、パルス信号から、入力信号のキャリア周波数成分を除去することにより、周期ジッタを復調する低域通過フィルタと、低域通過フィルタが出力する周期ジッタを積分することにより、入力信号のタイミングジッタを復調する積分器とを有してよい。

入力信号はデータ信号であり、ジッタ復調器は、データ信号のジッタを復調してよい。
ジッタ復調器は、データ信号のデータ値が遷移しないビット境界でデータ値が遷移する相補データ信号を生成する相補データ生成器と、データ信号及び相補データ信号の排他的論理和を出力する排他的論理和回路と、排他的論理和回路が出力する信号のジッタを復調する復調回路とを有してよい。
入力信号に含まれるジッタ成分に対する、ジッタ復調器が出力するジッタ成分の増幅率を制御するゲイン制御部を更に備えてよい。

ゲイン制御部は、可変遅延回路においてジッタ成分がキャンセルされるように、ジッタ復調器における増幅率を制御してよい。
可変遅延回路は、ジッタ復調器が出力する電圧値又は電流値に対して遅延量が略線形に変化してよい。

ジッタ増幅器は、第１及び第２のジッタ復調器と、第１及び第２の増幅回路とを備え、第１のジッタ復調器は、入力信号からジッタ成分を抽出し、第１の増幅回路は、第１のジッタ復調器が抽出したジッタ成分に基づいて、入力信号の位相を制御することにより、入力信号におけるジッタ成分を増幅又は減衰し、第２のジッタ復調器は、第１の増幅回路が出力する信号に含まれるジッタ成分を抽出し、第２の増幅回路は、第２のジッタ復調器が抽出したジッタ成分に基づいて、第１の増幅回路が出力する信号の位相を制御することにより、当該信号におけるジッタ成分を増幅又は減衰してよい。

本発明の第２の形態においては、入力信号に含まれるジッタ成分を増幅するジッタ増幅方法であって、入力信号からジッタ成分を復調するジッタ復調段階と、ジッタ成分に基づいて、入力信号の位相を制御することにより、ジッタ成分を増幅又は減衰する増幅段階とを備えるジッタ増幅方法を提供する。

本発明の第３の形態においては、出力信号を出力する電子デバイスであって、出力信号を生成する動作回路と、出力信号に含まれるジッタ成分を増幅又は減衰して出力するジッタ増幅器とを備え、ジッタ増幅器は、出力信号からジッタ成分を復調するジッタ復調器と、ジッタ成分に基づいて、出力信号の位相を制御することにより、ジッタ成分を増幅又は減衰する増幅回路とを有する電子デバイスを提供する。

本発明の第４の形態においては、入力信号が入力される電子デバイスであって、入力信号に含まれるジッタ成分を増幅又は減衰して出力するジッタ増幅器と、ジッタ増幅器が出力する信号に基づいて動作する動作回路とを備え、ジッタ増幅器は、入力信号からジッタ成分を復調するジッタ復調器と、ジッタ成分に基づいて、入力信号の位相を制御することにより、ジッタ成分を増幅又は減衰する増幅回路とを有する電子デバイスを提供する。

本発明の第５の形態においては、電子デバイスを試験する試験装置であって、電子デバイスに入力すべき試験信号を生成するパターン発生部と、試験信号にジッタ成分を印加するジッタ印加部と、試験信号に印加されたジッタ成分を増幅又は減衰するジッタ増幅器と、増幅器が出力する信号を電子デバイスに入力するドライバとを備え、ジッタ増幅器は、試験信号からジッタ成分を復調するジッタ復調器と、ジッタ成分に基づいて、試験信号の位相を制御することにより、ジッタ成分を増幅する増幅回路とを有する試験装置を提供する。

本発明の第６の形態においては、電子デバイスを試験する試験装置であって、電子デバイスの出力信号のジッタ成分を増幅又は減衰するジッタ増幅器と、ジッタ増幅器が出力する出力信号の測定するコンパレータと、コンパレータにおける測定結果に基づいて、電子デバイスの良否を判定する判定部とを備え、ジッタ増幅器は、試験信号からジッタ成分を復調するジッタ復調器と、ジッタ成分に基づいて、試験信号の位相を制御することにより、ジッタ成分を増幅する増幅回路とを有する試験装置を提供する。

本発明の第７の形態においては、電子デバイスを試験する試験方法であって、電子デバイスに入力すべき試験信号を生成するパターン発生段階と、試験信号にジッタ成分を印加するジッタ印加段階と、試験信号に印加されたジッタ成分を増幅又は減衰するジッタ増幅段階と、増幅段階において出力する信号を電子デバイスに入力するドライバ段階とを備え、ジッタ増幅段階は、試験信号からジッタ成分を復調するジッタ復調段階と、ジッタ成分に基づいて、試験信号の位相を制御することにより、ジッタ成分を増幅する増幅段階とを有する試験方法を提供する。

本発明の第８の形態においては、電子デバイスを試験する試験方法であって、電子デバイスの出力信号のジッタ成分を増幅又は減衰するジッタ増幅段階と、ジッタ増幅段階において出力する出力信号の測定するコンパレータ段階と、コンパレータ段階における測定結果に基づいて、電子デバイスの良否を判定する判定段階とを備え、ジッタ増幅段階は、試験信号からジッタ成分を復調するジッタ復調段階と、ジッタ成分に基づいて、試験信号の位相を制御することにより、ジッタ成分を増幅又は減衰する増幅段階とを有する試験方法を提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

上記説明から明らかなように、本発明によれば、入力信号に含まれるジッタ成分を増幅又は減衰することができる。

図１は、本発明の実施形態に係るジッタ増幅器１００の構成の一例を示す図である。 図２は、抽出部２０に入力される入力信号の波形、及び増幅回路１０が出力する出力信号の波形の一例を示す図である。 図３は、ジッタ復調器２２の構成の一例を示す図である。 図４は、図３において説明したパルス発生器３０の動作の一例を示す図である。 図５は、ジッタ復調器２２の構成の他の例を示す図である。 図６は、ジッタ復調器２２の詳細な構成の一例を示す図である。 図７は、図６において説明した積分器７０が出力する制御信号の波形の一例を示す図である。 図８は、ジッタ復調器２２の構成の他の例を示す図である。 図９は、相補データ生成器４０の動作の一例を示すタイミングチャートである。 図１０は、相補データ生成器４０の構成の一例を示す図である。 図１１は、ジッタ増幅器１００の構成の他の例を示す図である。 図１２は、ジッタ増幅器１００の構成の他の例を示す図である。 図１３は、本発明の実施形態に係る電子デバイス２００の構成の一例を示す図である。 図１４は、電子デバイス２００の構成の他の例を示す図である。 図１５は、本発明の実施形態に係る試験装置３００の構成の一例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係るジッタ増幅器１００の構成の一例を示す図である。ジッタ増幅器１００は、与えられる入力信号に含まれるジッタ成分を増幅又は減衰する回路である。本例においてジッタ増幅器１００は、半導体回路等の電子デバイス２００が出力する信号を入力信号として受け取る。ジッタ増幅器１００は、抽出部２０及び増幅回路１０を備える。

抽出部２０は、ジッタ復調器２２を有し、入力信号に含まれるジッタ成分を抽出する。例えば、抽出部２０には、入力信号が分岐して与えられる。また、ジッタ復調器２２は、入力信号から、当該ジッタ成分を復調する。例えばジッタ復調器２２は、入力信号のタイミングジッタを復調してよく、周期ジッタを復調してもよい。ジッタ復調器２２の構成及び動作は、図３から図１０において後述する。

増幅回路１０は、抽出部２０が抽出したジッタ成分に基づいて当該入力信号の位相を制御することにより、入力信号におけるジッタ成分を増幅又は減衰する。例えば、増幅回路１０は、抽出部２０と並列に入力信号が与えられる。増幅回路１０は、当該ジッタ成分に基づく遅延量で当該入力信号を遅延させることにより、入力信号におけるジッタ成分を増幅又は減衰させる可変遅延回路１２を有してよい。

ジッタ復調器２２は、ジッタ成分に応じて可変遅延回路１２における遅延量を制御する。例えば、可変遅延回路１２は、与えられる制御信号のレベルに応じた遅延量を生成する回路であり、ジッタ復調器２２は、復調したジッタ成分のジッタ量に応じたレベルの制御信号を生成する。

ジッタ復調器２２は、ジッタ成分に応じた電圧を制御信号として出力してよい。この場合、可変遅延回路１２は、制御信号の電圧値に応じた遅延量で入力信号を遅延させる。またジッタ復調器２２は、ジッタ成分に応じた電流を制御信号として出力してもよい。この場合、可変遅延回路１２は、制御信号の電流値に応じた遅延量で入力信号を遅延させる。
可変遅延回路１２における遅延量は、ジッタ復調器２２が出力する電圧値又は電流値に対して略線形に変化することが好ましい。

図２は、抽出部２０に入力される入力信号の波形、及び増幅回路１０が出力する出力信号の波形の一例を示す図である。図２において、時刻Ｔ、２Ｔ、３Ｔ、・・・は、入力信号がエッジを有するべき理想的なタイミングを示す。つまり、Ｔは入力信号の周期を示す。

入力信号に含まれるジッタ成分により、入力信号の各エッジの位相は、理想的なタイミングに対してずれを有している。例えば、入力信号の第１のエッジ（時刻Ｔに対応するエッジ）は、理想的なタイミングに対してＴＪ１のずれを有し、第２のエッジ（時刻２Ｔに対応するエッジ）は、理想的なタイミングに対してＴＪ２のずれを有する。抽出部２０は、理想的なタイミングに対する各エッジの位相ずれを検出する。抽出部２０は、入力信号のそれぞれの周期において、当該位相ずれを検出してよい。

また、本例において抽出部２０は、入力信号の各パルスの立ち上がりエッジの位相ずれを検出したが、他の例においては、各パルスの立ち下がりエッジの位相ずれを検出してよく、また立ち上がりエッジ及び立ち下がりエッジの位相ずれを検出してもよい。また、抽出部２０は、入力信号の理想周期Ｔに対する各周期の周期ずれを、それぞれの周期毎に検出してもよい。

抽出部２０は、入力信号の各周期において検出したジッタ成分に基づいて、可変遅延回路１２における遅延量を制御する。ここで、可変遅延回路１２は、入力信号の各周期において異なる遅延量が設定されてよい。抽出部２０は、入力信号の各周期において検出したジッタ量に応じて、入力信号の対応する周期における可変遅延回路１２の遅延量を制御してよい。

例えば、ジッタ成分を増幅させる場合において、第２のエッジのように、エッジの位相が理想的なタイミング２Ｔより遅れている場合、可変遅延回路１２は、当該エッジに対する遅延量を、ジッタ量ＴＪ２に応じて増大させることにより、当該エッジの位相を更に遅らせ、ジッタ量ＴＪ２を増幅する。

また、ジッタ成分を増幅させる場合において、第１のエッジのように、エッジの位相が理想的なタイミングＴより進んでいる場合、可変遅延回路１２は、当該エッジに対する遅延量を、ジッタ量ＴＪ１に応じて減少させることにより、当該エッジの位相を更に進ませ、ジッタ量ＴＪ１を増幅させる。

また、可変遅延回路１２には、初期遅延量として所定の遅延量が設定されていることが好ましい。つまり、可変遅延回路１２は、ジッタが無いエッジを当該初期遅延量に基づいて遅延させる。これにより、エッジの位相が理想的なタイミングより進んでいる場合においても、遅延量を減少させることにより、当該エッジの位相を更に進めることができる。

図２に示すように、可変遅延回路１２におけるジッタ成分の増幅率は、１＋αにより示される。ここでαは、ジッタ復調器２２及び可変遅延回路１２におけるゲインにより定まる。つまり、ジッタ復調器２２に入力されるジッタ成分のジッタ量に対する、ジッタ復調器２２が出力する制御信号のレベルのゲインをＫ_ＪＤ、制御信号のレベルに対する可変遅延回路１２における遅延量のゲインをＫ_ＶＤとすると、α＝Ｋ_ＪＤ×Ｋ_ＶＤとなる。

αが正であれば、入力信号のジッタ成分が増幅され、αが負であれば、入力信号のジッタ成分は減衰される。特に、αが−１であるとき、入力信号のジッタ成分はキャンセルされ、可変遅延回路１２は、ジッタのない出力信号を生成することができる。つまり、ジッタ復調器２２又は可変遅延回路１２の少なくとも一方のゲインを調整することにより、ジッタ成分を所望の増幅率又は減衰率で、増幅又は減衰することができる。

また、可変遅延回路１２における遅延量は、与えられる制御信号のレベルに応じて線形に変化することが好ましい。つまり、可変遅延回路１２における遅延量τは、式（４）であらわされることが好ましい。

但し、τ_０は上述した初期遅延量、Ｋ_ＶＤは可変遅延回路１２におけるゲイン、Ｖ_ＣＴＲＬは、制御信号のレベルを示す。

また、入力信号におけるｋ番目のデータ遷移のタイミングジッタ（ＴＪ１、ＴＪ２、・・・、ＴＪｋ、・・・）をΔφ_ＩＮ、ｋとし、タイミングジッタΔφ_ＩＮ、ｋがジッタ復調器２２で復調された信号のレベルをＶ_{ＣＴＲＬ、ｋ}とし、可変遅延回路１２が出力する出力信号におけるｋ番目のデータ遷移のタイミングジッタをΔφ_{ＯＵＴ、ｋ}とする。入力信号のｋ番目のデータ遷移が生じたとき、ジッタ復調器２２はｋ番目のデータ遷移におけるタイミングジッタΔφ_ＩＮ、ｋを検出して、制御信号Ｖ_{ＣＴＲＬ、ｋ}を出力する。このとき、制御信号Ｖ_{ＣＴＲＬ、ｋ}は、式（５）で示される。

但し、Ｋ_ＪＤはジッタ復調器２２におけるゲインを示す。

式（４）及び式（５）から、入力信号のｋ番目のデータ遷移が生じてから、出力信号のｋ番目のデータ遷移が生じるまでの可変遅延回路１２の遅延時間τ_ｋは式（６）となる。

また、入力信号のｋ番目にデータ遷移が生じる時刻ｔ_ｋは、式（７）となる。

式（６）及び式（７）から、出力信号においてｋ番目のデータ遷移が生じる時刻ｔ'_ｋは、式（８）となる。

式（８）の右辺第２項が出力信号のタイミングジッタΔφ_{ＯＵＴ，ｋ}となり、入力信号のタイミングジッタは、上述したように１＋α＝１＋Ｋ_ＶＤ×Ｋ_ＪＤとなる。

以上においては、タイミングジッタを例として説明したが、周期ジッタについても、同様である。

また、ジッタ増幅器１００は、例えば入力信号のｋ番目のデータ遷移のタイミングジッタを検出し、当該ジッタ成分に基づいて入力信号のｋ番目のデータ遷移のタイミングを制御する。このため、ジッタ復調器２２は、可変遅延回路１２がｋ番目のデータ遷移を出力するまでに、ｋ番目のデータ遷移におけるジッタ成分を検出し、可変遅延回路１２における遅延量を制御する必要がある。
このため、ジッタ増幅器１００は、ジッタ復調器２２におけるジッタ成分の検出に必要な時間に応じて、可変遅延回路１２に入力信号を入力するタイミングを遅らせる手段を更に備えてよい。例えば、可変遅延回路１２の前段に、所定の遅延量の遅延回路を更に備えてよい。

また、可変遅延回路１２が複数の遅延要素を直列に接続させる構成である場合、可変遅延回路１２は、前段の所定の数の遅延要素の遅延量を可変させず、後段の遅延要素の遅延量を可変させることにより、入力信号に対する遅延量を変化させてもよい。当該前段の所定の数の遅延要素の固定遅延量は、ジッタ復調器２２がジッタ成分を復調するのに必要な時間より大きいことが好ましい。
これらの構成により、入力信号のｋ番目のデータ遷移におけるジッタ成分に応じて、入力信号のｋ番目のデータ遷移の位相を制御することができる。

図３は、ジッタ復調器２２の構成の一例を示す図である。本例におけるジッタ復調器２２は、入力信号の周期ジッタを復調する回路であり、パルス発生器３０及び低域通過フィルタ５０を有する。

パルス発生器３０は、入力信号のエッジに応じて予め定められたパルス幅のパルス信号を出力する。低域通過フィルタ５０は、パルス信号から、入力信号のキャリア周波数成分を除去することにより、入力信号の周期ジッタを復調する。

図４は、図３において説明したパルス発生器３０の動作の一例を示す図である。本例においてパルス発生器３０は、入力信号の立ち上がりエッジに応じて予め定められたパルス幅Ｗのパルス信号を出力する。

係るパルス信号から、入力信号のキャリア周波数成分を除去することにより、入力信号の周期ジッタに応じた制御信号を生成することができる。また、ジッタ復調器２２は、低域通過フィルタ５０が出力する制御信号のレベルを、入力信号の理想周期に応じた周期でサンプル・ホールドし、可変遅延回路１２に供給するサンプル・ホールド回路を更に有してもよい。これにより、より精度よく周期ジッタを増幅又は減衰することができる。

図５は、ジッタ復調器２２の構成の他の例を示す図である。本例におけるジッタ復調器２２は、入力信号のタイミングジッタを復調する回路であって、図３に関連して説明したジッタ復調器２２の構成に加え、積分器７０を更に備える。パルス発生器３０及び低域通過フィルタ５０は、図３に示したパルス発生器３０及び低域通過フィルタ５０と同一である。

積分器７０は、低域通過フィルタ５０が出力する周期ジッタを積分することにより、入力信号のタイミングジッタを復調する。例えば積分器７０は、図４に示したパルス信号がＨ論理を示す間、所定の増加率で信号レベルが増加し、当該パルス信号がＬ論理を示す間、所定の減少率で信号レベルが減少する制御信号を出力する。このような動作により、積分器７０は、入力信号のタイミングジッタを復調することができる。但し、積分器７０の動作は当該動作例には限定されない。積分器７０の動作は、入力信号のタイミングジッタを復調できる動作であればよい。

また、ジッタ復調器２２は、入力信号の周期ジッタ又はタイミングジッタのいずれを出力するかを切り替えるスイッチ８０を更に有してもよい。スイッチ８０は、低域通過フィルタ５０が出力する周期ジッタ、又は積分器７０が出力するタイミングジッタのいずれかを選択して可変遅延回路１２に供給する。

図６は、ジッタ復調器２２の詳細な構成の一例を示す図である。本例におけるパルス発生器３０は、可変遅延回路３２及び排他的論理和回路３４を有する。可変遅延回路３２は、パルス発生器３０が出力するパルス信号が有するべきパルス幅Ｗに応じた遅延量で、入力信号を遅延させる。排他的論理和回路３４は、入力信号と、可変遅延回路３２が出力する信号との排他的論理和を出力する。このような構成により、図４に示したパルス信号を生成することができる。但し、パルス発生器３０の構成は、当該構成に限定されない。例えばパルス発生器３０は、論理積回路等を用いた構成をとることもできる。

本例における積分器７０は、ソース電流源７２、シンク電流源７６、キャパシタ７８、及び充放電制御部７４を有する。ソース電流源７２は、制御信号の上述した増加率を規定するソース電流を生成し、シンク電流源７６は、制御信号の上述した減少率を規定するシンク電流を生成する。

キャパシタ７８は、ソース電流源７２及びシンク電流源７６によって充放電されることにより、制御信号の電圧レベルを生成する。また、充放電制御部７４は、パルス信号がＨ論理を示す間、ソース電流に基づいてキャパシタを充電し、パルス信号がＬ論理を示す間、ソース電流からシンク電流を減じた電流に基づいてキャパシタを放電する。

このような構成により、入力信号のタイミングジッタを復調した制御信号を生成することができる。

図７は、図６において説明した積分器７０が出力する制御信号の波形の一例を示す図である。また、本例におけるパルス発生器３０は、入力信号の立ち上がりエッジ及び立ち下がりエッジに応じてパルス信号を出力する。

上述したように、積分器７０は、パルス信号がＨ論理を示す間、所定の増加率で信号レベルが増加し、パルス信号がＬ論理を示す間、所定の減少率で信号レベルが減少する制御信号を出力する。図７においては、当該制御信号を点線で示す。入力信号にジッタがない場合、点線で示される制御信号の極値は所定のレベルとなる。例えば、極小値は略零のレベルとなり、極大値は一定のレベルとなる。しかし、入力信号にタイミングジッタがある場合、図７に示すようにそれぞれの極値は、当該所定のレベルに対してジッタ量に応じた差分ΔＶを有する。

係る制御信号に基づいて可変遅延回路１２における遅延量を制御することにより、タイミングジッタ成分を増幅又は減衰することができる。また、積分器７０は、当該制御信号を、入力信号のエッジに応じてサンプル・ホールドして可変遅延回路１２に供給するサンプル・ホールド回路を更に有してよい。サンプル・ホールド回路は、パルス発生器３０が出力する信号がＨ論理を示す間、制御信号を通過して可変遅延回路１２に入力し、パルス発生器３０が出力する信号がＬ論理を示す間、制御信号の信号レベルをホールドして可変遅延回路１２に入力してよい。

また、積分器７０は、当該制御信号を平均化して可変遅延回路１２に供給する平均化回路を更に有してもよい。平均化回路が出力する波形は、図７において実線で示す制御信号の波形となる。

平均化回路は、制御信号の予め定められた高帯域成分を除去してよい。例えば、平均化回路は、制御信号を時間平均することにより、入力信号のタイミングジッタの移動平均値を出力してよい。また平均化回路は、積分器７０が出力する制御信号から、入力信号にタイミングジッタが無い場合に積分器７０が出力する信号の成分を除去することにより、タイミングジッタの移動平均値を出力してもよい。平均化回路は、例えばローパスフィルタを用いることにより、上述した機能を実現してよい。

図８は、ジッタ復調器２２の構成の他の例を示す図である。本例において入力信号はデータ信号であり、ジッタ復調器２２は、当該データ信号のジッタを復調する。本例におけるジッタ復調器２２は、相補データ生成器４０、排他的論理和回路６０、及び復調回路９０を有する。

相補データ生成器４０は、データ信号のデータ値が遷移しないビット境界で、データ値が遷移する相補データ信号を生成する。
排他的論理和回路６０は、データ信号と相補データ信号との排他的論理和を出力する。

復調回路９０は、排他的論理和回路６０が出力する信号のジッタを復調する。復調回路９０は、図３に関連して説明したジッタ復調器２２と同一の構成を有してよく、図５に関連して説明したジッタ復調器２２と同一の構成を有してもよい。

図９は、相補データ生成器４０の動作の一例を示すタイミングチャートである。相補データ生成器４０は、入力データ信号を受け取り、入力データ信号の相補データ信号（complementary data signal)を生成する。相補データ信号とは、入力データ信号のデータ区間の境界毎に、当該データ区間の境界において入力データ信号のデータ値の遷移が無いことを条件としてエッジが設けられる信号である。例えば、相補データ信号は、入力データ信号のエッジと、相補データ信号のエッジとを同一の時間軸に並べた場合に、これらのエッジが略同一の時間間隔で配列される信号であってよい。また、入力データ信号のデータ区間とは、例えばシリアル伝送される入力データ信号において連続しない一つのデータが保持される時間を指す。また、多値化して伝送される入力データ信号においては、シンボルのデータが保持される時間を指してもよい。つまり、データ区間とは、入力データ信号のビット間隔であってよく、またシンボル間隔であってもよい。例えば、図９においては、入力データ信号のデータ区間はＴであり、時間（０−６Ｔ）におけるデータパターンは、１１０００１である。

図９に示した例においては、区間（０−Ｔ、Ｔ−２Ｔ、２Ｔ−３Ｔ、・・・）が、データ区間（Ｄ１、Ｄ２、Ｄ３、・・・）に対応する。また、それぞれのデータ区間の境界は、（０、Ｔ、２Ｔ、３Ｔ、・・・）である。本例において、データ区間の境界（０、２Ｔ、５Ｔ）で、入力データ信号のデータ値が遷移し、データ区間の境界（Ｔ、３Ｔ、４Ｔ）において、入力データ信号のデータ値が遷移しない。このため、相補データ生成器４０は、入力データ信号のエッジが存在しないデータ区間の境界（Ｔ、３Ｔ、４Ｔ）においてエッジを有する相補データ信号を生成する。

入力データ信号は、略一定のデータ区間を有するので、入力データ信号のエッジのタイミングは、タイミング（０、Ｔ、２Ｔ、・・・）のいずれかと略同一となる。このような場合、相補データ生成器４０は、入力データ信号のエッジが存在しないデータ区間の境界で、エッジを有する相補データ信号を生成することが好ましい。これにより、入力データ信号及び相補データ信号の双方のエッジを考慮すると、略一定間隔にエッジが配列される。このような動作により、ジッタ復調器２２は、略一定間隔で動作することができ、動作間隔等の差異による出力のバラツキを低減し、精度よくジッタを復調することができる。

排他的論理和回路６０は、入力データ信号及び相補データ信号の排他的論理和を出力する。これにより、略一定間隔にエッジが配列された信号を生成することができる。そして、当該信号には、入力データ信号のジッタ成分が保存される。

復調回路９０は、当該信号のエッジに応じたパルス信号を出力し、当該パルス信号に基づいてジッタ成分を復調する。相補データ信号のジッタに依存した制御信号が可変遅延回路１２に出力されている場合、可変遅延回路１２に入力されるデータ信号はデータ遷移しない。このため、相補データ信号のジッタに応じて可変遅延回路１２の遅延時間が変化した場合であっても、可変遅延回路１２の出力信号波形には影響を与えない。即ち、相補データ信号にジッタが含まれた場合であっても、当該ジッタの影響を排除し、入力データ信号に含まれるジッタのみを増幅又は減衰した出力信号を生成することができる。

図１０は、相補データ生成器４０の構成の一例を示す図である。本例における相補データ生成器４０は、クロック再生器４１、第１のＤフリップフロップ４２、第２のＤフリップフロップ４３、一致検出器４４、第３のＤフリップフロップ４５、及び分周器４６を有する。

クロック再生器４１は、入力データ信号に基づいて、入力データ信号のデータ区間と略同一の周期を有するクロック信号を生成する。第１のＤフリップフロップ４２は、入力データ信号を、当該クロック信号に応じて取り込み、出力する。

第２のＤフリップフロップ４３は、第１のＤフリップフロップ４２が出力する信号を、当該クロック信号に応じて取り込み、出力する。つまり、第２のＤフリップフロップ４３は、第１のＤフリップフロップ４２が出力する信号を、入力データ信号のデータ区間の１周期分遅延させて出力する。

一致検出器４４は、第１のＤフリップフロップ４２が出力する信号の値と、第２のＤフリップフロップ４３が出力する信号の値とが一致した場合にＨ論理を示す一致信号を出力する。

第３のＤフリップフロップ４５は、一致検出器４４が出力する信号を、当該クロック信号に応じて取り込んで出力し、当該出力信号により内部データがリセットされる。つまり、第３のＤフリップフロップ４５は、当該クロック信号の立ち上がりエッジを受け取ったときに、一致検出器４４から受け取る信号が論理値Ｈを示す場合に、入力データ信号のデータ区間より短い微少パルス幅のパルスを出力する。

分周器４６は、第３のＤフリップフロップ４５が出力する信号を２分周し、相補データ信号を生成する。ここで２分周とは、第３のＤフリップフロップ４５が出力する信号の立ち上がりエッジ、又は立ち下がりエッジのいずれかに応じて論理値が遷移する信号を生成することをいう。

このような構成により、入力データ信号の相補データ信号を容易に生成することができる。また、相補データ生成器４０の構成は、当該構成例には限定されない。相補データ生成器４０は、多様な構成を有することができる。

図１１は、ジッタ増幅器１００の構成の他の例を示す図である。本例におけるジッタ増幅器１００は、図１に関連して説明したジッタ増幅器１００に対し、抽出部２０の構成が異なる。増幅回路１０は、図１に関連して説明した増幅回路１０と同一である。

本例における抽出部２０は、図１に関連して説明した抽出部２０の構成に加え、ゲイン制御部２４を更に有する。ジッタ復調器２２は、図１に関連して説明したジッタ復調器２２と同一である。

ゲイン制御部２４は、ジッタ復調器２２のゲインＫ_ＪＤを制御する。上述したように、ジッタ復調器２２のゲインとは、入力信号に含まれるジッタ成分に対する、ジッタ復調器２２が出力するジッタ成分の増幅率である。

ゲイン制御部２４は、ジッタ復調器２２のゲインＫ_ＪＤを、正又は負の任意の値に設定してよい。これにより、ジッタ増幅器１００は、入力信号に含まれるジッタ成分を増幅する機能と、減衰する機能との２つの機能を有する。また、ゲイン制御部２４は、ジッタ復調器２２の回路のパラメータを制御することによりゲインを制御してよい。この場合、ゲイン制御部２４は、例えば図６において説明したソース電流源７２、シンク電流源７６における電流量を制御することにより、当該ゲインを制御してよい。

またゲイン制御部２４は、ジッタ復調器２２が出力する信号を増幅又は減衰する手段を有してよく、その他の手段によりジッタ成分に対するゲインを制御してもよい。
また、ゲイン制御部２４は、可変遅延回路１２において入力信号のジッタ成分がキャンセルされるように、ジッタ復調器２２におけるゲインを制御してよい。つまり、上述した１＋αが略零となるように、ジッタ復調器２２におけるゲインを制御してよい。これにより、ジッタ増幅器１００は、入力信号に含まれるジッタ成分を除去することができる。

図１２は、ジッタ増幅器１００の構成の他の例を示す図である。本例におけるジッタ増幅器１００は、第１の抽出部２０−１、第２の抽出部２０−２、第１の増幅回路１０−１、及び第２の増幅回路１０−２を備える。第１及び第２の抽出部２０は、図１から図１１に関連して説明した抽出部２０と同一の構成を有する。また第１及び第２の増幅回路１０は、図１から図１１に関連して説明した増幅回路１０と同一の構成を有する。

第１の抽出部２０−１は、入力信号を受け取り、入力信号からジッタ成分を抽出し、第１の増幅回路１０−１における遅延量を制御する。第１の増幅回路１０−１は、入力信号を受け取り、第１の抽出部２０−１が抽出したジッタ成分に基づいて、入力信号の位相を制御することにより、入力信号におけるジッタ成分を増幅又は減衰させる。

第２の抽出部２０−２は、第１の増幅回路１０−１が出力する信号を受け取り、当該信号に含まれるジッタ成分を抽出する。第２の増幅回路１０−１は、第１の増幅回路１０−１が出力する信号を受け取り、第２の抽出部２０−２が抽出したジッタ成分に基づいて、当該信号の位相を制御することにより、当該信号に含まれるジッタ成分を増幅又は減衰させる。

このような構成により、入力信号に含まれるジッタ成分の増幅率又は減衰率を、相乗的に増大させることができる。例えば増幅回路１０の１段当たりの増幅率に制限がある場合であっても、大きな増幅率でジッタ成分を増幅させることができる。
本例におけるジッタ増幅器１００は、増幅回路１０及び抽出部２０を２段ずつ有しているが、更に多段の増幅回路１０及び抽出部２０を有していてもよい。

図１３は、本発明の実施形態に係る電子デバイス２００の構成の一例を示す図である。電子デバイス２００は、動作回路２１０及びジッタ増幅器１００を備える。ジッタ増幅器１００は、図１から図１２において説明したジッタ増幅器１００と同一である。

動作回路２１０は、電子デバイス２００が出力すべき出力信号を生成する。例えば動作回路２１０は、外部から与えられる信号に応じて出力信号を生成する回路であってよい。
ジッタ増幅器１００は、動作回路２１０の出力信号のジッタ成分を増幅又は減衰する。

このような構成により、電子デバイス２００の出力信号のジッタ成分を任意に増幅又は減衰することができる。例えば、ジッタ増幅器１００により、出力信号のジッタ成分をキャンセルすることにより、電子デバイス２００は、ジッタが略零である出力信号を出力することができる。

また、ジッタ増幅器１００は、電子デバイス２００の実使用時においてはジッタ成分をキャンセルするように動作し、電子デバイス２００の試験時においては動作回路２１０の出力信号を通過させるように動作してもよい（即ち、α＝０）。これにより、電子デバイス２００の試験時には動作回路２１０の性能を試験することができ、且つ電子デバイス２００の実使用時においてはジッタを低減した出力信号を出力することができる。

図１４は、電子デバイス２００の構成の他の例を示す図である。本例における電子デバイス２００は、ジッタ増幅器１００及び動作回路２１０を備える。ジッタ増幅器１００は、電子デバイス２００に入力される入力信号に含まれるジッタ成分を増幅又は減衰して出力する。
動作回路２１０は、ジッタ増幅器１００が出力する信号に基づいて動作する。

このような構成により、動作回路２１０に入力される信号のジッタ成分を任意に増幅又は減衰することができる。例えば、電子デバイス２００の実動作時においては、ジッタ増幅器１００により、入力信号のジッタ成分をキャンセルしてよい。これにより、動作回路２１０は、ジッタが略零である入力信号に基づいて動作することができる。このため、入力信号にジッタが含まれている場合であっても、動作回路２１０におけるエラーを低減することができる。

また、電子デバイス２００の試験時においては、動作回路２１０は入力信号を通過させてよく、また入力信号に含まれるジッタ成分のジッタ量を所望の大きさに制御してもよい。例えば、外部の試験装置が印加できるジッタ量に制限がある場合であっても、電子デバイス２００の内部においてジッタ量を増幅させ、動作回路２１０のジッタ耐力試験を行うことができる。
また、ジッタ増幅器１００は、電子デバイス２００の実動作時又は試験時のいずれかにおいては、入力信号を通過させてもよい。

図１５は、本発明の実施形態に係る試験装置３００の構成の一例を示す図である。試験装置３００は、半導体回路等の電子デバイス２００を試験する試験装置であって、パターン発生部３１０、ジッタ印加部３３０、複数のジッタ増幅器１００、ドライバ３４０、コンパレータ３５０、及び判定部３６０を備える。

パターン発生部３１０は、電子デバイス２００に入力すべき試験信号を生成する。ジッタ印加部３３０は、試験信号に印加すべきジッタ成分を生成し、試験信号に印加する。例えばジッタ印加部３３０は、試験信号に周期ジッタ又はタイミングジッタを印加する。

第１のジッタ増幅器１００−１は、ジッタ成分が印加された試験信号を受け取り、当該ジッタ成分を増幅して出力する。ドライバ３４０は、第１のジッタ増幅器１００−１が出力する試験信号を電子デバイス２００に入力する。このような構成により、電子デバイス２００に対して、所望量のジッタ成分を印加することができる。例えば、ジッタ印加部３３０が生成できるジッタ量に制限がある場合であっても、大きなジッタ成分を試験信号に印加することができる。これにより、電子デバイス２００のジッタ耐力を、より広い範囲で試験することができる。

第２のジッタ増幅器１００−２は、電子デバイス２００が試験信号に応じて出力する出力信号を受け取り、当該出力信号に含まれるジッタ成分を増幅して出力する。例えば、コンパレータ３５０は、第２のジッタ増幅器１００−２が出力する出力信号に含まれるジッタ成分を検出する。判定部３６０は、コンパレータ３５０が検出したジッタ成分に基づいて、電子デバイス２００の良否を判定する。例えば判定部３６０は、コンパレータ３５０が検出したジッタ成分が所定の範囲内であるか否かに基づいて、電子デバイス２００の良否を判定してよい。
このような構成により、出力信号に含まれるジッタ成分を増幅し、ジッタ成分をより精度よく検出することができる。

また、第１のジッタ増幅器１００−１を用いて電子デバイス２００のジッタ耐力試験を行う場合、第１のジッタ増幅器１００−１は、ジッタを増幅して信号を出力し、第２のジッタ増幅器１００−２は、電子デバイス２００の出力信号のジッタ成分を増幅させずに通過して、または、減衰してコンパレータ３５０に入力してよい。この場合、判定部３６０は、当該出力信号におけるエラーに基づいて電子デバイス２００の良否を判定してよい。
また、電子デバイス２００のジッタ耐力試験を行わない場合、第１のジッタ増幅器１００−１は、入力される試験信号におけるジッタ成分を増幅せずに通過させてよい。

また、本例における試験装置３００は、第１のジッタ増幅器１００−１及び第２のジッタ増幅器１００−２の双方を有しているが、他の例においては、試験装置３００は、いずれかのジッタ増幅器１００を有さなくともよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (17)

1. 入力信号に含まれるジッタ成分を増幅又は減衰するジッタ増幅器であって、
   前記ジッタ成分に応じた電圧又は電流を出力して前記入力信号から前記ジッタ成分を復調するジッタ復調器と、
   前記入力信号を、前記ジッタ成分に基づく遅延量で遅延させて出力する可変遅延回路を有し、前記復調されたジッタ成分に基づいて、前記入力信号の位相を制御することにより、前記ジッタ成分を増幅又は減衰する増幅回路と
   を備え、
   前記可変遅延回路は、前記ジッタ復調器が出力する電圧値又は電流値に対して遅延量が略線形に変化するように、前記ジッタ復調器が出力する前記電圧値又は前記電流値に応じた遅延量で、前記入力信号を遅延させる
   ジッタ増幅器。
2. 前記ジッタ復調器は、前記入力信号の周期ジッタを復調する
   請求項１に記載のジッタ増幅器。
3. 前記ジッタ復調器は、
   前記入力信号のエッジに応じて予め定められたパルス幅のパルス信号を出力するパルス発生器と、
   前記パルス信号から、前記入力信号のキャリア周波数成分を除去することにより、前記周期ジッタを復調する低域通過フィルタと
   を有する請求項２に記載のジッタ増幅器。
4. 前記ジッタ復調器は、前記入力信号のタイミングジッタを復調する
   請求項１から３のいずれか１項に記載のジッタ増幅器。
5. 前記ジッタ復調器は、
   前記入力信号のエッジに応じて予め定められたパルス幅のパルス信号を出力するパルス発生器と、
   前記パルス信号から、前記入力信号のキャリア周波数成分を除去することにより、周期ジッタを復調する低域通過フィルタと、
   前記低域通過フィルタが出力する前記周期ジッタを積分することにより、前記入力信号のタイミングジッタを復調する積分器と
   を有する請求項４に記載のジッタ増幅器。
6. 前記入力信号はデータ信号であり、
   前記ジッタ復調器は、前記データ信号のジッタを復調する
   請求項１から５のいずれか１項に記載のジッタ増幅器。
7. 前記ジッタ復調器は、
   前記データ信号のデータ値が遷移しないビット境界でデータ値が遷移する相補データ信号を生成する相補データ生成器と、
   前記データ信号及び前記相補データ信号の排他的論理和を出力する排他的論理和回路と、
   前記排他的論理和回路が出力する信号のジッタを復調する復調回路と
   を有する請求項６に記載のジッタ増幅器。
8. 前記入力信号に含まれる前記ジッタ成分に対する、前記ジッタ復調器が出力する前記ジッタ成分の増幅率を制御するゲイン制御部を更に備える
   請求項１から７のいずれか１項に記載のジッタ増幅器。
9. 前記ゲイン制御部は、前記可変遅延回路において前記ジッタ成分がキャンセルされるように、前記ジッタ復調器における増幅率を制御する
   請求項８に記載のジッタ増幅器。
10. ジッタ増幅器は、第１及び第２の前記ジッタ復調器と、第１及び第２の前記増幅回路とを備え、
    前記第１のジッタ復調器は、前記入力信号から前記ジッタ成分を復調し、
    前記第１の増幅回路は、前記第１のジッタ復調器が復調した前記ジッタ成分に基づいて、前記入力信号の位相を制御することにより、前記入力信号におけるジッタ成分を増幅又は減衰し、
    前記第２のジッタ復調器は、前記第１の増幅回路が出力する信号に含まれるジッタ成分を復調し、
    前記第２の増幅回路は、前記第２のジッタ復調器が復調した前記ジッタ成分に基づいて、前記第１の増幅回路が出力する信号の位相を制御することにより、当該信号におけるジッタ成分を増幅又は減衰する
    請求項１から９のいずれか１項に記載のジッタ増幅器。
11. 入力信号に含まれるジッタ成分を増幅するジッタ増幅方法であって、
    前記ジッタ成分に応じた電圧又は電流を出力して前記入力信号から前記ジッタ成分を復調するジッタ復調段階と、
    可変遅延回路により前記ジッタ成分に基づく遅延量で前記入力信号を遅延させて、前記入力信号の位相を制御することにより、前記ジッタ成分を増幅又は減衰する増幅段階と
    を備え、
    前記可変遅延回路は、前記ジッタ復調段階で出力する電圧値又は電流値に対して遅延量が略線形に変化するように、前記ジッタ復調段階で出力する前記電圧値又は前記電流値に応じた遅延量で、前記入力信号を遅延させる、
    ジッタ増幅方法。
12. 出力信号を出力する電子デバイスであって、
    前記出力信号を生成する動作回路と、
    前記出力信号に含まれるジッタ成分を増幅又は減衰して出力するジッタ増幅器と
    を備え、
    前記ジッタ増幅器は、
    前記ジッタ成分に応じた電圧又は電流を出力して前記出力信号から前記ジッタ成分を復調するジッタ復調部と、
    前記出力信号を、前記ジッタ成分に基づく遅延量で遅延させて出力する可変遅延回路を含み、前記ジッタ成分に基づいて、前記出力信号の位相を制御することにより、前記ジッタ成分を増幅又は減衰する増幅回路と
    を有し、
    前記可変遅延回路は、前記ジッタ復調部が出力する電圧値又は電流値に対して遅延量が略線形に変化するように、前記ジッタ復調部が出力する前記電圧値又は前記電流値に応じた遅延量で、前記出力信号を遅延させる、
    電子デバイス。
13. 入力信号が入力される電子デバイスであって、
    前記入力信号に含まれるジッタ成分を増幅又は減衰して出力するジッタ増幅器と、
    前記ジッタ増幅器が出力する信号に基づいて動作する動作回路と
    を備え、
    前記ジッタ増幅器は、
    前記ジッタ成分に応じた電圧又は電流を出力して前記入力信号から前記ジッタ成分を復調するジッタ復調部と、
    前記入力信号を、前記ジッタ成分に基づく遅延量で遅延させて出力する可変遅延回路を含み、前記ジッタ成分に基づいて、前記入力信号の位相を制御することにより、前記ジッタ成分を増幅又は減衰する増幅回路と
    を有し、
    前記可変遅延回路は、前記ジッタ復調部が出力する電圧値又は電流値に対して遅延量が略線形に変化するように、前記ジッタ復調部が出力する前記電圧値又は前記電流値に応じた遅延量で、前記入力信号を遅延させる、
    電子デバイス。
14. 電子デバイスを試験する試験装置であって、
    前記電子デバイスに入力すべき試験信号を生成するパターン発生部と、
    前記試験信号にジッタ成分を印加するジッタ印加部と、
    前記試験信号に印加された前記ジッタ成分を増幅又は減衰するジッタ増幅器と、
    前記増幅器が出力する信号を前記電子デバイスに入力するドライバと
    を備え、
    前記ジッタ増幅器は、
    前記ジッタ成分に応じた電圧又は電流を出力して前記試験信号から前記ジッタ成分を復調するジッタ復調部と、
    前記試験信号を、前記ジッタ成分に基づく遅延量で遅延させて出力する可変遅延回路を含み、前記ジッタ成分に基づいて、前記試験信号の位相を制御することにより、前記ジッタ成分を増幅する増幅回路と
    を有し、
    前記可変遅延回路は、前記ジッタ復調部が出力する電圧値又は電流値に対して遅延量が略線形に変化するように、前記ジッタ復調部が出力する前記電圧値又は前記電流値に応じた遅延量で、前記試験信号を遅延させる、
    試験装置。
15. 電子デバイスを試験する試験装置であって、
    前記電子デバイスの出力信号のジッタ成分を増幅又は減衰するジッタ増幅器と、
    前記ジッタ増幅器が出力する前記出力信号の測定するコンパレータと、
    前記コンパレータにおける測定結果に基づいて、前記電子デバイスの良否を判定する判定部と
    を備え、
    前記ジッタ増幅器は、
    前記ジッタ成分に応じた電圧又は電流を出力して前記出力信号から前記ジッタ成分を復調するジッタ復調部と、
    前記出力信号を、前記ジッタ成分に基づく遅延量で遅延させて出力する可変遅延回路を含み、前記ジッタ成分に基づいて、前記出力信号の位相を制御することにより、前記ジッタ成分を増幅する増幅回路とを有し、
    前記可変遅延回路は、前記ジッタ復調部が出力する電圧値又は電流値に対して遅延量が略線形に変化するように、前記ジッタ復調部が出力する前記電圧値又は前記電流値に応じた遅延量で、前記出力信号を遅延させる、
    試験装置。
16. 電子デバイスを試験する試験方法であって、
    前記電子デバイスに入力すべき試験信号を生成するパターン発生段階と、
    前記試験信号にジッタ成分を印加するジッタ印加段階と、
    前記試験信号に印加された前記ジッタ成分を増幅又は減衰するジッタ増幅段階と、
    前記増幅段階において出力する信号を前記電子デバイスに入力するドライバ段階と
    を備え、
    前記ジッタ増幅段階は、
    前記ジッタ成分に応じた電圧又は電流を出力して前記試験信号から前記ジッタ成分を復調するジッタ復調段階と、
    可変遅延回路により前記ジッタ成分に基づく遅延量で前記試験信号を遅延させて、前記試験信号の位相を制御することにより、前記ジッタ成分を増幅する増幅段階と
    を有し、
    前記可変遅延回路は、前記ジッタ復調段階で出力する電圧値又は電流値に対して遅延量が略線形に変化するように、前記ジッタ復調段階で出力する前記電圧値又は前記電流値に応じた遅延量で、前記試験信号を遅延させる、
    試験方法。
17. 電子デバイスを試験する試験方法であって、
    前記電子デバイスの出力信号のジッタ成分を増幅又は減衰するジッタ増幅段階と、
    前記ジッタ増幅段階において出力する前記出力信号の測定するコンパレータ段階と、
    前記コンパレータ段階における測定結果に基づいて、前記電子デバイスの良否を判定する判定段階と
    を備え、
    前記ジッタ増幅段階は、
    前記ジッタ成分に応じた電圧又は電流を出力して前記出力信号から前記ジッタ成分を復調するジッタ復調段階と、
    可変遅延回路により前記ジッタ成分に基づく遅延量で前記出力信号を遅延させて、前記出力信号の位相を制御することにより、前記ジッタ成分を増幅又は減衰する増幅段階と
    を有し、
    前記可変遅延回路は、前記ジッタ復調段階で出力する電圧値又は電流値に対して遅延量が略線形に変化するように、前記ジッタ復調段階で出力する前記電圧値又は前記電流値に応じた遅延量で、前記出力信号を遅延させる、
    試験方法。

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