JP2008058275A - 測定システム、測定方法 - Google Patents

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Fumikado Matsuoka
史門 松岡
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Abstract

【課題】PLLのロックアップタイムを高精度かつ低コストで測定する測定システムを提供する。
【解決手段】PLL11のロックアップタイムを測定する測定システム100であって、PLL11の出力周波数におけるジッタ量を測定するジッタモジュール13と、PLL11の発信開始時間とジッタモジュール13の測定開始時間とを同期させる半導体検査装置15とを有し、半導体検査装置15は、ジッタモジュール13によるジッタ量の測定結果に基づいて、時間軸上でPLL11の出力周波数が所定範囲内であるか否かを所定の観測点において判定し、測定開始時間からPLL11の出力周波数が所定範囲内に収束した連続する観測点のうち時間軸上で最初の観測点までの時間をロックアップタイムとする。
【選択図】図1

Description

本発明は、LSI(大規模集積回路)のPLLロックアップタイムを測定するための手法における技術に関する。
現在セットとしての多機能化、処理データの大容量化が進み、セットとしてシステムの高速な立ち上がりを満たそうと考えるとき、LSIにはPLL(phase Locked Loop)によるCLK(クロック)の高速かつ高精度な立ち上がり動作が要求される。PLLの出力周波数は、図2に示すように減衰振動の後に目標とする周波数に到達する。図2は一般的なPLL出力周波数の時間軸に対する変化を示した図である。図2の横軸は時間、縦軸はPLLの出力周波数を示している。
この減衰振動が収束するまでの時間をロックアップタイムというが、これまでロックアップタイムはタイミング制約に対する影響が軽微であったため、検査対象として考慮されてこなかった。しかし、近年の高速化、高集積化に伴い、タイミング制約が非常に切迫している現状から、ロックアップタイムがセット要望を満たしているかのスクリーニングが求められていた。
従来のPLLロックアップタイム測定方法として、
・テスタによる測定
・専用測定器による測定
・内部回路を用いた測定
の3つの測定方法が挙げられる。このうちの内部回路を用いた測定方法として、テスト回路およびこのテスト回路を内蔵したディジタルICが知られている(例えば、特許文献1参照)。
特開平09−197024号公報
図3に従来技術の特徴と課題を挙げる。図3は従来の測定方法における特徴と課題を示した図である。まず、テスタによるロックアップタイム測定(図3中の(1)参照)について説明する。半導体集積回路検査用テスタにおいて一般的なPLLのロックアップタイムを計測するには、内蔵された周波数カウンタを用いる。しかし、周波数カウンタによる測定は、測定に複数点サンプリングした周波数の平均値を用いて算出するため、平均化された時間分の測定精度低下を招く。また、測定値の平均化はロックアップ周波数の精度を保障しない。現在、LSIにおいてロックアップ時間、ジッタの課題が急遽表面化している中、高精度な周波数測定機能を有した機種も開発されているが、現状の開発検査フローに導入するには、高額なテスタの新たな導入は金額的な面において現実的ではないという事情がある。
次にタイムインターバルアナライザーなど専用測定器によるロックアップタイム測定(図3中の(2)参照)について説明する。この方法は、専用測定器の高速度なカウンタでPLL周波数を高精度に測定し、その測定結果からPLLがロックした時点をマニュアルで判定する。そのためロックアップタイムの検出精度は高いが、マニュアルによる測定は人が周波数を観測し、ロックした時点を判定しなければいけない。そのため、工数とテスタ時間が増大してしまうという事情がある。
また、上記判定にマニュアルではなくテスタを用いる方法もあるが、PLL部に高額なアナログテスタを必要とする。さらに、その他の部分はロジックテスタで測定するので、2度の測定が必要となり、工数が増加してしまうという事情もある。
次に内部回路を用いた測定(図3中の(3)参照)について図6を用いて説明する。図6は従来の内部回路による測定する手法のテスト回路を示した図である。この測定法は、デューティー比50%の信号CE(カウンタ・イネーブル信号)により動作制御され、PLL回路60から出力された信号をカウントするカウンタA61、カウンタB62、2つのカウンタのカウント結果の一致を比較器63で検出することによりロックした時点を検出する。このように簡略化されたテスト回路の導入で短時間の測定を実現できるが、テスト回路を組み込むための工数増加と、回路を組み込むことによる面積増加が避けられないという事情がある。さらに、回路を追加することは故障発生率上昇の要因にもなるという事情がある。
近年までロックアップタイムはそれほど着目されていなかったため、その測定方法も現状では上記のような精度や工数、回路面積への負担等に関して様々な事情がある。そのため、高速動作のPLLを正確なロックアップタイムでスクリーニングする手法が必要である。
本発明は上記事情を鑑みてなされたものであって、高精度かつ低コストで容易なロックアップタイム測定を実現する測定システムおよび測定方法を提供することを目的とする。
上記目的を達成するために、本発明の第1の測定システムは、PLL(Phase Locked Loop)のロックアップタイムを測定する測定システムであって、前記PLLの出力周波数におけるジッタ量を測定するジッタモジュールと、前記PLLの発信開始時間と前記ジッタモジュールの測定開始時間とを同期させる半導体検査装置とを有し、前記半導体検査装置は、前記ジッタモジュールによるジッタ量の測定結果に基づいて、時間軸上で前記PLLの出力周波数が所定範囲内であるか否かを所定の観測点において判定し、前記測定開始時間から前記PLLの出力周波数が前記所定範囲内に収束した連続する観測点のうち前記時間軸上で最初の観測点までの時間を前記ロックアップタイムとする構成としている。
この構成により、周波数測定には精度が保障されているジッタモジュールを用いるため、高精度かつ低コストでこの測定システムを実現することができる。
また、本発明の第2の測定システムは、前記半導体検査装置が、前記ジッタモジュールによるジッタ量の測定結果に基づいて、前記時間軸と逆順に前記PLLの出力周波数が所定範囲内であるか否かを所定の観測点において判定し、前記測定開始時間から、判定結果が最初に前記所定範囲外となった観測点の直前の観測点までの時間を前記ロックアップタイムとする構成としている。
この構成により、時間軸上でPLLの出力周波数を時間軸とは逆順に調査することにより、オーバーシュート時に周波数が規格内の値となった点をロックアップタイムとして検出することを防止することができる。
また、本発明の第1の測定方法は、PLL(Phase Locked Loop)のロックアップタイムを測定する測定方法であって、前記PLLの出力周波数におけるジッタ量が測定されるジッタ量測定ステップと、前記PLLの発信開始時間と前記ジッタモジュールの測定開始時間とが同期する同期ステップと、前記ジッタ量測定ステップにおけるジッタ量の測定結果に基づいて、時間軸上で前記PLLの出力周波数が所定範囲内であるか否かが所定の観測点において判定され、前記測定開始時間から前記PLLの出力周波数が前記所定範囲内に収束した連続する観測点のうち前記時間軸上で最初の観測点までの時間が前記ロックアップタイムとされるロックアップタイム測定ステップとを有する方法としている。
この方法により、周波数測定には精度が保障されているジッタモジュールを用いるため、高精度かつ低コストでこの測定システムを実現することができる。
また、本発明の第2の測定方法は、前記ロックアップタイム測定ステップが、前記ジッタ量測定ステップにおけるジッタ量の測定結果に基づいて、前記時間軸と逆順に前記PLLの出力周波数が所定範囲内であるか否かが所定の観測点において判定され、前記測定開始時間から、判定結果が最初に前記所定範囲外となった観測点の直前の観測点までの時間が前記ロックアップタイムとされる方法としている。
この方法により、時間軸上でPLLの出力周波数を時間軸とは逆順に調査することにより、オーバーシュート時に周波数が規格内の値となった点をロックアップタイムとして検出することを防止することができる。
本発明は、周波数測定には精度が保障されているジッタモジュールを用いるため、高精度かつ低コストでこの測定システムを実現することができる。さらに、周波数測定及び周波数値と規格値の判定はテスターを用いることで、工数増加を抑えることができる。
以下、本発明の実施形態を、図面を用いて説明する。
図1は本発明の実施形態における測定システム100の構成を示した図である。測定システム100は、ジッタモジュール13および半導体検査装置(テスタ)15を有する。
また、検査対象となる半導体集積回路(LSI)10は、PLL11と、そのPLL11の発振制御を行う外部入力端子19と、PLL11の発振周波数を観測する外部観測用端子12とを有する。外部観測端子12は検査用基板18上でジッタモジュール13と接続される。
ジッタモジュール13は周波数のジッタ成分をアナログ信号へ変換する機能を有し、そのアナログ信号14は検査用基板18を介して、半導体検査装置15と接続される。
半導体検査装置15はアナログ信号測定が可能な機能を有し、ジッタモジュール13からのアナログ信号14からジッタ成分を算出し、任意の設定により、PASS FAIL判定を行える。また半導体集積回路10の発振制御を行う外部入力端子19は半導体検査装置15と検査用基板18を介して接続され、任意のパターンを作成することで、半導体検査装置15により制御できるものとする。
次に本実施形態におけるロックアップタイムの測定方法について図4、図5を用いて説明する。図4は本発明の実施形態におけるPLL11の出力データ判定方法を説明するための図である。図5は本発明の実施形態における測定方法を説明するための動作フロー図である。尚、図4のグラフの横軸は時間、縦軸はPLL11の出力周波数を示している。
半導体検査装置15は、PLL11のクロック発振開始時間とジッタモジュールの測定開始時間とを同期させるPLL発振制御パタン17と、ジッタモジュール13の計測を制御するデータ取得イネーブル信号16とを出力する(ステップS50)。
PLL発振制御パタン17によりPLL11が発振を始め、PLL11の発振周波数を観測する外部観測用端子12からジッタモジュール13へ周波数を出力する(ステップS51)と同時に、ジッタモジュール13はデータ取得イネーブル信号16により測定を開始し、PLL11の周波数のジッタ量を、周波数が安定するまで測定する(ステップS52)。
そしてジッタモジュール13は、測定したジッタ量のデータ14を半導体検査装置15へ出力し、半導体検査装置15は内部のメモリにデータを取り込む(ステップS53)。そして半導体検査装置15は、取得したデータが規格内の値に収まっているかどうかを順次判定する(ステップS54)。
このステップS54におけるデータ判定時に、取得したデータを半導体検査装置15が時間軸順に判定して最初に規格値内となった点をロックアップタイムとすると、オーバーシュート時に周波数が規格内の値となった時点である符号41を誤ってロックアップタイムと判定する恐れがある。本実施形態では、正確なロックアップタイムである符号40を検出するため、取得データが規格内であるかを、観測した時間軸の逆向きから順次判定し、最初に規格外となった点である符号42の一つ前の判定値をロックアップタイムである符号40とする。
このように時間軸と逆向きから判定することで、オーバーシュート時に周波数が規格範囲内となる時点である符号41がロックアップタイムであるかどうかの判定を避けることができる。
このような本発明の実施形態の測定システム100によれば、本発明の第1の測定システムは、PLL11のロックアップタイムを測定する測定システム100であって、PLL11の出力周波数におけるジッタ量を測定するジッタモジュール13と、PLL11の発信開始時間とジッタモジュール13の測定開始時間とを同期させる半導体検査装置15とを有し、半導体検査装置15は、ジッタモジュール13によるジッタ量の測定結果に基づいて、時間軸上でPLL11の出力周波数が所定範囲内であるか否かを所定の観測点において判定し、測定開始時間からPLL11の出力周波数が所定範囲内に収束した連続する観測点のうち時間軸上で最初の観測点までの時間をロックアップタイムとすることにより、高い精度でありながら工数のかからない、実現容易なPLLロックアップタイムの測定が実現できる。
本発明は、高精度かつ低コストで容易なロックアップタイム測定を実現する測定システム等に有用である。
本発明の実施形態における測定システムの構成を表した図 一般的なPLL出力周波数の時間軸に対する変化を示した図 従来の測定方法における特徴と課題を示した図 本発明の実施形態におけるPLLの出力データ判定方法を表した図 本発明に実施形態における測定方法のフローを表した図 従来の内部回路によりロックアップタイムを測定する手法のテスト回路を表す回路図。
符号の説明
100 測定システム
10 半導体集積回路
11 PLL
12 発振周波数を観測する外部観測用端子
13 ジッタモジュール
14 アナログ信号
15 半導体検査装置
16 データ取得イネーブル信号
17 PLL発振制御パタン
18 検査用基板
19 発振制御を行う外部入力端子
40 実際のロックアップタイム
41 オーバーシュート時に周波数が規格範囲内となる時点
42 最初に規格外となった点
60 PLL
61 PLLの出力をカウントするカウンタ
62 PLLの出力をカウントするカウンタ
63 カウンタの出力を比較する比較器

Claims (4)

  1. PLL(Phase Locked Loop)のロックアップタイムを測定する測定システムであって、
    前記PLLの出力周波数におけるジッタ量を測定するジッタモジュールと、
    前記PLLの発信開始時間と前記ジッタモジュールの測定開始時間とを同期させる半導体検査装置と、
    を有し、
    前記半導体検査装置は、
    前記ジッタモジュールによるジッタ量の測定結果に基づいて、時間軸上で前記PLLの出力周波数が所定範囲内であるか否かを所定の観測点において判定し、前記測定開始時間から前記PLLの出力周波数が前記所定範囲内に収束した連続する観測点のうち前記時間軸上で最初の観測点までの時間を前記ロックアップタイムとする測定システム。
  2. 請求項1に記載の測定システムであって、
    前記半導体検査装置は、
    前記ジッタモジュールによるジッタ量の測定結果に基づいて、前記時間軸と逆順に前記PLLの出力周波数が所定範囲内であるか否かを所定の観測点において判定し、前記測定開始時間から、判定結果が最初に前記所定範囲外となった観測点の直前の観測点までの時間を前記ロックアップタイムとする測定システム。
  3. PLL(Phase Locked Loop)のロックアップタイムを測定する測定方法であって、
    前記PLLの出力周波数におけるジッタ量が測定されるジッタ量測定ステップと、
    前記PLLの発信開始時間と前記ジッタモジュールの測定開始時間とが同期する同期ステップと、
    前記ジッタ量測定ステップにおけるジッタ量の測定結果に基づいて、時間軸上で前記PLLの出力周波数が所定範囲内であるか否かが所定の観測点において判定され、前記測定開始時間から前記PLLの出力周波数が前記所定範囲内に収束した連続する観測点のうち前記時間軸上で最初の観測点までの時間が前記ロックアップタイムとされるロックアップタイム測定ステップと
    を有する測定方法。
  4. 請求項3に記載の測定方法であって、
    前記ロックアップタイム測定ステップは、
    前記ジッタ量測定ステップにおけるジッタ量の測定結果に基づいて、前記時間軸と逆順に前記PLLの出力周波数が所定範囲内であるか否かが所定の観測点において判定され、前記測定開始時間から、判定結果が最初に前記所定範囲外となった観測点の直前の観測点までの時間が前記ロックアップタイムとされる測定方法。
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JP2009294054A (ja) * 2008-06-04 2009-12-17 Tektronix Inc 信号状態検出方法及び装置
JP2011242399A (ja) * 2010-05-19 2011-12-01 Tektronix Inc 位相過渡応答測定方法

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