JP2008058275A - 測定システム、測定方法 - Google Patents

Abstract

【課題】ＰＬＬのロックアップタイムを高精度かつ低コストで測定する測定システムを提供する。
【解決手段】ＰＬＬ１１のロックアップタイムを測定する測定システム１００であって、ＰＬＬ１１の出力周波数におけるジッタ量を測定するジッタモジュール１３と、ＰＬＬ１１の発信開始時間とジッタモジュール１３の測定開始時間とを同期させる半導体検査装置１５とを有し、半導体検査装置１５は、ジッタモジュール１３によるジッタ量の測定結果に基づいて、時間軸上でＰＬＬ１１の出力周波数が所定範囲内であるか否かを所定の観測点において判定し、測定開始時間からＰＬＬ１１の出力周波数が所定範囲内に収束した連続する観測点のうち時間軸上で最初の観測点までの時間をロックアップタイムとする。
【選択図】図1

Description

本発明は、ＬＳＩ（大規模集積回路）のＰＬＬロックアップタイムを測定するための手法における技術に関する。

現在セットとしての多機能化、処理データの大容量化が進み、セットとしてシステムの高速な立ち上がりを満たそうと考えるとき、ＬＳＩにはＰＬＬ(ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ)によるＣＬＫ（クロック）の高速かつ高精度な立ち上がり動作が要求される。ＰＬＬの出力周波数は、図２に示すように減衰振動の後に目標とする周波数に到達する。図２は一般的なＰＬＬ出力周波数の時間軸に対する変化を示した図である。図２の横軸は時間、縦軸はＰＬＬの出力周波数を示している。

この減衰振動が収束するまでの時間をロックアップタイムというが、これまでロックアップタイムはタイミング制約に対する影響が軽微であったため、検査対象として考慮されてこなかった。しかし、近年の高速化、高集積化に伴い、タイミング制約が非常に切迫している現状から、ロックアップタイムがセット要望を満たしているかのスクリーニングが求められていた。

従来のＰＬＬロックアップタイム測定方法として、
・テスタによる測定
・専用測定器による測定
・内部回路を用いた測定
の３つの測定方法が挙げられる。このうちの内部回路を用いた測定方法として、テスト回路およびこのテスト回路を内蔵したディジタルＩＣが知られている（例えば、特許文献１参照）。
特開平０９−１９７０２４号公報

図３に従来技術の特徴と課題を挙げる。図３は従来の測定方法における特徴と課題を示した図である。まず、テスタによるロックアップタイム測定（図３中の（１）参照）について説明する。半導体集積回路検査用テスタにおいて一般的なＰＬＬのロックアップタイムを計測するには、内蔵された周波数カウンタを用いる。しかし、周波数カウンタによる測定は、測定に複数点サンプリングした周波数の平均値を用いて算出するため、平均化された時間分の測定精度低下を招く。また、測定値の平均化はロックアップ周波数の精度を保障しない。現在、ＬＳＩにおいてロックアップ時間、ジッタの課題が急遽表面化している中、高精度な周波数測定機能を有した機種も開発されているが、現状の開発検査フローに導入するには、高額なテスタの新たな導入は金額的な面において現実的ではないという事情がある。

次にタイムインターバルアナライザーなど専用測定器によるロックアップタイム測定（図３中の（２）参照）について説明する。この方法は、専用測定器の高速度なカウンタでＰＬＬ周波数を高精度に測定し、その測定結果からＰＬＬがロックした時点をマニュアルで判定する。そのためロックアップタイムの検出精度は高いが、マニュアルによる測定は人が周波数を観測し、ロックした時点を判定しなければいけない。そのため、工数とテスタ時間が増大してしまうという事情がある。

また、上記判定にマニュアルではなくテスタを用いる方法もあるが、ＰＬＬ部に高額なアナログテスタを必要とする。さらに、その他の部分はロジックテスタで測定するので、２度の測定が必要となり、工数が増加してしまうという事情もある。

次に内部回路を用いた測定（図３中の（３）参照）について図６を用いて説明する。図６は従来の内部回路による測定する手法のテスト回路を示した図である。この測定法は、デューティー比５０%の信号ＣＥ（カウンタ・イネーブル信号）により動作制御され、ＰＬＬ回路６０から出力された信号をカウントするカウンタＡ６１、カウンタＢ６２、２つのカウンタのカウント結果の一致を比較器６３で検出することによりロックした時点を検出する。このように簡略化されたテスト回路の導入で短時間の測定を実現できるが、テスト回路を組み込むための工数増加と、回路を組み込むことによる面積増加が避けられないという事情がある。さらに、回路を追加することは故障発生率上昇の要因にもなるという事情がある。

近年までロックアップタイムはそれほど着目されていなかったため、その測定方法も現状では上記のような精度や工数、回路面積への負担等に関して様々な事情がある。そのため、高速動作のＰＬＬを正確なロックアップタイムでスクリーニングする手法が必要である。

本発明は上記事情を鑑みてなされたものであって、高精度かつ低コストで容易なロックアップタイム測定を実現する測定システムおよび測定方法を提供することを目的とする。

上記目的を達成するために、本発明の第１の測定システムは、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）のロックアップタイムを測定する測定システムであって、前記ＰＬＬの出力周波数におけるジッタ量を測定するジッタモジュールと、前記ＰＬＬの発信開始時間と前記ジッタモジュールの測定開始時間とを同期させる半導体検査装置とを有し、前記半導体検査装置は、前記ジッタモジュールによるジッタ量の測定結果に基づいて、時間軸上で前記ＰＬＬの出力周波数が所定範囲内であるか否かを所定の観測点において判定し、前記測定開始時間から前記ＰＬＬの出力周波数が前記所定範囲内に収束した連続する観測点のうち前記時間軸上で最初の観測点までの時間を前記ロックアップタイムとする構成としている。

この構成により、周波数測定には精度が保障されているジッタモジュールを用いるため、高精度かつ低コストでこの測定システムを実現することができる。

また、本発明の第２の測定システムは、前記半導体検査装置が、前記ジッタモジュールによるジッタ量の測定結果に基づいて、前記時間軸と逆順に前記ＰＬＬの出力周波数が所定範囲内であるか否かを所定の観測点において判定し、前記測定開始時間から、判定結果が最初に前記所定範囲外となった観測点の直前の観測点までの時間を前記ロックアップタイムとする構成としている。

この構成により、時間軸上でＰＬＬの出力周波数を時間軸とは逆順に調査することにより、オーバーシュート時に周波数が規格内の値となった点をロックアップタイムとして検出することを防止することができる。

また、本発明の第１の測定方法は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）のロックアップタイムを測定する測定方法であって、前記ＰＬＬの出力周波数におけるジッタ量が測定されるジッタ量測定ステップと、前記ＰＬＬの発信開始時間と前記ジッタモジュールの測定開始時間とが同期する同期ステップと、前記ジッタ量測定ステップにおけるジッタ量の測定結果に基づいて、時間軸上で前記ＰＬＬの出力周波数が所定範囲内であるか否かが所定の観測点において判定され、前記測定開始時間から前記ＰＬＬの出力周波数が前記所定範囲内に収束した連続する観測点のうち前記時間軸上で最初の観測点までの時間が前記ロックアップタイムとされるロックアップタイム測定ステップとを有する方法としている。

この方法により、周波数測定には精度が保障されているジッタモジュールを用いるため、高精度かつ低コストでこの測定システムを実現することができる。

また、本発明の第２の測定方法は、前記ロックアップタイム測定ステップが、前記ジッタ量測定ステップにおけるジッタ量の測定結果に基づいて、前記時間軸と逆順に前記ＰＬＬの出力周波数が所定範囲内であるか否かが所定の観測点において判定され、前記測定開始時間から、判定結果が最初に前記所定範囲外となった観測点の直前の観測点までの時間が前記ロックアップタイムとされる方法としている。

この方法により、時間軸上でＰＬＬの出力周波数を時間軸とは逆順に調査することにより、オーバーシュート時に周波数が規格内の値となった点をロックアップタイムとして検出することを防止することができる。

本発明は、周波数測定には精度が保障されているジッタモジュールを用いるため、高精度かつ低コストでこの測定システムを実現することができる。さらに、周波数測定及び周波数値と規格値の判定はテスターを用いることで、工数増加を抑えることができる。

以下、本発明の実施形態を、図面を用いて説明する。
図１は本発明の実施形態における測定システム１００の構成を示した図である。測定システム１００は、ジッタモジュール１３および半導体検査装置（テスタ）１５を有する。

また、検査対象となる半導体集積回路（ＬＳＩ）１０は、ＰＬＬ１１と、そのＰＬＬ１１の発振制御を行う外部入力端子１９と、ＰＬＬ１１の発振周波数を観測する外部観測用端子１２とを有する。外部観測端子１２は検査用基板１８上でジッタモジュール１３と接続される。

ジッタモジュール１３は周波数のジッタ成分をアナログ信号へ変換する機能を有し、そのアナログ信号１４は検査用基板１８を介して、半導体検査装置１５と接続される。

半導体検査装置１５はアナログ信号測定が可能な機能を有し、ジッタモジュール１３からのアナログ信号１４からジッタ成分を算出し、任意の設定により、ＰＡＳＳ ＦＡＩＬ判定を行える。また半導体集積回路１０の発振制御を行う外部入力端子１９は半導体検査装置１５と検査用基板１８を介して接続され、任意のパターンを作成することで、半導体検査装置１５により制御できるものとする。

次に本実施形態におけるロックアップタイムの測定方法について図４、図５を用いて説明する。図４は本発明の実施形態におけるＰＬＬ１１の出力データ判定方法を説明するための図である。図５は本発明の実施形態における測定方法を説明するための動作フロー図である。尚、図４のグラフの横軸は時間、縦軸はＰＬＬ１１の出力周波数を示している。

半導体検査装置１５は、ＰＬＬ１１のクロック発振開始時間とジッタモジュールの測定開始時間とを同期させるＰＬＬ発振制御パタン１７と、ジッタモジュール１３の計測を制御するデータ取得イネーブル信号１６とを出力する（ステップＳ５０）。

ＰＬＬ発振制御パタン１７によりＰＬＬ１１が発振を始め、ＰＬＬ１１の発振周波数を観測する外部観測用端子１２からジッタモジュール１３へ周波数を出力する（ステップＳ５１）と同時に、ジッタモジュール１３はデータ取得イネーブル信号１６により測定を開始し、ＰＬＬ１１の周波数のジッタ量を、周波数が安定するまで測定する（ステップＳ５２）。

そしてジッタモジュール１３は、測定したジッタ量のデータ１４を半導体検査装置１５へ出力し、半導体検査装置１５は内部のメモリにデータを取り込む（ステップＳ５３）。そして半導体検査装置１５は、取得したデータが規格内の値に収まっているかどうかを順次判定する（ステップＳ５４）。

このステップＳ５４におけるデータ判定時に、取得したデータを半導体検査装置１５が時間軸順に判定して最初に規格値内となった点をロックアップタイムとすると、オーバーシュート時に周波数が規格内の値となった時点である符号４１を誤ってロックアップタイムと判定する恐れがある。本実施形態では、正確なロックアップタイムである符号４０を検出するため、取得データが規格内であるかを、観測した時間軸の逆向きから順次判定し、最初に規格外となった点である符号４２の一つ前の判定値をロックアップタイムである符号４０とする。

このように時間軸と逆向きから判定することで、オーバーシュート時に周波数が規格範囲内となる時点である符号４１がロックアップタイムであるかどうかの判定を避けることができる。

このような本発明の実施形態の測定システム１００によれば、本発明の第１の測定システムは、ＰＬＬ１１のロックアップタイムを測定する測定システム１００であって、ＰＬＬ１１の出力周波数におけるジッタ量を測定するジッタモジュール１３と、ＰＬＬ１１の発信開始時間とジッタモジュール１３の測定開始時間とを同期させる半導体検査装置１５とを有し、半導体検査装置１５は、ジッタモジュール１３によるジッタ量の測定結果に基づいて、時間軸上でＰＬＬ１１の出力周波数が所定範囲内であるか否かを所定の観測点において判定し、測定開始時間からＰＬＬ１１の出力周波数が所定範囲内に収束した連続する観測点のうち時間軸上で最初の観測点までの時間をロックアップタイムとすることにより、高い精度でありながら工数のかからない、実現容易なＰＬＬロックアップタイムの測定が実現できる。

本発明は、高精度かつ低コストで容易なロックアップタイム測定を実現する測定システム等に有用である。

本発明の実施形態における測定システムの構成を表した図 一般的なＰＬＬ出力周波数の時間軸に対する変化を示した図 従来の測定方法における特徴と課題を示した図 本発明の実施形態におけるＰＬＬの出力データ判定方法を表した図 本発明に実施形態における測定方法のフローを表した図 従来の内部回路によりロックアップタイムを測定する手法のテスト回路を表す回路図。

符号の説明

１００ 測定システム
１０ 半導体集積回路
１１ ＰＬＬ
１２ 発振周波数を観測する外部観測用端子
１３ ジッタモジュール
１４ アナログ信号
１５ 半導体検査装置
１６ データ取得イネーブル信号
１７ ＰＬＬ発振制御パタン
１８ 検査用基板
１９ 発振制御を行う外部入力端子
４０ 実際のロックアップタイム
４１ オーバーシュート時に周波数が規格範囲内となる時点
４２ 最初に規格外となった点
６０ ＰＬＬ
６１ ＰＬＬの出力をカウントするカウンタ
６２ ＰＬＬの出力をカウントするカウンタ
６３ カウンタの出力を比較する比較器

Claims (4)

1. ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）のロックアップタイムを測定する測定システムであって、
   前記ＰＬＬの出力周波数におけるジッタ量を測定するジッタモジュールと、
   前記ＰＬＬの発信開始時間と前記ジッタモジュールの測定開始時間とを同期させる半導体検査装置と、
   を有し、
   前記半導体検査装置は、
   前記ジッタモジュールによるジッタ量の測定結果に基づいて、時間軸上で前記ＰＬＬの出力周波数が所定範囲内であるか否かを所定の観測点において判定し、前記測定開始時間から前記ＰＬＬの出力周波数が前記所定範囲内に収束した連続する観測点のうち前記時間軸上で最初の観測点までの時間を前記ロックアップタイムとする測定システム。
2. 請求項１に記載の測定システムであって、
   前記半導体検査装置は、
   前記ジッタモジュールによるジッタ量の測定結果に基づいて、前記時間軸と逆順に前記ＰＬＬの出力周波数が所定範囲内であるか否かを所定の観測点において判定し、前記測定開始時間から、判定結果が最初に前記所定範囲外となった観測点の直前の観測点までの時間を前記ロックアップタイムとする測定システム。
3. ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）のロックアップタイムを測定する測定方法であって、
   前記ＰＬＬの出力周波数におけるジッタ量が測定されるジッタ量測定ステップと、
   前記ＰＬＬの発信開始時間と前記ジッタモジュールの測定開始時間とが同期する同期ステップと、
   前記ジッタ量測定ステップにおけるジッタ量の測定結果に基づいて、時間軸上で前記ＰＬＬの出力周波数が所定範囲内であるか否かが所定の観測点において判定され、前記測定開始時間から前記ＰＬＬの出力周波数が前記所定範囲内に収束した連続する観測点のうち前記時間軸上で最初の観測点までの時間が前記ロックアップタイムとされるロックアップタイム測定ステップと
   を有する測定方法。
4. 請求項３に記載の測定方法であって、
   前記ロックアップタイム測定ステップは、
   前記ジッタ量測定ステップにおけるジッタ量の測定結果に基づいて、前記時間軸と逆順に前記ＰＬＬの出力周波数が所定範囲内であるか否かが所定の観測点において判定され、前記測定開始時間から、判定結果が最初に前記所定範囲外となった観測点の直前の観測点までの時間が前記ロックアップタイムとされる測定方法。

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