KR100349482B1 - 주파수 측정용 테스트 회로 및 이를 구비한 반도체 집적회로 - Google Patents

주파수 측정용 테스트 회로 및 이를 구비한 반도체 집적회로 Download PDF

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    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
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Abstract

주파수 측정용 테스트 회로는 분주기 및 검지회로를 구비한다. 분주기는 입력된 측정대상신호를 분주한다. 검지회로는 분주기에 의해 분주된 신호의 주파수와 기준 클록신호의 주파수의 크기 관계에 따라서 설정된 레벨의 신호를 출력한다.

Description

주파수 측정용 테스트 회로 및 이를 구비한 반도체 집적회로{FREQUENCY MEASUREMENT TEST CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT HAVING THE SAME}
본 발명은 대규모 집적회로 (Large Scale Integrated circuit) 에 내장된 위상동기루프 (Phase-Locked Loop, 이하 PLL) 로부터 출력되는 신호의 주파수 측정용으로 사용되는 주파수 측정용 테스트 회로 및 주파수 측정용 테스트 회로를 구비한 반도체 집적회로에 관한 것이다.
종래에는, PLL 회로를 내장한 대규모 집적회로 (Large Scale Integrated Circuit, 이하 LSI) 의 시험을 위해서, 아날로그 테스터와 디지털 테스터를 사용하여 PLL 이 LOCK 상태일 때의 주파수를 측정하고, 이 주파수가 원하는 값인지를 검사하는 방법이 일반적이다. 즉, 아날로그 테스터와 디지털 테스터에 의한 2 회의 측정이 필요하였다. 그러나, 아날로그 테스터와 디지털 테스터는 가격이 비싸고, 2 회의 측정이 이루어져야 하므로 측정시간이 오래 걸린다. 디지털 테스터만을 사용하여 주파수를 측정할 수 있는 장치가 개시되었다. 도 3a 및 3b 는 종래의 테스트 회로를 나타낸다. 도 3a 및 3b 에서와 같이, 종래의 디지털 테스터 (테스트 회로 : 11a 및 11b) 는 PLL 을 구비하는 디지털 집적회로 (Integrated Circuit, 이하 IC, 12) 의 외부에 설치된다. 디지털 테스터 (11a 및 11b) 는 주파수 측정장치 (13a 및 13b) 를 각각 내부와 외부에 구비하고 있다. 주파수 측정장치 (13a 및 13b) 는 PLL 이 LOCK 상태일 때의 주파수를 측정한다. 디지털 테스터 (11a 및 11b) 는 측정된 주파수가 원하는 값인지를 판별한다.이 종래의 디지털 테스터 (11a 및 11b) 는 주파수 측정장치 (13a 및 13b) 를 필요로 하게 되어, 회로가 복잡하게 되는 단점이 있다. 일본 특개평 제 9-197024 호는 이러한 문제점을 해결한 간단하고 저렴한 테스트 회로를 제안하였다.
도 4 는 일본 특개평 제 9-197024 호에 기재된 종래의 테스트 회로를 나타낸다. 상기 기술문헌에 기재된 테스트 회로는 PLL (21) 로부터 출력되는 신호가 입력되는 2 개의 카운터 (22a 및 22b) 를 구비한다. 이 2 개의 카운터 (22a 및 22b) 는 듀티비가 50 % 인 제어신호 (CE) 에 따라 선택된다. 또한 카운터 22a 의 소정의 기간내의 출력신호와 카운터 22b 의 소정의 기간내의 출력 신호를 비교하는 비교기 (23) 를 구비한다. 또한, 테스트 회로는 이들 카운터 (22a 및 22b) 의 출력신호와 비교기 (23) 의 출력신호에 관계된 신호를 출력하는 디코더 (24) 를 추가로 구비한다.
이 종래 기술문헌에 기재된 테스트 회로는 주파수 측정장치를 필요로 하지 않으므로, 회로가 간단하게 된다. 1 개의 테스터를 사용하여 테스트가 수행되므로, 종래의 회로들보다 가격이 더 저렴하다. 그러나, 상기 종래 기술문헌에 기재된 테스트 회로는 PLL (21) 의 위상의 LOCK 여부를 검지하기 위한 2 개의 카운터 (22a 및 22b) 를 필요로 한다. 그러므로, 측정시간을 연장함으로써 측정 정확도를 높여야한다. 그러나, 측정시간 연장을 위해서는 카운터들 (22a 및 22b) 의 회로 규모를 크게 할 필요가 생기는 단점이 있다. 또한, 카운터들 (22a 및 22b) 을 제어하기 위한 제어신호 (CE) 의 듀티비가 50 % 가 되어야 하므로, 매우 높은 정밀도가 요구된다. 이러한 문제점을 해결하기 위하여, 일반적으로 PLL내부에 위상의 LOCK 상태를 검지하기 위한 회로가 설치된다.
최근, PLL 의 주파수뿐만 아니라 IC 내부에 설치된 전압제어발진기 (Voltage Controlled Oscillator, 이하 VCO) 의 발진 주파수도 측정할 필요성이 대두되었다. PLL 로부터 LOCK 검지신호를 수신하는 상기의 회로는 PLL 의 위상이 LOCK 상태일 때의 주파수만을 측정할 수 있는 단점이 있다.
본 발명은 상기 문제점의 해결을 위하여, 위상이 LOCK 되지 않은 상태의 주파수를 정확하게 측정할 수 있는 주파수 측정용 테스트 회로 및 이 주파수 측정용 테스트 회로를 구비한 반도체 IC 를 제공하는 것을 목적으로 한다.
상기 목적 달성을 위하여, 본 발명에서는 입력된 측정대상신호를 분주하기 위한 분주기 (frequency divider) 및 이 분주기에 의해 분주된 신호와 기준 클록신호 주파수 사이의 크기 관계에 기초하여 설정된 레벨의 신호를 출력하는 검지회로를 구비하는 것을 특징으로 하는 주파수 측정용 테스트 회로가 제공된다.
도 1 은 본 발명의 실시예에 따른 주파수 측정용 테스트 회로의 구성을 나타낸 블록도.
도 2a, 2b 및 2c 는 본 발명의 실시예에 따른 주파수 측정용 테스트 회로의 동작을 나타낸 타이밍도.
도 3a 및 3b 는 종래의 테스트 회로를 나타낸 블록도.
도 4 는 일본 특개평 제 9-197024 호에 기재된 종래의 테스트 회로를 나타낸 블록도.
* 도면의 주요부분에 대한 부호의 설명 *
1, 2 : 분주기 3 : 쉬프트 레지스터
4, 8 : 인버터 5 : AND 회로
6, 7, 9 : 플립플롭 11a, 11b : 디지털 테스터
12 : 디지털 IC 13a, 13b : 주파수 측정장치
21 : PLL 22a, 22b : 카운터
23 : 비교기 24 : 디코더
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 테스트 회로를 상세히 설명한다.
도 1 은 본 발명의 실시예에 따른 주파수 측정용 테스트 회로의 구성을 나타낸다. 본 발명의 테스트 회로는 정전압을 수신하는 전압제어발진기 (VCO) 또는 위상동기루프 (PLL) 의 출력신호를 수신하는 분주기 (1) 를 구비한다. 이 분주기 (1) 는 입력신호의 주파수를 1/m 로 분주한다. 즉, PLL 또는 VCO 로부터 출력되는 신호의 주파수는 분주기 (1) 에 의해 1/m 이 곱해진다. 본 실시예의 테스트 회로는 기준 클록신호를 수신하는 분주기 (2) 도 구비한다. 이 분주기 (2) 는 입력신호의 주파수를 1/n 로 분주한다. 즉, 기준 클록신호의 주파수는 분주기 (2) 에 의해 1/n (n 은 짝수여야한다) 이 곱해진다.
본 실시예의 테스트 회로는 또한 n/2 개의 플립플롭 (FF-1 내지 FF-n/2) 으로 구성되는 쉬프트 레지스터 (3) 를 구비한다. 이 플립플롭 (FF-1 내지 FF-n/2) 의 클록신호 입력단에는 분주기 (1) 의 출력단이 접속된다. 쉬프트 레지스터 (3) 에서는, 분주기 (1) 로부터의 출력신호가 "0" 에서 "1" 로 변화할 때마다, 쉬프트 레지스터 (3) 의 데이터가 1 개의 스테이지 (stage) 씩 출력측으로 쉬프트한다. 분주기 (2) 의 출력단에는 인버터 (4) 가 접속된다. 이 인버터 (4) 의 출력단은 n/2 개의 스테이지를 갖는 쉬프트 레지스터의 제 1 스테이지인 플립플롭 FF-1 의 데이터 입력단에 접속된다. 또한, 테스트 회로는 쉬프트 레지스터 (3) 의 n/2 개의 플립플롭 (FF-1 내지 FF-n/2) 의 모든 출력단으로부터의 출력신호들을 논리곱 (AND 연산) 하기 위한 AND 회로 (5) 를 구비한다.
또한, 본 실시예의 테스트 회로는, AND 회로 (5) 의 출력단에 접속된 데이터 입력단을 갖는 플립플롭 (6) 을 구비한다. 플립플롭 (6) 의 클록 입력단에는 분주기 2 의 출력단이 접속된다. 또한, 본 실시예의 테스트 회로는, 플립플롭 6 의 출력단에 접속된 클록 입력단을 갖는 플립플롭 7 과, 플립플롭 6 의 출력단에 접속된 입력단을 갖는 인버터 (8) 를 구비한다. 이 인버터 (8) 의 출력단은 플립플롭 9 의 클록 입력단에 접속된다. 플립플롭 7 및 9 의 데이터 입력단은 "1" 레벨로 고정된다. 플립플롭 6 으로부터의 출력신호가 "0" 에서 "1" 로 변화하게 되면, 플립플롭 7 의 출력신호는 "1" 에서 "0" 로 변화된다. 플립플롭 6 으로부터의 출력신호가 "1" 에서 "0" 로 변화하게 되면, 플립플롭 9 의 출력신호는 "0" 에서 "1" 로 변화된다. 이 때문에 플립플롭 6 의 출력신호가 "0" 에서 "1" 또는 "1" 에서 "0" 으로 변화된 것을 검지할 수 있다. 모든 플립플롭의 RESET 입력단에는 RESET 신호가 인가되는 RESET 인가단자가 접속된다. 분주기 (2), 쉬프트 레지스터 (3), 인버터 (4 및 8), AND 회로 (5), 및 플립플롭들 (6, 7 및 9) 은 분주기 (1) 에 의해 분주된 신호의 주파수와 기준 클록신호 주파수 사이의 크기 관계에 기초하여 설정된 레벨의 신호를 출력하기 위한 검지회로 (10) 를 구성한다.
이하, 전술한 구성을 갖는 본 실시예의 동작을 설명한다. 주파수를 검사하기 전에, PLL 또는 VCO 로부터의 신호와 기준 클록신호가 인가되는 때에 RESET 신호로서 "0" 이 입력되어, 모든 플립플롭들은 RESET 되게된다. 이 동작에 의해, 쉬프트 레지스터 (3) 의 모든 비트와 AND 회로 (5) 및 플립플롭 (6, 7 및 9) 의 출력신호가 모두 "0" 이 된다.
RESET 신호를 "0" 에서 "1" 로 변화시킴으로써 검사가 개시된다. 분주기 (2) 의 출력신호가 "0" 인 경우, 쉬프트 레지스터 (3) 의 첫 번째 플립플롭 (FF-1) 의 입력값은 "1" 이 된다. 이 상태에서, 분주기 (1) 의 출력신호가 "0" 에서 "1" 로 변화되게 되면, 쉬프트 레지스터 (3) 의 첫 번째 플립플롭 (FF-1) 의 입력값 "1" 이 두 번째 플립플롭 (FF-2) 으로 입력된다. 분주기 (1) 의 출력신호가 다시 "0" 에서 "1" 로 변화하게 되면, 쉬프트 레지스터 (3) 의 첫 번째 및 두 번째 플립플롭 (FF-1 및 FF-2) 의 입력값 "1" 이 세 번째 플립플롭으로 입력된다. 이러한 방법으로, 분주기 (2) 의 출력신호가 "0" 인 동안에 분주기 (1) 의 출력이 "0" 에서 "1" 로 변화할 때마다, 입력값 "1" 이 쉬프트 레지스터 (3) 의 다음 스테이지로 쉬프트된다.
본 실시예에서, 쉬프트 레지스터 (3) 의 각 비트의 모든 출력단은 AND 회로 (5) 에 접속되어 있다. 전술한 쉬프트의 결과, 쉬프트 레지스터 (3) 의 플립플롭들의 모든 출력값이 "1" 이 될 때, AND 회로 (5) 의 출력값은 "1" 이 된다. 그렇지 않으면, AND 회로 (5) 의 출력값은 "0" 으로 유지된다. 그 후, 분주기 2 의 출력신호가 "0" 에서 "1" 로 변화되게 되면, 플립플롭 6 은 AND 회로 (5) 의 출력신호를 수신하여, 그 신호를 플립플롭 7 및 9 로 출력한다. 이 때, 플립플롭 (6) 의 출력신호가 "0" 에서 "1" 로 변화하게 되면, 플립플롭 7 의 출력신호가 "1" 로 변화된다. 플립플롭 6 의 출력신호가 "1" 에서 "0" 으로 변화하게 되면, 플립플롭 9 의 출력신호가 "1" 로 변화한다. PLL 또는 VCO 의 출력신호의 주파수가 X (Hz) 이고, 기준 클록신호의 주파수가 Y (Hz) 라고 하자. 플립플롭 7 및 9 의 출력은 (X ÷m) 과 Y 와의 크기 관계에 따라 변화한다.도 2a, 2b 및 2c 는 본 발명의 실시예에 따른 주파수 측정용 테스트 회로의 동작을 나타낸다. 도 2a 는 (X ÷m) ≥ Y 인 경우를 나타낸다. 도 2b 는 (X ÷m) ＜ Y 이며 그 차이가 작은 경우를 나타낸다. 도 2c 는 (X ÷m) ＜ Y 이며 그 차이가 큰 경우를 나타낸다.
(경우 1) (X ÷m) ≥ Y 일 때, 분주기 (1) 의 출력신호는 분주기 2 의 출력신호가 "0" 인 동안, "0" 에서 "1" 로 n/2 회 이상 변화한다. 이 때문에 n/2 개의 스테이지를 갖는 쉬프트 레지스터 (3) 의 모든 비트들은 "1" 로 고정된다. 도 2a 에 도시된 바와 같이 AND 회로 (5) 의 출력신호는 "1" 이 된다. 분주기2 의 출력신호가 "0" 에서 "1" 로 변화하는 경우, 플립플롭 6 의 출력신호는 "0" 에서 "1" 로 변화한다. 따라서, 플립플롭 7 의 출력은 "1" 로 고정되며, 플립플롭 9 의 출력신호는 "0" 으로 고정된다.
(X ÷m) ＜ Y 일 때는 두가지 상황을 고려할 수 있다. 한가지 상황으로 (X ÷m) 과 Y 의 차이가 작은 경우, 분주기 2 의 출력신호가 "0" 인 동안, 분주기 1 의 출력신호가 "0" 에서 "1" 로 변화하는 횟수는 n/2 회 또는 그 미만이 된다. 다른 상황으로 (X ÷m) 과 Y 의 차이가 큰 경우, 분주기 2 의 출력신호가 "0" 인 동안, 분주기 1 의 출력신호가 "0" 에서 "1" 로의 변화하는 횟수는 항상 n/2 회 미만이 된다.
(경우 2) (X ÷m) 과 Y 의 차이가 작고, 분주기 2 의 출력신호가 "0" 인 동안, 분주기 1 의 출력신호가 "0" 에서 "1" 로 변화하는 횟수가 n/2 회 또는 그 미만인 경우를 가정하자. 이 경우, 도 2b 에 도시한 바와 같이, 분주기 1 의 출력신호가 "0" 에서 "1" 로 n/2 회 변화할 때, (X ÷m) ≥ Y 일 때와 동일한 동작이 수행된다. 이 때문에 분주기 2 의 출력신호가 "0" 에서 "1" 로 변화하는 경우, 플립플롭 6 의 출력신호는 "1" 이 된다.
분주기 1 의 출력신호가 "0" 에서 "1" 로 변화하는 횟수가 n/2 회 미만인 경우, 쉬프트 레지스트 (3) 의 모든 비트들이 "1" 로 변화하기 전에, 분주기 2 의 출력신호가 "0" 에서 "1" 로 변화한다. 이 때문에 분주기 2 의 출력신호가 "0" 에서 "1" 로 변화하는 경우, 플립플롭 6 의 출력신호는 "0" 이다.
도 2b 에서는, 분주기 2 의 출력신호가 "0" 에서 "1" 로 변화하는 제 1 회 및 제 3 회째의 변화시에 분주기 (1) 의 출력변화 횟수가 n/2 회이며, 2 회째의 변화시에 분주기 1 의 출력변화횟수가 n/2 회 미만인 경우의 동작을 나타낸다. 도 2b의 동작에서는, 분주기 2 의 출력신호가 "0" 에서 "1" 로 처음 변화될 때, 플립플롭 7 의 출력신호는 "1" 이 되고, 플립플롭 9 의 출력신호는 "0" 이 된다. 그 후, 분주기 2 의 출력신호가 "0" 에서 "1" 로 두 번째 변화될 때, 플립플롭 6 의 출력신호는 "1" 에서 "0" 으로 변화된다. 이 때문에 플립플롭 9 의 출력신호는 "0" 에서 "1" 로 변화된다. 그러나, 플립플롭 7 의 출력신호는 "1" 을 유지한다.
분주기 2 의 출력신호가 "0" 에서 "1" 로 세 번째 변화될 때, 플립플롭 6 의 출력신호는 "0" 에서 "1" 로 변화된다. 그러나, 플립플롭 7 및 9 의 출력신호는 이미 "1" 로 되어 있으므로, 그 상태를 유지한다. 최종적으로는, 플립플롭 7 의 출력신호는 "1" 로 고정되며, 플립플롭 9 의 출력신호는 "1" 로 고정된다.
(경우 3) 한편, (X ÷m) 과 Y 의 차이가 크고, 분주기 2 의 출력신호가 "0" 인 동안, 분주기 1 의 출력신호가 "0" 에서 "1" 로 항상 n/2 회 미만으로 변화한다고 가정하자. 이 경우, 쉬프트 레지스터 (3) 의 몇몇 비트들은 항상 "0" 이다. 이 때문에 도 2c 에 도시한 바와 같이, 쉬프트 레지스터 (3) 의 모든 비트들이 "1" 로 변화되기 전에, 분주기 2 의 출력신호가 "0" 에서 "1" 로 변화된다. 그 결과, 분주기 2 의 출력신호가 "0" 에서 "1" 로 변화하더라도, 플립플롭 6 의 출력신호는 "0" 을 유지한다. 따라서, 플립플롭 7 및 9 의 출력신호는 항상 "0" 을 유지한다. 이 때문에 플립플롭 7 및 9 의 출력신호는 "0" 으로 고정된다.
본 실시예에 따르면, 플립플롭 7 및 9 의 출력신호의 최종 고정값은 (X ÷m) 및 Y 의 크기 관계에 따라 변화한다. 더 상세하게 설명하면, 경우 1 에서는 플립플롭 7 의 출력신호는 "1" 로 고정되며, 플립플롭 9 의 출력신호는 "0" 으로 고정된다. 경우 2 에서는 플립플롭 7 및 플립플롭 9 의 출력신호 모두 "1" 로 고정된다. 경우 3 에서는 플립플롭 7 및 9 의 출력신호 모두 "0" 으로 고정된다.
플립플롭 7 의 출력신호가 "1" 로 고정되고, 플립플롭 9 의 출력신호가 "0" 으로 고정되는 경우, PLL 또는 VCO 의 출력신호의 주파수는 기준 클록신호의 주파수를 m 으로 곱한 값보다 크거나 같은 값을 갖는다. 플립플롭 7 및 9 의 출력신호 모두가 "1" 로 고정되는 경우, PLL 또는 VCO 의 출력신호는 기준 클록신호의 주파수를 m 으로 곱한 값보다 작은 값을 갖고, 두 주파수의 차이는 작다. 플립플롭 7 및 9 의 출력신호가 "0" 으로 고정되는 경우, PLL 또는 VCO 의 출력신호 주파수는 기준 클록신호의 주파수를 m 으로 곱한 값보다 작은 값을 갖고, 두 신호의 차이는 크다.
이하, 본 실시예의 테스트 회로를 내장한 LSI 를 사용하는 테스터로 주파수를 측정하는 방법을 설명한다. 통상, 테스터에서는 테스트 패턴이 사용되며, 이 테스트 패턴에는 입력 파형과 출력 기대값이 기입되어 있다. 본 실시예에서, 테스트 회로에 사용된 기준 클록신호가 테스터로부터 LSI 에 입력되고, 테스트 회로의 테스트 결과가 LSI 로부터 테스터로 수신되어, 테스트 패턴에서 준비된 기대값과 비교됨으로써, 기준 클록신호와 PLL 또는 VCO 의 발진 주파수 사이의 관계를 얻는다.
이하 설명에서는, PLL 또는 VCO 의 발진주파수를 m 으로 나누어 얻은 값이 기준 클록신호 이상인 경우에, 기대값으로서 LSI 의 출력값이 되는 경우를 설명한다. 즉, 플립플롭 7 의 출력신호가 최종적으로 "1" 로 고정되고, 플립플롭 9 의 출력신호가 "0" 인 상태가 기대값으로 되는 경우에 대하여 설명한다.
먼저, 기준 클록신호의 주파수를 Z1(Hz) 로 설정하여, 테스트를 수행한다. 출력값이 기대값과 일치하지 않는다면, PLL 또는 VCO 의 발진 주파수를 m 으로 곱하여 얻은 값은 기준 클록신호 동작 주파수의 값보다 작다. 출력값이 기대값과 일치한다면, PLL 및 VCO 의 발진주파수를 m 으로 곱하여 얻은 값은 기준 클록신호의 동작 주파수 값 이상이다.
다음으로, 기준 클록신호 주파수를 Z2(Hz) 로 설정하여, 상술한 바와 같이 동일한 테스트를 수행한다. Z1(Hz) 로 설정된 주파수에 대한 출력값이 기대값과 일치한다면, Z2＞ Z1라 가정하고 시험을 수행한다. Z1(Hz) 으로 설정된 주파수에 대한 출력값이 기대값과 일치하지 않는다면, Z2＜ Z1라 가정하고 시험을 수행한다. 이 조건에서, 기준 클록신호와 PLL 또는 VCO 의 발진 주파수 사이의 관계를 얻는다.
기준 클록신호의 동작 주파수가 상기 서술한 형태로 반복적으로 변화하는 경우, 출력값이 기대값과 일치하는 기준 클록신호의 최대 주파수를 얻을 수 있다. 기준 클록 주파수를 Zx(Hz) 라고 하면, PLL 또는 VCO 의 발진 주파수는 ZX×m (Hz) 가 되어, 신뢰성있는 PLL 및 VCO 의 발진 주파수를 얻을 수 있다. 테스터를 사용하여 PLL 또는 VCO 의 발진주파수가 주어진 주파수 보다 높은지 (혹은 낮은지) 검사되는 경우에는, 기대값과 일치하는 값의 범위를 구할 필요가 없고, 1 회의테스트에 의해 검사할 수 있다.
본 실시예에 의하여, PLL 위상의 LOCK 상태에 무관하게 측정이 수행될 수 있으므로, 테스트 회로가 VCO 단체 (單體) 의 테스트에도 사용될 수 있다. 또한, 카운터를 필요로 하지 않으므로, 회로 규모가 작다. 또한, 주파수 측정이 고 정밀도로 이루어질 수 있다. 분주기의 분주값은 변경할 수 있으므로, 테스트 회로를 각종의 디지털 테스터에 용이하게 적용할 수 있다.
전술한 바와 같이, 본 발명에 따르면, 분주기에 의해 분주된 신호의 주파수와 기준 클록신호의 주파수 사이의 차이에 기초하여 다른 신호를 출력하기 위한 검지 회로를 구비한다. 입력된 측정대상신호의 위상의 lock 상태에 무관하게, 주파수와 기준 클록신호 사이의 크기 관계를 구할 수 있으므로, 테스트 회로를 VCO 의 시험용으로도 사용할 수 있다. 카운터가 필요하지 않으므로, 회로 규모를 작게 할 수 있으며, 주파수도 고 정밀도로 측정할 수 있다. 또한, 분주기의 분주값은 변경이 가능하므로, 테스트 회로를 각종 형태의 디지털 테스터에 용이하게 적용할 수 있다. 따라서, 본 발명에서, 이 테스트 회로를 포함하고 있으므로, PLL 또는 VCO 의 발진주파수를 용이하게 측정할 수 있는 효과가 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 입력된 측정대상신호를 분주하기 위한 분주기 (1),
    상기 분주기 (1) 에 의해 분주된 신호의 주파수와 기준 클록신호의 주파수 사이의 크기 관계에 기초하여 설정된 레벨의 신호를 출력하기 위한 검지회로 (10) 를 구비하고,
    상기 검지회로 (10) 는,
    기준 클록신호 주파수를 1/n (n 은 양의 짝수) 로 분주하기 위한 제 2 분주기 (2),
    상기 제 2 분주기 (2) 의 출력신호를 반전시키기 위한 인버터 (4),
    상기 인버터 (4) 의 출력단에 접속된 데이터 입력단을 갖는 제 1 스테이지의 플립플롭 (FF-1) 을 포함한 n/2 개의 직렬접속된 플립플롭 (FF-1 ∼ FF-n/2) 에 의해 구성되는 쉬프트 레지스터 (3),
    상기 플립플롭들 (FF-1 ∼ FF-n/2) 의 출력신호를 논리곱 (AND 연산) 하기 위한 AND 회로 (5), 및
    상기 AND 회로 (5) 의 출력신호가 입력되는 데이터 입력단 및 상기 제 2 분주기 (2) 에 의해 1/n 로 분주된 신호가 입력되는 클록 입력단을 갖는 제 2 플립플롭 (6) 을 구비하는 것을 특징으로 하는 주파수 측정용 테스트 회로.
  4. 제 1 항에 있어서,
    상기 검지회로 (10) 는,
    상기 제 2 플립플롭 (6) 의 출력신호가 입력되는 클록 입력단 및 하이 레벨로 고정된 데이터 입력단을 갖는 제 3 플립플롭 회로 (7),
    상기 제 2 플립플롭 (6) 의 출력신호를 반전시키기 위한 제 2 인버터 (8), 및
    상기 제 2 인버터 (8) 의 출력신호가 입력되는 클록 입력단 및 하이레벨로 고정된 데이터 입력단을 갖는 제 4 플립플롭 회로 (9) 를 구비하는 것을 특징으로 하는 주파수 측정용 테스트 회로.
  5. 입력된 측정대상 신호를 분주하기 위한 분주기 (1),
    상기 분주기 (1) 에 의해 분주된 신호의 주파수와 기준 클록신호의 주파수 사이의 크기 관계에 기초하여 설정된 레벨의 신호를 출력하기 위한 검지회로 (10) 를 구비하는 주파수 측정용 테스트 회로 (10), 및
    상기 측정대상 신호를 출력하는 회로 (PLL, VCO) 를 구비하는 것을 특징으로 하는 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 검지회로 (10) 는
    기준 클록신호 주파수를 1/n (n 은 양의 짝수) 로 분주하기 위한 제 2 분주기 (2),
    상기 제 2 분주기 (2) 의 출력신호를 반전시키기 위한 인버터 (4),
    상기 인버터 (4) 의 출력단에 접속된 데이터 입력단을 갖는 제 1 스테이지의 플립플롭 (FF-1) 을 포함한 n/2 개의 직렬접속된 플립플롭 (FF-1 ∼ FF-n/2)에 의해 구성되는 쉬프트 레지스터 (3), 및
    상기 플립플롭들 (FF-1 ∼ FF-n/2) 의 출력신호를 논리곱 (AND 연산) 하기 위한 AND 회로 (5) 를 구비하는 것을 특징으로 하는 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 검지회로 (10) 는,
    상기 AND 회로 (5) 의 출력신호가 입력되는 데이터 입력단 및 상기 제 2 분주기 (2) 에 의해 1/n 로 분주된 신호가 입력되는 클록 입력단을 갖는 제 2 플립플롭 (6) 을 구비하는 것을 특징으로 하는 반도체 집적회로.
  8. 제 7 항에 있어서,
    상기 검지회로 (10) 는,
    상기 제 2 플립플롭 (6) 의 출력신호가 입력되는 클록 입력단 및 하이 레벨로 고정된 데이터 입력단을 갖는 제 3 플립플롭 회로 (7),
    상기 제 2 플립플롭 (6) 의 출력신호를 반전시키기 위한 제 2 인버터 (8), 및
    상기 제 2 인버터 (8) 의 출력신호가 입력되는 클록 입력단 및 하이레벨로 고정된 데이터 입력단을 갖는 제 4 플립플롭 회로 (9) 를 구비하는 것을 특징으로 하는 반도체 집적회로.
  9. 제 5 항에 있어서,
    상기 측정대상신호를 출력하는 상기 회로가 PLL 을 구비하는 것을 특징으로 하는 반도체 집적회로.
  10. 제 5 항에 있어서,
    상기 측정대상신호를 출력하는 상기 회로가 VCO 를 구비하는 것을 특징으로 하는 반도체 집적회로.
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