JPS6194429A - 位相同期回路 - Google Patents

位相同期回路

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JPS6194429A
JPS6194429A JP59215831A JP21583184A JPS6194429A JP S6194429 A JPS6194429 A JP S6194429A JP 59215831 A JP59215831 A JP 59215831A JP 21583184 A JP21583184 A JP 21583184A JP S6194429 A JPS6194429 A JP S6194429A
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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信装置の受信装置に利用される。
本発明は、スプリットフェーズ方式の復調回路で受信さ
れた信号の中から同期用のタイミング信号を抽出するデ
ィジタル位相同期回路（ＤＰＬＬ）に関する。
〔従来の技術〕
スプリットフェーズ方式の復調回路では、受信された信
号の中から初期同期をとるために、データの送信に先立
って「０」とｒｌＪとの繰り返し信号が送出される。こ
れをドツティング（ＤＯＴ）という。
従来このドツティングによって初期同期をとる方法は、
アナログによる方法と、ディジタルによる方法とが用い
られている。アナログによる方法は、ドツティングが送
出されている期間に発生するビットレイトの１／２の周
波数成分を検出し、この成分によってタイミング信号を
正規のタイミングに引き込んで同期をとる。
しかし、この方法では、回路が複雑になり、ＬＳＩ化が
むずかしい欠点がある。
ディジタルによる方法はＬＳＩ化がしやすい。
その−例を第３図に示す。第３図は、スプリットフェー
ズ信号Ａの中から同期用のタイミング信号Ｂを抽出する
回路であって、ディジタル電圧制御発振回路３の出力再
生クロックｆ２と、微分回路１によって得られた信号と
を位相比較器２によって位相制御を行いスプリットフェ
ーズ信号Ａの変化点に再生クロックｆ２の立下りが一致
するようにディジタルＶＣＯ３の制御を行う。
この位相制御動作を第４図に示す。第４図において、ド
ツティングの期間をＤＯＴで示す。この、期間が初期期
間同期をとるための位相制御動作をしているところであ
る。
同期式では各データの位置をフレーム同期信号（ＷＳ）
できめている。この方式では、フレーム同期信号（Ｗ　
Ｓ　）以後のデータの中に「１」あるいは「０」が連続
する場合には、再生クロックの立下りにくるべきスプリ
ットフェーズ信号Ａの変化点が１８０　　°ずれた所に
も現われてしまい、事実上修正動作を行わない。実際に
は変換回路４とフレーム同期信号検出回路５．とによっ
て得られたフレーム同期信号検出出力りによってフレー
ム同期信号が受信されたならば修正動作を行わないよう
に微分回路１を制御して、再生クロックに生ずるジッタ
の影響を除去している。
この従来例回路については、ＢＳＴＪ５８巻１号（１９
７９年１月号）第１４１〜１４３頁に詳しい記述がある
。
〔発明が解決しようとする問題点〕
しかし、フレーム同期信号ＷＳ以後のＤＡＴＡに「１」
あるいは「０」が連続したとき再生クロックｆ２とスプ
リットフェーズ信号Ａとの位相がスプリットフェーズ信
号のボーレートとディジタル電圧制御発振回路に供給す
るクロックの微妙な周波数差によって、ずれてゆく欠点
がある。
このためディジタルデータ制御発振回路に供給するクロ
ックの精度を上げるために高価なりリスタルを必要とし
たり、フレーム長を長くすることができないなどの欠点
があった。
本発明は上記問題点を解決するものであり、特にＬＳＩ
化がしやすいディジタル回路による構成で、ディジタル
電圧制御発振回路（ｐＶｃｏ）に供給するクロックの精
度を上げるための高価なりリスタルを不要にし、フレー
ム長を長くすることができるスプリットフェーズ方式の
タイミング信号を抽出するデュアルフリケンシ位相同期
回路を提供することを目的としている。
〔問題点を解凍するための手段〕
本発明は、入力するスプリットフェーズ信号の変化点を
検出する微分回路と、電圧制御発振回路と、この電圧制
御発振回路の出力と上記微分回路の出力とを入力とする
位相比較器とを備え、この位相比較器の出力が上記電圧
制御発振回路の制御入力に接続され、上記電圧制御発振
回路の出力から同期用のタイミング信号を得る位相同期
回路において、上記電圧制御発振回路は、上記同期用の
タイミング信号の２倍の周波数を発振するように設定さ
れ、この電圧制御発振回路の出力にその発振出力を２分
周する分周回路を設け、上記タイミング信号の出力端子
はこの分周回路の出力に接続され、上記位相比較器の入
力にはこの分周回路の出力と上記電圧制御発振回路の出
力とを選択して入力する選択回路と、初期同期時には上
記分周回路の出力を選択し、同期が成立した後は上記電
圧制御発振回路の出力を選択するように上記選択回路を
制御する制御手段とを備えたことを特徴とする。
この制御手段は、上記タイミング信号を取り込み入力す
るスプリットフェーズ信号をＮＲＺ信号に変換する変換
回路と、この変換回路の出力からフレーム同期信号を検
出するフレーム同期信号検出回路とを含む構成が望まし
い。
〔作用〕
この回路では、初期同期時には正規の周波数のタイミン
グ信号を用いて同期をとり、一旦同期が成立すると、以
後は位相比較器に与える周波数を２倍の周波数に変更し
て、その同期精度を高くする。
〔実施例〕
第１図は本発明実施例装置のブロック構成図である。ス
プリットフェーズ信号Ａは、微分回路１とスプリットフ
ェーズ信号からノンリターンツゼ□口信号への変換回路
４に入力する。微分回路ｌの出力は位相比較器２を介し
てデジタル電圧制御発振回路ＶＣＯ３に入力する。スプ
リットフェーズ信号からノンリターンツゼロ信号への変
換回路４の出力は、フレーム同期信号検出回路５を介し
てセレクタ６に入力する。デジタル電圧制御発振回路３
の出力（ｆ＋）は直接および１７２分周回路７を介して
それぞれセレクタ６に入力する。セレクタ６の出力は前
記位釉比較器２に入力する。上記１７２分周回路７の出
力は同期用のタイミング信号（再生クロック信号ｆｚ）
Ｂ出力であり、上記スプリットフェーズ信号からノンリ
ターンツゼロ信号への変換回路４に入力する。
本発明は第１図に示すようにスプリットフェーズ信号Ａ
のビットレートの２倍の周波数の再生クロックｆｌ　　
（Ｅ）を発生するディジタル電圧制御発振回路３と、そ
の１７２分周の再生クロック信号ｒ、（Ｂ）を発生する
分周回路７を有し、上記ディジタル電圧制御発振回路３
を制御して再生クロック信号の立下りまたは立上りを入
カスブリットフェーズ信号の変化点に選択的に同期させ
るようにした。すなわち、この位相比較器２にはスプリ
ットフェーズ信号の微分回路ｌの出力と、再生クロック
信号ｆ、、ｆ２のどちらか一方を選択するセレクタ６の
出力とが入力する。このセレクタ６を制御することによ
ってフレーム同期信号ＷＳの同期検索時には再生クロッ
ク信号ｆ２を、フレーム同期信号ＷＳが受信されたなら
ば２倍の再生クロック信号ｆｌに切替えて、位相比較器
２に入力する再生クロック信号の立下りにスプリットフ
ェーズ信号ＳＰＬの変化点が一致するようにした。
第２図にこの動作のタイミングチャートを示す。
第２図より、フレーム同期信号ＷＳが受信されて再生ク
ロック信号がｆｌに切替えられると、連続して「１」が
到来しても再生クロック信号ｆ、の立下りにスプリット
フェーズ信号ＳＰＬの変化点が一致していることがわか
る。これによって従来のように１８０　　°ずれた所に
スプリットフェーズ信号の変化点が生ずることが・ない
ので、修正動作を継続して行うことができる。また同期
用のタイミング信号となる分周用再生クロック信号ｆ２
は、　　　−ディジタル電圧制御発振回路３の再生クロ
ック信号ｆ、を１ノ２分周したものな゛ので、フレーム
同期信号ＷＳの同時検氷時に得られたドツティング（Ｄ
ＯＴ）の位相情報をそのままフレーム同期信号ＷＳの受
信完了後も保持しながら２倍の周波数の再生クロック信
号ｆｌの修正動作により同期用のタイミング信号ｆ２も
修正される。
〔発萌の効□果〕　、 以上説明したように、本発明のデュアルフリケンシのデ
ィジタル位相ｉ期回路を用いれば、フレーム同期信号（
ＷＳ）が検出された後のデータにｒｌＪあるいは「０」
が連続して続いた場合でも、正しい修正動作を行うこと
ができる効果がある。
本発明の回路ではＬＳＩ化しやすいディジタル構成でデ
ィジタル電圧制御発振回路に供給するクロツクの精度を
上げるための高価なりリスタルを必要とせず、フレーム
長を長くすることができるなど、スプリットフェーズ方
式の受信信号から正しいタイミング信号を抽出すること
ができる。
【図面の簡単な説明】
第１図は本発明によるディジタル的に同期用タイミング
信号を抽出する実施例装置のブロック構成図。 第２図は第１図に所要のタイミングチャート。 第３図は同期用のタイミング信号をディジタル的に抽出
する従来例装置のブロック構成図。 第４図は第３図に所要のタイミングチャート。

Claims (2)

    【特許請求の範囲】
  1. （１）入力するスプリットフェーズ信号の変化点を検出
    する微分回路と、 電圧制御発振回路と、 この電圧制御発振回路の出力と上記微分回路の出力とを
    入力とする位相比較器と を備え、 この位相比較器の出力が上記電圧制御発振回路の制御入
    力に接続され、 上記電圧制御発振回路の出力から同期用のタイミング信
    号を得る位相同期回路において、 上記電圧制御発振回路は、上記同期用のタイミング信号
    の２倍の周波数を発振するように設定され、 この電圧制御発振回路の出力にその発振出力を２分周す
    る分周回路を設け、上記タイミング信号の出力端子はこ
    の分周回路の出力に接続され、上記位相比較器の入力に
    はこの分周回路の出力と上記電圧制御発振回路の出力と
    を選択して入力する選択回路と、 初期同期時には上記分周回路の出力を選択し、同期が成
    立した後は上記電圧制御発振回路の出力を選択するよう
    に上記選択回路を制御する制御手段と を備えたことを特徴とする位相同期回路。
  2. （２）制御手段には、 タイミング信号を取り込み入力するスプリットフェーズ
    信号をＮＲＺ信号に変換する変換回路と、この変換回路
    の出力からフレーム同期信号を検出するフレーム同期信
    号検出回路と を含む特許請求の範囲第（１）項に記載の位相同期回路
    。
JP59215831A 1984-10-15 1984-10-15 位相同期回路 Granted JPS6194429A (ja)

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EP85113025A EP0178622B1 (en) 1984-10-15 1985-10-14 Timing recovery circuit for manchester coded data
DE8585113025T DE3568925D1 (en) 1984-10-15 1985-10-14 Timing recovery circuit for manchester coded data
AU48708/85A AU575207B2 (en) 1984-10-15 1985-10-15 Timing recovery circuit for manchester coded data
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